arch/mips/kernel/traps.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Copyright (C) 1994 - 1999, 2000, 01, 06 Ralf Baechle
   7  * Copyright (C) 1995, 1996 Paul M. Antoine
   8  * Copyright (C) 1998 Ulf Carlsson
   9  * Copyright (C) 1999 Silicon Graphics, Inc.
  10  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
  11  * Copyright (C) 2002, 2003, 2004, 2005, 2007  Maciej W. Rozycki
  12  * Copyright (C) 2000, 2001, 2012 MIPS Technologies, Inc.  All rights reserved.
  13  * Copyright (C) 2014, Imagination Technologies Ltd.
  14  */
  15 #include <linux/bitops.h>
  16 #include <linux/bug.h>
  17 #include <linux/compiler.h>
  18 #include <linux/context_tracking.h>
  19 #include <linux/cpu_pm.h>
  20 #include <linux/kexec.h>
  21 #include <linux/init.h>
  22 #include <linux/kernel.h>
  23 #include <linux/module.h>
  24 #include <linux/extable.h>
  25 #include <linux/mm.h>
  26 #include <linux/sched/mm.h>
  27 #include <linux/sched/debug.h>
  28 #include <linux/smp.h>
  29 #include <linux/spinlock.h>
  30 #include <linux/kallsyms.h>
  31 #include <linux/memblock.h>
  32 #include <linux/interrupt.h>
  33 #include <linux/ptrace.h>
  34 #include <linux/kgdb.h>
  35 #include <linux/kdebug.h>
  36 #include <linux/kprobes.h>
  37 #include <linux/notifier.h>
  38 #include <linux/kdb.h>
  39 #include <linux/irq.h>
  40 #include <linux/perf_event.h>
  41
  42 #include <asm/addrspace.h>
  43 #include <asm/bootinfo.h>
  44 #include <asm/branch.h>
  45 #include <asm/break.h>
  46 #include <asm/cop2.h>
  47 #include <asm/cpu.h>
  48 #include <asm/cpu-type.h>
  49 #include <asm/dsp.h>
  50 #include <asm/fpu.h>
  51 #include <asm/fpu_emulator.h>
  52 #include <asm/idle.h>
  53 #include <asm/mips-cps.h>
  54 #include <asm/mips-r2-to-r6-emul.h>
  55 #include <asm/mipsregs.h>
  56 #include <asm/mipsmtregs.h>
  57 #include <asm/module.h>
  58 #include <asm/msa.h>
  59 #include <asm/pgtable.h>
  60 #include <asm/ptrace.h>
  61 #include <asm/sections.h>
  62 #include <asm/siginfo.h>
  63 #include <asm/tlbdebug.h>
  64 #include <asm/traps.h>
  65 #include <linux/uaccess.h>
  66 #include <asm/watch.h>
  67 #include <asm/mmu_context.h>
  68 #include <asm/types.h>
  69 #include <asm/stacktrace.h>
  70 #include <asm/tlbex.h>
  71 #include <asm/uasm.h>
  72
  73 extern void check_wait(void);
  74 extern asmlinkage void rollback_handle_int(void);
  75 extern asmlinkage void handle_int(void);
  76 extern asmlinkage void handle_adel(void);
  77 extern asmlinkage void handle_ades(void);
  78 extern asmlinkage void handle_ibe(void);
  79 extern asmlinkage void handle_dbe(void);
  80 extern asmlinkage void handle_sys(void);
  81 extern asmlinkage void handle_bp(void);
  82 extern asmlinkage void handle_ri(void);
  83 extern asmlinkage void handle_ri_rdhwr_tlbp(void);
  84 extern asmlinkage void handle_ri_rdhwr(void);
  85 extern asmlinkage void handle_cpu(void);
  86 extern asmlinkage void handle_ov(void);
  87 extern asmlinkage void handle_tr(void);
  88 extern asmlinkage void handle_msa_fpe(void);
  89 extern asmlinkage void handle_fpe(void);
  90 extern asmlinkage void handle_ftlb(void);
  91 extern asmlinkage void handle_msa(void);
  92 extern asmlinkage void handle_mdmx(void);
  93 extern asmlinkage void handle_watch(void);
  94 extern asmlinkage void handle_mt(void);
  95 extern asmlinkage void handle_dsp(void);
  96 extern asmlinkage void handle_mcheck(void);
  97 extern asmlinkage void handle_reserved(void);
  98 extern void tlb_do_page_fault_0(void);
  99
 100 void (*board_be_init)(void);
 101 int (*board_be_handler)(struct pt_regs *regs, int is_fixup);
 102 void (*board_nmi_handler_setup)(void);
 103 void (*board_ejtag_handler_setup)(void);
 104 void (*board_bind_eic_interrupt)(int irq, int regset);
 105 void (*board_ebase_setup)(void);
 106 void(*board_cache_error_setup)(void);
 107
 108 static void show_raw_backtrace(unsigned long reg29)
 109 {
 110         unsigned long *sp = (unsigned long *)(reg29 & ~3);
 111         unsigned long addr;
 112
 113         printk("Call Trace:");
 114 #ifdef CONFIG_KALLSYMS
 115         printk("\n");
 116 #endif
 117         while (!kstack_end(sp)) {
 118                 unsigned long __user *p =
 119                         (unsigned long __user *)(unsigned long)sp++;
 120                 if (__get_user(addr, p)) {
 121                         printk(" (Bad stack address)");
 122                         break;
 123                 }
 124                 if (__kernel_text_address(addr))
 125                         print_ip_sym(addr);
 126         }
 127         printk("\n");
 128 }
 129
 130 #ifdef CONFIG_KALLSYMS
 131 int raw_show_trace;
 132 static int __init set_raw_show_trace(char *str)
 133 {
 134         raw_show_trace = 1;
 135         return 1;
 136 }
 137 __setup("raw_show_trace", set_raw_show_trace);
 138 #endif
 139
 140 static void show_backtrace(struct task_struct *task, const struct pt_regs *regs)
 141 {
 142         unsigned long sp = regs->regs[29];
 143         unsigned long ra = regs->regs[31];
 144         unsigned long pc = regs->cp0_epc;
 145
 146         if (!task)
 147                 task = current;
 148
 149         if (raw_show_trace || user_mode(regs) || !__kernel_text_address(pc)) {
 150                 show_raw_backtrace(sp);
 151                 return;
 152         }
 153         printk("Call Trace:\n");
 154         do {
 155                 print_ip_sym(pc);
 156                 pc = unwind_stack(task, &sp, pc, &ra);
 157         } while (pc);
 158         pr_cont("\n");
 159 }
 160
 161 /*
 162  * This routine abuses get_user()/put_user() to reference pointers
 163  * with at least a bit of error checking ...
 164  */
 165 static void show_stacktrace(struct task_struct *task,
 166         const struct pt_regs *regs)
 167 {
 168         const int field = 2 * sizeof(unsigned long);
 169         long stackdata;
 170         int i;
 171         unsigned long __user *sp = (unsigned long __user *)regs->regs[29];
 172
 173         printk("Stack :");
 174         i = 0;
 175         while ((unsigned long) sp & (PAGE_SIZE - 1)) {
 176                 if (i && ((i % (64 / field)) == 0)) {
 177                         pr_cont("\n");
 178                         printk("       ");
 179                 }
 180                 if (i > 39) {
 181                         pr_cont(" ...");
 182                         break;
 183                 }
 184
 185                 if (__get_user(stackdata, sp++)) {
 186                         pr_cont(" (Bad stack address)");
 187                         break;
 188                 }
 189
 190                 pr_cont(" %0*lx", field, stackdata);
 191                 i++;
 192         }
 193         pr_cont("\n");
 194         show_backtrace(task, regs);
 195 }
 196
 197 void show_stack(struct task_struct *task, unsigned long *sp)
 198 {
 199         struct pt_regs regs;
 200         mm_segment_t old_fs = get_fs();
 201
 202         regs.cp0_status = KSU_KERNEL;
 203         if (sp) {
 204                 regs.regs[29] = (unsigned long)sp;
 205                 regs.regs[31] = 0;
 206                 regs.cp0_epc = 0;
 207         } else {
 208                 if (task && task != current) {
 209                         regs.regs[29] = task->thread.reg29;
 210                         regs.regs[31] = 0;
 211                         regs.cp0_epc = task->thread.reg31;
 212 #ifdef CONFIG_KGDB_KDB
 213                 } else if (atomic_read(&kgdb_active) != -1 &&
 214                            kdb_current_regs) {
 215                         memcpy(&regs, kdb_current_regs, sizeof(regs));
 216 #endif /* CONFIG_KGDB_KDB */
 217                 } else {
 218                         prepare_frametrace(&regs);
 219                 }
 220         }
 221         /*
 222          * show_stack() deals exclusively with kernel mode, so be sure to access
 223          * the stack in the kernel (not user) address space.
 224          */
 225         set_fs(KERNEL_DS);
 226         show_stacktrace(task, &regs);
 227         set_fs(old_fs);
 228 }
 229
 230 static void show_code(unsigned int __user *pc)
 231 {
 232         long i;
 233         unsigned short __user *pc16 = NULL;
 234
 235         printk("Code:");
 236
 237         if ((unsigned long)pc & 1)
 238                 pc16 = (unsigned short __user *)((unsigned long)pc & ~1);
 239         for(i = -3 ; i < 6 ; i++) {
 240                 unsigned int insn;
 241                 if (pc16 ? __get_user(insn, pc16 + i) : __get_user(insn, pc + i)) {
 242                         pr_cont(" (Bad address in epc)\n");
 243                         break;
 244                 }
 245                 pr_cont("%c%0*x%c", (i?' ':'<'), pc16 ? 4 : 8, insn, (i?' ':'>'));
 246         }
 247         pr_cont("\n");
 248 }
 249
 250 static void __show_regs(const struct pt_regs *regs)
 251 {
 252         const int field = 2 * sizeof(unsigned long);
 253         unsigned int cause = regs->cp0_cause;
 254         unsigned int exccode;
 255         int i;
 256
 257         show_regs_print_info(KERN_DEFAULT);
 258
 259         /*
 260          * Saved main processor registers
 261          */
 262         for (i = 0; i < 32; ) {
 263                 if ((i % 4) == 0)
 264                         printk("$%2d   :", i);
 265                 if (i == 0)
 266                         pr_cont(" %0*lx", field, 0UL);
 267                 else if (i == 26 || i == 27)
 268                         pr_cont(" %*s", field, "");
 269                 else
 270                         pr_cont(" %0*lx", field, regs->regs[i]);
 271
 272                 i++;
 273                 if ((i % 4) == 0)
 274                         pr_cont("\n");
 275         }
 276
 277 #ifdef CONFIG_CPU_HAS_SMARTMIPS
 278         printk("Acx    : %0*lx\n", field, regs->acx);
 279 #endif
 280         printk("Hi    : %0*lx\n", field, regs->hi);
 281         printk("Lo    : %0*lx\n", field, regs->lo);
 282
 283         /*
 284          * Saved cp0 registers
 285          */
 286         printk("epc   : %0*lx %pS\n", field, regs->cp0_epc,
 287                (void *) regs->cp0_epc);
 288         printk("ra    : %0*lx %pS\n", field, regs->regs[31],
 289                (void *) regs->regs[31]);
 290
 291         printk("Status: %08x    ", (uint32_t) regs->cp0_status);
 292
 293         if (cpu_has_3kex) {
 294                 if (regs->cp0_status & ST0_KUO)
 295                         pr_cont("KUo ");
 296                 if (regs->cp0_status & ST0_IEO)
 297                         pr_cont("IEo ");
 298                 if (regs->cp0_status & ST0_KUP)
 299                         pr_cont("KUp ");
 300                 if (regs->cp0_status & ST0_IEP)
 301                         pr_cont("IEp ");
 302                 if (regs->cp0_status & ST0_KUC)
 303                         pr_cont("KUc ");
 304                 if (regs->cp0_status & ST0_IEC)
 305                         pr_cont("IEc ");
 306         } else if (cpu_has_4kex) {
 307                 if (regs->cp0_status & ST0_KX)
 308                         pr_cont("KX ");
 309                 if (regs->cp0_status & ST0_SX)
 310                         pr_cont("SX ");
 311                 if (regs->cp0_status & ST0_UX)
 312                         pr_cont("UX ");
 313                 switch (regs->cp0_status & ST0_KSU) {
 314                 case KSU_USER:
 315                         pr_cont("USER ");
 316                         break;
 317                 case KSU_SUPERVISOR:
 318                         pr_cont("SUPERVISOR ");
 319                         break;
 320                 case KSU_KERNEL:
 321                         pr_cont("KERNEL ");
 322                         break;
 323                 default:
 324                         pr_cont("BAD_MODE ");
 325                         break;
 326                 }
 327                 if (regs->cp0_status & ST0_ERL)
 328                         pr_cont("ERL ");
 329                 if (regs->cp0_status & ST0_EXL)
 330                         pr_cont("EXL ");
 331                 if (regs->cp0_status & ST0_IE)
 332                         pr_cont("IE ");
 333         }
 334         pr_cont("\n");
 335
 336         exccode = (cause & CAUSEF_EXCCODE) >> CAUSEB_EXCCODE;
 337         printk("Cause : %08x (ExcCode %02x)\n", cause, exccode);
 338
 339         if (1 <= exccode && exccode <= 5)
 340                 printk("BadVA : %0*lx\n", field, regs->cp0_badvaddr);
 341
 342         printk("PrId  : %08x (%s)\n", read_c0_prid(),
 343                cpu_name_string());
 344 }
 345
 346 /*
 347  * FIXME: really the generic show_regs should take a const pointer argument.
 348  */
 349 void show_regs(struct pt_regs *regs)
 350 {
 351         __show_regs(regs);
 352         dump_stack();
 353 }
 354
 355 void show_registers(struct pt_regs *regs)
 356 {
 357         const int field = 2 * sizeof(unsigned long);
 358         mm_segment_t old_fs = get_fs();
 359
 360         __show_regs(regs);
 361         print_modules();
 362         printk("Process %s (pid: %d, threadinfo=%p, task=%p, tls=%0*lx)\n",
 363                current->comm, current->pid, current_thread_info(), current,
 364               field, current_thread_info()->tp_value);
 365         if (cpu_has_userlocal) {
 366                 unsigned long tls;
 367
 368                 tls = read_c0_userlocal();
 369                 if (tls != current_thread_info()->tp_value)
 370                         printk("*HwTLS: %0*lx\n", field, tls);
 371         }
 372
 373         if (!user_mode(regs))
 374                 /* Necessary for getting the correct stack content */
 375                 set_fs(KERNEL_DS);
 376         show_stacktrace(current, regs);
 377         show_code((unsigned int __user *) regs->cp0_epc);
 378         printk("\n");
 379         set_fs(old_fs);
 380 }
 381
 382 static DEFINE_RAW_SPINLOCK(die_lock);
 383
 384 void __noreturn die(const char *str, struct pt_regs *regs)
 385 {
 386         static int die_counter;
 387         int sig = SIGSEGV;
 388
 389         oops_enter();
 390
 391         if (notify_die(DIE_OOPS, str, regs, 0, current->thread.trap_nr,
 392                        SIGSEGV) == NOTIFY_STOP)
 393                 sig = 0;
 394
 395         console_verbose();
 396         raw_spin_lock_irq(&die_lock);
 397         bust_spinlocks(1);
 398
 399         printk("%s[#%d]:\n", str, ++die_counter);
 400         show_registers(regs);
 401         add_taint(TAINT_DIE, LOCKDEP_NOW_UNRELIABLE);
 402         raw_spin_unlock_irq(&die_lock);
 403
 404         oops_exit();
 405
 406         if (in_interrupt())
 407                 panic("Fatal exception in interrupt");
 408
 409         if (panic_on_oops)
 410                 panic("Fatal exception");
 411
 412         if (regs && kexec_should_crash(current))
 413                 crash_kexec(regs);
 414
 415         do_exit(sig);
 416 }
 417
 418 extern struct exception_table_entry __start___dbe_table[];
 419 extern struct exception_table_entry __stop___dbe_table[];
 420
 421 __asm__(
 422 "       .section        __dbe_table, \"a\"\n"
 423 "       .previous                       \n");
 424
 425 /* Given an address, look for it in the exception tables. */
 426 static const struct exception_table_entry *search_dbe_tables(unsigned long addr)
 427 {
 428         const struct exception_table_entry *e;
 429
 430         e = search_extable(__start___dbe_table,
 431                            __stop___dbe_table - __start___dbe_table, addr);
 432         if (!e)
 433                 e = search_module_dbetables(addr);
 434         return e;
 435 }
 436
 437 asmlinkage void do_be(struct pt_regs *regs)
 438 {
 439         const int field = 2 * sizeof(unsigned long);
 440         const struct exception_table_entry *fixup = NULL;
 441         int data = regs->cp0_cause & 4;
 442         int action = MIPS_BE_FATAL;
 443         enum ctx_state prev_state;
 444
 445         prev_state = exception_enter();
 446         /* XXX For now.  Fixme, this searches the wrong table ...  */
 447         if (data && !user_mode(regs))
 448                 fixup = search_dbe_tables(exception_epc(regs));
 449
 450         if (fixup)
 451                 action = MIPS_BE_FIXUP;
 452
 453         if (board_be_handler)
 454                 action = board_be_handler(regs, fixup != NULL);
 455         else
 456                 mips_cm_error_report();
 457
 458         switch (action) {
 459         case MIPS_BE_DISCARD:
 460                 goto out;
 461         case MIPS_BE_FIXUP:
 462                 if (fixup) {
 463                         regs->cp0_epc = fixup->nextinsn;
 464                         goto out;
 465                 }
 466                 break;
 467         default:
 468                 break;
 469         }
 470
 471         /*
 472          * Assume it would be too dangerous to continue ...
 473          */
 474         printk(KERN_ALERT "%s bus error, epc == %0*lx, ra == %0*lx\n",
 475                data ? "Data" : "Instruction",
 476                field, regs->cp0_epc, field, regs->regs[31]);
 477         if (notify_die(DIE_OOPS, "bus error", regs, 0, current->thread.trap_nr,
 478                        SIGBUS) == NOTIFY_STOP)
 479                 goto out;
 480
 481         die_if_kernel("Oops", regs);
 482         force_sig(SIGBUS, current);
 483
 484 out:
 485         exception_exit(prev_state);
 486 }
 487
 488 /*
 489  * ll/sc, rdhwr, sync emulation
 490  */
 491
 492 #define OPCODE 0xfc000000
 493 #define BASE   0x03e00000
 494 #define RT     0x001f0000
 495 #define OFFSET 0x0000ffff
 496 #define LL     0xc0000000
 497 #define SC     0xe0000000
 498 #define SPEC0  0x00000000
 499 #define SPEC3  0x7c000000
 500 #define RD     0x0000f800
 501 #define FUNC   0x0000003f
 502 #define SYNC   0x0000000f
 503 #define RDHWR  0x0000003b
 504
 505 /*  microMIPS definitions   */
 506 #define MM_POOL32A_FUNC 0xfc00ffff
 507 #define MM_RDHWR        0x00006b3c
 508 #define MM_RS           0x001f0000
 509 #define MM_RT           0x03e00000
 510
 511 /*
 512  * The ll_bit is cleared by r*_switch.S
 513  */
 514
 515 unsigned int ll_bit;
 516 struct task_struct *ll_task;
 517
 518 static inline int simulate_ll(struct pt_regs *regs, unsigned int opcode)
 519 {
 520         unsigned long value, __user *vaddr;
 521         long offset;
 522
 523         /*
 524          * analyse the ll instruction that just caused a ri exception
 525          * and put the referenced address to addr.
 526          */
 527
 528         /* sign extend offset */
 529         offset = opcode & OFFSET;
 530         offset <<= 16;
 531         offset >>= 16;
 532
 533         vaddr = (unsigned long __user *)
 534                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 535
 536         if ((unsigned long)vaddr & 3)
 537                 return SIGBUS;
 538         if (get_user(value, vaddr))
 539                 return SIGSEGV;
 540
 541         preempt_disable();
 542
 543         if (ll_task == NULL || ll_task == current) {
 544                 ll_bit = 1;
 545         } else {
 546                 ll_bit = 0;
 547         }
 548         ll_task = current;
 549
 550         preempt_enable();
 551
 552         regs->regs[(opcode & RT) >> 16] = value;
 553
 554         return 0;
 555 }
 556
 557 static inline int simulate_sc(struct pt_regs *regs, unsigned int opcode)
 558 {
 559         unsigned long __user *vaddr;
 560         unsigned long reg;
 561         long offset;
 562
 563         /*
 564          * analyse the sc instruction that just caused a ri exception
 565          * and put the referenced address to addr.
 566          */
 567
 568         /* sign extend offset */
 569         offset = opcode & OFFSET;
 570         offset <<= 16;
 571         offset >>= 16;
 572
 573         vaddr = (unsigned long __user *)
 574                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 575         reg = (opcode & RT) >> 16;
 576
 577         if ((unsigned long)vaddr & 3)
 578                 return SIGBUS;
 579
 580         preempt_disable();
 581
 582         if (ll_bit == 0 || ll_task != current) {
 583                 regs->regs[reg] = 0;
 584                 preempt_enable();
 585                 return 0;
 586         }
 587
 588         preempt_enable();
 589
 590         if (put_user(regs->regs[reg], vaddr))
 591                 return SIGSEGV;
 592
 593         regs->regs[reg] = 1;
 594
 595         return 0;
 596 }
 597
 598 /*
 599  * ll uses the opcode of lwc0 and sc uses the opcode of swc0.  That is both
 600  * opcodes are supposed to result in coprocessor unusable exceptions if
 601  * executed on ll/sc-less processors.  That's the theory.  In practice a
 602  * few processors such as NEC's VR4100 throw reserved instruction exceptions
 603  * instead, so we're doing the emulation thing in both exception handlers.
 604  */
 605 static int simulate_llsc(struct pt_regs *regs, unsigned int opcode)
 606 {
 607         if ((opcode & OPCODE) == LL) {
 608                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 609                                 1, regs, 0);
 610                 return simulate_ll(regs, opcode);
 611         }
 612         if ((opcode & OPCODE) == SC) {
 613                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 614                                 1, regs, 0);
 615                 return simulate_sc(regs, opcode);
 616         }
 617
 618         return -1;                      /* Must be something else ... */
 619 }
 620
 621 /*
 622  * Simulate trapping 'rdhwr' instructions to provide user accessible
 623  * registers not implemented in hardware.
 624  */
 625 static int simulate_rdhwr(struct pt_regs *regs, int rd, int rt)
 626 {
 627         struct thread_info *ti = task_thread_info(current);
 628
 629         perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 630                         1, regs, 0);
 631         switch (rd) {
 632         case MIPS_HWR_CPUNUM:           /* CPU number */
 633                 regs->regs[rt] = smp_processor_id();
 634                 return 0;
 635         case MIPS_HWR_SYNCISTEP:        /* SYNCI length */
 636                 regs->regs[rt] = min(current_cpu_data.dcache.linesz,
 637                                      current_cpu_data.icache.linesz);
 638                 return 0;
 639         case MIPS_HWR_CC:               /* Read count register */
 640                 regs->regs[rt] = read_c0_count();
 641                 return 0;
 642         case MIPS_HWR_CCRES:            /* Count register resolution */
 643                 switch (current_cpu_type()) {
 644                 case CPU_20KC:
 645                 case CPU_25KF:
 646                         regs->regs[rt] = 1;
 647                         break;
 648                 default:
 649                         regs->regs[rt] = 2;
 650                 }
 651                 return 0;
 652         case MIPS_HWR_ULR:              /* Read UserLocal register */
 653                 regs->regs[rt] = ti->tp_value;
 654                 return 0;
 655         default:
 656                 return -1;
 657         }
 658 }
 659
 660 static int simulate_rdhwr_normal(struct pt_regs *regs, unsigned int opcode)
 661 {
 662         if ((opcode & OPCODE) == SPEC3 && (opcode & FUNC) == RDHWR) {
 663                 int rd = (opcode & RD) >> 11;
 664                 int rt = (opcode & RT) >> 16;
 665
 666                 simulate_rdhwr(regs, rd, rt);
 667                 return 0;
 668         }
 669
 670         /* Not ours.  */
 671         return -1;
 672 }
 673
 674 static int simulate_rdhwr_mm(struct pt_regs *regs, unsigned int opcode)
 675 {
 676         if ((opcode & MM_POOL32A_FUNC) == MM_RDHWR) {
 677                 int rd = (opcode & MM_RS) >> 16;
 678                 int rt = (opcode & MM_RT) >> 21;
 679                 simulate_rdhwr(regs, rd, rt);
 680                 return 0;
 681         }
 682
 683         /* Not ours.  */
 684         return -1;
 685 }
 686
 687 static int simulate_sync(struct pt_regs *regs, unsigned int opcode)
 688 {
 689         if ((opcode & OPCODE) == SPEC0 && (opcode & FUNC) == SYNC) {
 690                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 691                                 1, regs, 0);
 692                 return 0;
 693         }
 694
 695         return -1;                      /* Must be something else ... */
 696 }
 697
 698 asmlinkage void do_ov(struct pt_regs *regs)
 699 {
 700         enum ctx_state prev_state;
 701
 702         prev_state = exception_enter();
 703         die_if_kernel("Integer overflow", regs);
 704
 705         force_sig_fault(SIGFPE, FPE_INTOVF, (void __user *)regs->cp0_epc, current);
 706         exception_exit(prev_state);
 707 }
 708
 709 /*
 710  * Send SIGFPE according to FCSR Cause bits, which must have already
 711  * been masked against Enable bits.  This is impotant as Inexact can
 712  * happen together with Overflow or Underflow, and `ptrace' can set
 713  * any bits.
 714  */
 715 void force_fcr31_sig(unsigned long fcr31, void __user *fault_addr,
 716                      struct task_struct *tsk)
 717 {
 718         int si_code = FPE_FLTUNK;
 719
 720         if (fcr31 & FPU_CSR_INV_X)
 721                 si_code = FPE_FLTINV;
 722         else if (fcr31 & FPU_CSR_DIV_X)
 723                 si_code = FPE_FLTDIV;
 724         else if (fcr31 & FPU_CSR_OVF_X)
 725                 si_code = FPE_FLTOVF;
 726         else if (fcr31 & FPU_CSR_UDF_X)
 727                 si_code = FPE_FLTUND;
 728         else if (fcr31 & FPU_CSR_INE_X)
 729                 si_code = FPE_FLTRES;
 730
 731         force_sig_fault(SIGFPE, si_code, fault_addr, tsk);
 732 }
 733
 734 int process_fpemu_return(int sig, void __user *fault_addr, unsigned long fcr31)
 735 {
 736         int si_code;
 737         struct vm_area_struct *vma;
 738
 739         switch (sig) {
 740         case 0:
 741                 return 0;
 742
 743         case SIGFPE:
 744                 force_fcr31_sig(fcr31, fault_addr, current);
 745                 return 1;
 746
 747         case SIGBUS:
 748                 force_sig_fault(SIGBUS, BUS_ADRERR, fault_addr, current);
 749                 return 1;
 750
 751         case SIGSEGV:
 752                 down_read(&current->mm->mmap_sem);
 753                 vma = find_vma(current->mm, (unsigned long)fault_addr);
 754                 if (vma && (vma->vm_start <= (unsigned long)fault_addr))
 755                         si_code = SEGV_ACCERR;
 756                 else
 757                         si_code = SEGV_MAPERR;
 758                 up_read(&current->mm->mmap_sem);
 759                 force_sig_fault(SIGSEGV, si_code, fault_addr, current);
 760                 return 1;
 761
 762         default:
 763                 force_sig(sig, current);
 764                 return 1;
 765         }
 766 }
 767
 768 static int simulate_fp(struct pt_regs *regs, unsigned int opcode,
 769                        unsigned long old_epc, unsigned long old_ra)
 770 {
 771         union mips_instruction inst = { .word = opcode };
 772         void __user *fault_addr;
 773         unsigned long fcr31;
 774         int sig;
 775
 776         /* If it's obviously not an FP instruction, skip it */
 777         switch (inst.i_format.opcode) {
 778         case cop1_op:
 779         case cop1x_op:
 780         case lwc1_op:
 781         case ldc1_op:
 782         case swc1_op:
 783         case sdc1_op:
 784                 break;
 785
 786         default:
 787                 return -1;
 788         }
 789
 790         /*
 791          * do_ri skipped over the instruction via compute_return_epc, undo
 792          * that for the FPU emulator.
 793          */
 794         regs->cp0_epc = old_epc;
 795         regs->regs[31] = old_ra;
 796
 797         /* Run the emulator */
 798         sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1,
 799                                        &fault_addr);
 800
 801         /*
 802          * We can't allow the emulated instruction to leave any
 803          * enabled Cause bits set in $fcr31.
 804          */
 805         fcr31 = mask_fcr31_x(current->thread.fpu.fcr31);
 806         current->thread.fpu.fcr31 &= ~fcr31;
 807
 808         /* Restore the hardware register state */
 809         own_fpu(1);
 810
 811         /* Send a signal if required.  */
 812         process_fpemu_return(sig, fault_addr, fcr31);
 813
 814         return 0;
 815 }
 816
 817 /*
 818  * XXX Delayed fp exceptions when doing a lazy ctx switch XXX
 819  */
 820 asmlinkage void do_fpe(struct pt_regs *regs, unsigned long fcr31)
 821 {
 822         enum ctx_state prev_state;
 823         void __user *fault_addr;
 824         int sig;
 825
 826         prev_state = exception_enter();
 827         if (notify_die(DIE_FP, "FP exception", regs, 0, current->thread.trap_nr,
 828                        SIGFPE) == NOTIFY_STOP)
 829                 goto out;
 830
 831         /* Clear FCSR.Cause before enabling interrupts */
 832         write_32bit_cp1_register(CP1_STATUS, fcr31 & ~mask_fcr31_x(fcr31));
 833         local_irq_enable();
 834
 835         die_if_kernel("FP exception in kernel code", regs);
 836
 837         if (fcr31 & FPU_CSR_UNI_X) {
 838                 /*
 839                  * Unimplemented operation exception.  If we've got the full
 840                  * software emulator on-board, let's use it...
 841                  *
 842                  * Force FPU to dump state into task/thread context.  We're
 843                  * moving a lot of data here for what is probably a single
 844                  * instruction, but the alternative is to pre-decode the FP
 845                  * register operands before invoking the emulator, which seems
 846                  * a bit extreme for what should be an infrequent event.
 847                  */
 848
 849                 /* Run the emulator */
 850                 sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1,
 851                                                &fault_addr);
 852
 853                 /*
 854                  * We can't allow the emulated instruction to leave any
 855                  * enabled Cause bits set in $fcr31.
 856                  */
 857                 fcr31 = mask_fcr31_x(current->thread.fpu.fcr31);
 858                 current->thread.fpu.fcr31 &= ~fcr31;
 859
 860                 /* Restore the hardware register state */
 861                 own_fpu(1);     /* Using the FPU again.  */
 862         } else {
 863                 sig = SIGFPE;
 864                 fault_addr = (void __user *) regs->cp0_epc;
 865         }
 866
 867         /* Send a signal if required.  */
 868         process_fpemu_return(sig, fault_addr, fcr31);
 869
 870 out:
 871         exception_exit(prev_state);
 872 }
 873
 874 void do_trap_or_bp(struct pt_regs *regs, unsigned int code, int si_code,
 875         const char *str)
 876 {
 877         char b[40];
 878
 879 #ifdef CONFIG_KGDB_LOW_LEVEL_TRAP
 880         if (kgdb_ll_trap(DIE_TRAP, str, regs, code, current->thread.trap_nr,
 881                          SIGTRAP) == NOTIFY_STOP)
 882                 return;
 883 #endif /* CONFIG_KGDB_LOW_LEVEL_TRAP */
 884
 885         if (notify_die(DIE_TRAP, str, regs, code, current->thread.trap_nr,
 886                        SIGTRAP) == NOTIFY_STOP)
 887                 return;
 888
 889         /*
 890          * A short test says that IRIX 5.3 sends SIGTRAP for all trap
 891          * insns, even for trap and break codes that indicate arithmetic
 892          * failures.  Weird ...
 893          * But should we continue the brokenness???  --macro
 894          */
 895         switch (code) {
 896         case BRK_OVERFLOW:
 897         case BRK_DIVZERO:
 898                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
 899                 die_if_kernel(b, regs);
 900                 force_sig_fault(SIGFPE,
 901                                 code == BRK_DIVZERO ? FPE_INTDIV : FPE_INTOVF,
 902                                 (void __user *) regs->cp0_epc, current);
 903                 break;
 904         case BRK_BUG:
 905                 die_if_kernel("Kernel bug detected", regs);
 906                 force_sig(SIGTRAP, current);
 907                 break;
 908         case BRK_MEMU:
 909                 /*
 910                  * This breakpoint code is used by the FPU emulator to retake
 911                  * control of the CPU after executing the instruction from the
 912                  * delay slot of an emulated branch.
 913                  *
 914                  * Terminate if exception was recognized as a delay slot return
 915                  * otherwise handle as normal.
 916                  */
 917                 if (do_dsemulret(regs))
 918                         return;
 919
 920                 die_if_kernel("Math emu break/trap", regs);
 921                 force_sig(SIGTRAP, current);
 922                 break;
 923         default:
 924                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
 925                 die_if_kernel(b, regs);
 926                 if (si_code) {
 927                         force_sig_fault(SIGTRAP, si_code, NULL, current);
 928                 } else {
 929                         force_sig(SIGTRAP, current);
 930                 }
 931         }
 932 }
 933
 934 asmlinkage void do_bp(struct pt_regs *regs)
 935 {
 936         unsigned long epc = msk_isa16_mode(exception_epc(regs));
 937         unsigned int opcode, bcode;
 938         enum ctx_state prev_state;
 939         mm_segment_t seg;
 940
 941         seg = get_fs();
 942         if (!user_mode(regs))
 943                 set_fs(KERNEL_DS);
 944
 945         prev_state = exception_enter();
 946         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
 947         if (get_isa16_mode(regs->cp0_epc)) {
 948                 u16 instr[2];
 949
 950                 if (__get_user(instr[0], (u16 __user *)epc))
 951                         goto out_sigsegv;
 952
 953                 if (!cpu_has_mmips) {
 954                         /* MIPS16e mode */
 955                         bcode = (instr[0] >> 5) & 0x3f;
 956                 } else if (mm_insn_16bit(instr[0])) {
 957                         /* 16-bit microMIPS BREAK */
 958                         bcode = instr[0] & 0xf;
 959                 } else {
 960                         /* 32-bit microMIPS BREAK */
 961                         if (__get_user(instr[1], (u16 __user *)(epc + 2)))
 962                                 goto out_sigsegv;
 963                         opcode = (instr[0] << 16) | instr[1];
 964                         bcode = (opcode >> 6) & ((1 << 20) - 1);
 965                 }
 966         } else {
 967                 if (__get_user(opcode, (unsigned int __user *)epc))
 968                         goto out_sigsegv;
 969                 bcode = (opcode >> 6) & ((1 << 20) - 1);
 970         }
 971
 972         /*
 973          * There is the ancient bug in the MIPS assemblers that the break
 974          * code starts left to bit 16 instead to bit 6 in the opcode.
 975          * Gas is bug-compatible, but not always, grrr...
 976          * We handle both cases with a simple heuristics.  --macro
 977          */
 978         if (bcode >= (1 << 10))
 979                 bcode = ((bcode & ((1 << 10) - 1)) << 10) | (bcode >> 10);
 980
 981         /*
 982          * notify the kprobe handlers, if instruction is likely to
 983          * pertain to them.
 984          */
 985         switch (bcode) {
 986         case BRK_UPROBE:
 987                 if (notify_die(DIE_UPROBE, "uprobe", regs, bcode,
 988                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
 989                         goto out;
 990                 else
 991                         break;
 992         case BRK_UPROBE_XOL:
 993                 if (notify_die(DIE_UPROBE_XOL, "uprobe_xol", regs, bcode,
 994                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
 995                         goto out;
 996                 else
 997                         break;
 998         case BRK_KPROBE_BP:
 999                 if (notify_die(DIE_BREAK, "debug", regs, bcode,
1000                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
1001                         goto out;
1002                 else
1003                         break;
1004         case BRK_KPROBE_SSTEPBP:
1005                 if (notify_die(DIE_SSTEPBP, "single_step", regs, bcode,
1006                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
1007                         goto out;
1008                 else
1009                         break;
1010         default:
1011                 break;
1012         }
1013
1014         do_trap_or_bp(regs, bcode, TRAP_BRKPT, "Break");
1015
1016 out:
1017         set_fs(seg);
1018         exception_exit(prev_state);
1019         return;
1020
1021 out_sigsegv:
1022         force_sig(SIGSEGV, current);
1023         goto out;
1024 }
1025
1026 asmlinkage void do_tr(struct pt_regs *regs)
1027 {
1028         u32 opcode, tcode = 0;
1029         enum ctx_state prev_state;
1030         u16 instr[2];
1031         mm_segment_t seg;
1032         unsigned long epc = msk_isa16_mode(exception_epc(regs));
1033
1034         seg = get_fs();
1035         if (!user_mode(regs))
1036                 set_fs(get_ds());
1037
1038         prev_state = exception_enter();
1039         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
1040         if (get_isa16_mode(regs->cp0_epc)) {
1041                 if (__get_user(instr[0], (u16 __user *)(epc + 0)) ||
1042                     __get_user(instr[1], (u16 __user *)(epc + 2)))
1043                         goto out_sigsegv;
1044                 opcode = (instr[0] << 16) | instr[1];
1045                 /* Immediate versions don't provide a code.  */
1046                 if (!(opcode & OPCODE))
1047                         tcode = (opcode >> 12) & ((1 << 4) - 1);
1048         } else {
1049                 if (__get_user(opcode, (u32 __user *)epc))
1050                         goto out_sigsegv;
1051                 /* Immediate versions don't provide a code.  */
1052                 if (!(opcode & OPCODE))
1053                         tcode = (opcode >> 6) & ((1 << 10) - 1);
1054         }
1055
1056         do_trap_or_bp(regs, tcode, 0, "Trap");
1057
1058 out:
1059         set_fs(seg);
1060         exception_exit(prev_state);
1061         return;
1062
1063 out_sigsegv:
1064         force_sig(SIGSEGV, current);
1065         goto out;
1066 }
1067
1068 asmlinkage void do_ri(struct pt_regs *regs)
1069 {
1070         unsigned int __user *epc = (unsigned int __user *)exception_epc(regs);
1071         unsigned long old_epc = regs->cp0_epc;
1072         unsigned long old31 = regs->regs[31];
1073         enum ctx_state prev_state;
1074         unsigned int opcode = 0;
1075         int status = -1;
1076
1077         /*
1078          * Avoid any kernel code. Just emulate the R2 instruction
1079          * as quickly as possible.
1080          */
1081         if (mipsr2_emulation && cpu_has_mips_r6 &&
1082             likely(user_mode(regs)) &&
1083             likely(get_user(opcode, epc) >= 0)) {
1084                 unsigned long fcr31 = 0;
1085
1086                 status = mipsr2_decoder(regs, opcode, &fcr31);
1087                 switch (status) {
1088                 case 0:
1089                 case SIGEMT:
1090                         return;
1091                 case SIGILL:
1092                         goto no_r2_instr;
1093                 default:
1094                         process_fpemu_return(status,
1095                                              &current->thread.cp0_baduaddr,
1096                                              fcr31);
1097                         return;
1098                 }
1099         }
1100
1101 no_r2_instr:
1102
1103         prev_state = exception_enter();
1104         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
1105
1106         if (notify_die(DIE_RI, "RI Fault", regs, 0, current->thread.trap_nr,
1107                        SIGILL) == NOTIFY_STOP)
1108                 goto out;
1109
1110         die_if_kernel("Reserved instruction in kernel code", regs);
1111
1112         if (unlikely(compute_return_epc(regs) < 0))
1113                 goto out;
1114
1115         if (!get_isa16_mode(regs->cp0_epc)) {
1116                 if (unlikely(get_user(opcode, epc) < 0))
1117                         status = SIGSEGV;
1118
1119                 if (!cpu_has_llsc && status < 0)
1120                         status = simulate_llsc(regs, opcode);
1121
1122                 if (status < 0)
1123                         status = simulate_rdhwr_normal(regs, opcode);
1124
1125                 if (status < 0)
1126                         status = simulate_sync(regs, opcode);
1127
1128                 if (status < 0)
1129                         status = simulate_fp(regs, opcode, old_epc, old31);
1130         } else if (cpu_has_mmips) {
1131                 unsigned short mmop[2] = { 0 };
1132
1133                 if (unlikely(get_user(mmop[0], (u16 __user *)epc + 0) < 0))
1134                         status = SIGSEGV;
1135                 if (unlikely(get_user(mmop[1], (u16 __user *)epc + 1) < 0))
1136                         status = SIGSEGV;
1137                 opcode = mmop[0];
1138                 opcode = (opcode << 16) | mmop[1];
1139
1140                 if (status < 0)
1141                         status = simulate_rdhwr_mm(regs, opcode);
1142         }
1143
1144         if (status < 0)
1145                 status = SIGILL;
1146
1147         if (unlikely(status > 0)) {
1148                 regs->cp0_epc = old_epc;                /* Undo skip-over.  */
1149                 regs->regs[31] = old31;
1150                 force_sig(status, current);
1151         }
1152
1153 out:
1154         exception_exit(prev_state);
1155 }
1156
1157 /*
1158  * MIPS MT processors may have fewer FPU contexts than CPU threads. If we've
1159  * emulated more than some threshold number of instructions, force migration to
1160  * a "CPU" that has FP support.
1161  */
1162 static void mt_ase_fp_affinity(void)
1163 {
1164 #ifdef CONFIG_MIPS_MT_FPAFF
1165         if (mt_fpemul_threshold > 0 &&
1166              ((current->thread.emulated_fp++ > mt_fpemul_threshold))) {
1167                 /*
1168                  * If there's no FPU present, or if the application has already
1169                  * restricted the allowed set to exclude any CPUs with FPUs,
1170                  * we'll skip the procedure.
1171                  */
1172                 if (cpumask_intersects(&current->cpus_allowed, &mt_fpu_cpumask)) {
1173                         cpumask_t tmask;
1174
1175                         current->thread.user_cpus_allowed
1176                                 = current->cpus_allowed;
1177                         cpumask_and(&tmask, &current->cpus_allowed,
1178                                     &mt_fpu_cpumask);
1179                         set_cpus_allowed_ptr(current, &tmask);
1180                         set_thread_flag(TIF_FPUBOUND);
1181                 }
1182         }
1183 #endif /* CONFIG_MIPS_MT_FPAFF */
1184 }
1185
1186 /*
1187  * No lock; only written during early bootup by CPU 0.
1188  */
1189 static RAW_NOTIFIER_HEAD(cu2_chain);
1190
1191 int __ref register_cu2_notifier(struct notifier_block *nb)
1192 {
1193         return raw_notifier_chain_register(&cu2_chain, nb);
1194 }
1195
1196 int cu2_notifier_call_chain(unsigned long val, void *v)
1197 {
1198         return raw_notifier_call_chain(&cu2_chain, val, v);
1199 }
1200
1201 static int default_cu2_call(struct notifier_block *nfb, unsigned long action,
1202         void *data)
1203 {
1204         struct pt_regs *regs = data;
1205
1206         die_if_kernel("COP2: Unhandled kernel unaligned access or invalid "
1207                               "instruction", regs);
1208         force_sig(SIGILL, current);
1209
1210         return NOTIFY_OK;
1211 }
1212
1213 static int enable_restore_fp_context(int msa)
1214 {
1215         int err, was_fpu_owner, prior_msa;
1216         bool first_fp;
1217
1218         /* Initialize context if it hasn't been used already */
1219         first_fp = init_fp_ctx(current);
1220
1221         if (first_fp) {
1222                 preempt_disable();
1223                 err = own_fpu_inatomic(1);
1224                 if (msa && !err) {
1225                         enable_msa();
1226                         set_thread_flag(TIF_USEDMSA);
1227                         set_thread_flag(TIF_MSA_CTX_LIVE);
1228                 }
1229                 preempt_enable();
1230                 return err;
1231         }
1232
1233         /*
1234          * This task has formerly used the FP context.
1235          *
1236          * If this thread has no live MSA vector context then we can simply
1237          * restore the scalar FP context. If it has live MSA vector context
1238          * (that is, it has or may have used MSA since last performing a
1239          * function call) then we'll need to restore the vector context. This
1240          * applies even if we're currently only executing a scalar FP
1241          * instruction. This is because if we were to later execute an MSA
1242          * instruction then we'd either have to:
1243          *
1244          *  - Restore the vector context & clobber any registers modified by
1245          *    scalar FP instructions between now & then.
1246          *
1247          * or
1248          *
1249          *  - Not restore the vector context & lose the most significant bits
1250          *    of all vector registers.
1251          *
1252          * Neither of those options is acceptable. We cannot restore the least
1253          * significant bits of the registers now & only restore the most
1254          * significant bits later because the most significant bits of any
1255          * vector registers whose aliased FP register is modified now will have
1256          * been zeroed. We'd have no way to know that when restoring the vector
1257          * context & thus may load an outdated value for the most significant
1258          * bits of a vector register.
1259          */
1260         if (!msa && !thread_msa_context_live())
1261                 return own_fpu(1);
1262
1263         /*
1264          * This task is using or has previously used MSA. Thus we require
1265          * that Status.FR == 1.
1266          */
1267         preempt_disable();
1268         was_fpu_owner = is_fpu_owner();
1269         err = own_fpu_inatomic(0);
1270         if (err)
1271                 goto out;
1272
1273         enable_msa();
1274         write_msa_csr(current->thread.fpu.msacsr);
1275         set_thread_flag(TIF_USEDMSA);
1276
1277         /*
1278          * If this is the first time that the task is using MSA and it has
1279          * previously used scalar FP in this time slice then we already nave
1280          * FP context which we shouldn't clobber. We do however need to clear
1281          * the upper 64b of each vector register so that this task has no
1282          * opportunity to see data left behind by another.
1283          */
1284         prior_msa = test_and_set_thread_flag(TIF_MSA_CTX_LIVE);
1285         if (!prior_msa && was_fpu_owner) {
1286                 init_msa_upper();
1287
1288                 goto out;
1289         }
1290
1291         if (!prior_msa) {
1292                 /*
1293                  * Restore the least significant 64b of each vector register
1294                  * from the existing scalar FP context.
1295                  */
1296                 _restore_fp(current);
1297
1298                 /*
1299                  * The task has not formerly used MSA, so clear the upper 64b
1300                  * of each vector register such that it cannot see data left
1301                  * behind by another task.
1302                  */
1303                 init_msa_upper();
1304         } else {
1305                 /* We need to restore the vector context. */
1306                 restore_msa(current);
1307
1308                 /* Restore the scalar FP control & status register */
1309                 if (!was_fpu_owner)
1310                         write_32bit_cp1_register(CP1_STATUS,
1311                                                  current->thread.fpu.fcr31);
1312         }
1313
1314 out:
1315         preempt_enable();
1316
1317         return 0;
1318 }
1319
1320 asmlinkage void do_cpu(struct pt_regs *regs)
1321 {
1322         enum ctx_state prev_state;
1323         unsigned int __user *epc;
1324         unsigned long old_epc, old31;
1325         void __user *fault_addr;
1326         unsigned int opcode;
1327         unsigned long fcr31;
1328         unsigned int cpid;
1329         int status, err;
1330         int sig;
1331
1332         prev_state = exception_enter();
1333         cpid = (regs->cp0_cause >> CAUSEB_CE) & 3;
1334
1335         if (cpid != 2)
1336                 die_if_kernel("do_cpu invoked from kernel context!", regs);
1337
1338         switch (cpid) {
1339         case 0:
1340                 epc = (unsigned int __user *)exception_epc(regs);
1341                 old_epc = regs->cp0_epc;
1342                 old31 = regs->regs[31];
1343                 opcode = 0;
1344                 status = -1;
1345
1346                 if (unlikely(compute_return_epc(regs) < 0))
1347                         break;
1348
1349                 if (!get_isa16_mode(regs->cp0_epc)) {
1350                         if (unlikely(get_user(opcode, epc) < 0))
1351                                 status = SIGSEGV;
1352
1353                         if (!cpu_has_llsc && status < 0)
1354                                 status = simulate_llsc(regs, opcode);
1355                 }
1356
1357                 if (status < 0)
1358                         status = SIGILL;
1359
1360                 if (unlikely(status > 0)) {
1361                         regs->cp0_epc = old_epc;        /* Undo skip-over.  */
1362                         regs->regs[31] = old31;
1363                         force_sig(status, current);
1364                 }
1365
1366                 break;
1367
1368         case 3:
1369                 /*
1370                  * The COP3 opcode space and consequently the CP0.Status.CU3
1371                  * bit and the CP0.Cause.CE=3 encoding have been removed as
1372                  * of the MIPS III ISA.  From the MIPS IV and MIPS32r2 ISAs
1373                  * up the space has been reused for COP1X instructions, that
1374                  * are enabled by the CP0.Status.CU1 bit and consequently
1375                  * use the CP0.Cause.CE=1 encoding for Coprocessor Unusable
1376                  * exceptions.  Some FPU-less processors that implement one
1377                  * of these ISAs however use this code erroneously for COP1X
1378                  * instructions.  Therefore we redirect this trap to the FP
1379                  * emulator too.
1380                  */
1381                 if (raw_cpu_has_fpu || !cpu_has_mips_4_5_64_r2_r6) {
1382                         force_sig(SIGILL, current);
1383                         break;
1384                 }
1385                 /* Fall through.  */
1386
1387         case 1:
1388                 err = enable_restore_fp_context(0);
1389
1390                 if (raw_cpu_has_fpu && !err)
1391                         break;
1392
1393                 sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 0,
1394                                                &fault_addr);
1395
1396                 /*
1397                  * We can't allow the emulated instruction to leave
1398                  * any enabled Cause bits set in $fcr31.
1399                  */
1400                 fcr31 = mask_fcr31_x(current->thread.fpu.fcr31);
1401                 current->thread.fpu.fcr31 &= ~fcr31;
1402
1403                 /* Send a signal if required.  */
1404                 if (!process_fpemu_return(sig, fault_addr, fcr31) && !err)
1405                         mt_ase_fp_affinity();
1406
1407                 break;
1408
1409         case 2:
1410                 raw_notifier_call_chain(&cu2_chain, CU2_EXCEPTION, regs);
1411                 break;
1412         }
1413
1414         exception_exit(prev_state);
1415 }
1416
1417 asmlinkage void do_msa_fpe(struct pt_regs *regs, unsigned int msacsr)
1418 {
1419         enum ctx_state prev_state;
1420
1421         prev_state = exception_enter();
1422         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
1423         if (notify_die(DIE_MSAFP, "MSA FP exception", regs, 0,
1424                        current->thread.trap_nr, SIGFPE) == NOTIFY_STOP)
1425                 goto out;
1426
1427         /* Clear MSACSR.Cause before enabling interrupts */
1428         write_msa_csr(msacsr & ~MSA_CSR_CAUSEF);
1429         local_irq_enable();
1430
1431         die_if_kernel("do_msa_fpe invoked from kernel context!", regs);
1432         force_sig(SIGFPE, current);
1433 out:
1434         exception_exit(prev_state);
1435 }
1436
1437 asmlinkage void do_msa(struct pt_regs *regs)
1438 {
1439         enum ctx_state prev_state;
1440         int err;
1441
1442         prev_state = exception_enter();
1443
1444         if (!cpu_has_msa || test_thread_flag(TIF_32BIT_FPREGS)) {
1445                 force_sig(SIGILL, current);
1446                 goto out;
1447         }
1448
1449         die_if_kernel("do_msa invoked from kernel context!", regs);
1450
1451         err = enable_restore_fp_context(1);
1452         if (err)
1453                 force_sig(SIGILL, current);
1454 out:
1455         exception_exit(prev_state);
1456 }
1457
1458 asmlinkage void do_mdmx(struct pt_regs *regs)
1459 {
1460         enum ctx_state prev_state;
1461
1462         prev_state = exception_enter();
1463         force_sig(SIGILL, current);
1464         exception_exit(prev_state);
1465 }
1466
1467 /*
1468  * Called with interrupts disabled.
1469  */
1470 asmlinkage void do_watch(struct pt_regs *regs)
1471 {
1472         enum ctx_state prev_state;
1473
1474         prev_state = exception_enter();
1475         /*
1476          * Clear WP (bit 22) bit of cause register so we don't loop
1477          * forever.
1478          */
1479         clear_c0_cause(CAUSEF_WP);
1480
1481         /*
1482          * If the current thread has the watch registers loaded, save
1483          * their values and send SIGTRAP.  Otherwise another thread
1484          * left the registers set, clear them and continue.
1485          */
1486         if (test_tsk_thread_flag(current, TIF_LOAD_WATCH)) {
1487                 mips_read_watch_registers();
1488                 local_irq_enable();
1489                 force_sig_fault(SIGTRAP, TRAP_HWBKPT, NULL, current);
1490         } else {
1491                 mips_clear_watch_registers();
1492                 local_irq_enable();
1493         }
1494         exception_exit(prev_state);
1495 }
1496
1497 asmlinkage void do_mcheck(struct pt_regs *regs)
1498 {
1499         int multi_match = regs->cp0_status & ST0_TS;
1500         enum ctx_state prev_state;
1501         mm_segment_t old_fs = get_fs();
1502
1503         prev_state = exception_enter();
1504         show_regs(regs);
1505
1506         if (multi_match) {
1507                 dump_tlb_regs();
1508                 pr_info("\n");
1509                 dump_tlb_all();
1510         }
1511
1512         if (!user_mode(regs))
1513                 set_fs(KERNEL_DS);
1514
1515         show_code((unsigned int __user *) regs->cp0_epc);
1516
1517         set_fs(old_fs);
1518
1519         /*
1520          * Some chips may have other causes of machine check (e.g. SB1
1521          * graduation timer)
1522          */
1523         panic("Caught Machine Check exception - %scaused by multiple "
1524               "matching entries in the TLB.",
1525               (multi_match) ? "" : "not ");
1526 }
1527
1528 asmlinkage void do_mt(struct pt_regs *regs)
1529 {
1530         int subcode;
1531
1532         subcode = (read_vpe_c0_vpecontrol() & VPECONTROL_EXCPT)
1533                         >> VPECONTROL_EXCPT_SHIFT;
1534         switch (subcode) {
1535         case 0:
1536                 printk(KERN_DEBUG "Thread Underflow\n");
1537                 break;
1538         case 1:
1539                 printk(KERN_DEBUG "Thread Overflow\n");
1540                 break;
1541         case 2:
1542                 printk(KERN_DEBUG "Invalid YIELD Qualifier\n");
1543                 break;
1544         case 3:
1545                 printk(KERN_DEBUG "Gating Storage Exception\n");
1546                 break;
1547         case 4:
1548                 printk(KERN_DEBUG "YIELD Scheduler Exception\n");
1549                 break;
1550         case 5:
1551                 printk(KERN_DEBUG "Gating Storage Scheduler Exception\n");
1552                 break;
1553         default:
1554                 printk(KERN_DEBUG "*** UNKNOWN THREAD EXCEPTION %d ***\n",
1555                         subcode);
1556                 break;
1557         }
1558         die_if_kernel("MIPS MT Thread exception in kernel", regs);
1559
1560         force_sig(SIGILL, current);
1561 }
1562
1563
1564 asmlinkage void do_dsp(struct pt_regs *regs)
1565 {
1566         if (cpu_has_dsp)
1567                 panic("Unexpected DSP exception");
1568
1569         force_sig(SIGILL, current);
1570 }
1571
1572 asmlinkage void do_reserved(struct pt_regs *regs)
1573 {
1574         /*
1575          * Game over - no way to handle this if it ever occurs.  Most probably
1576          * caused by a new unknown cpu type or after another deadly
1577          * hard/software error.
1578          */
1579         show_regs(regs);
1580         panic("Caught reserved exception %ld - should not happen.",
1581               (regs->cp0_cause & 0x7f) >> 2);
1582 }
1583
1584 static int __initdata l1parity = 1;
1585 static int __init nol1parity(char *s)
1586 {
1587         l1parity = 0;
1588         return 1;
1589 }
1590 __setup("nol1par", nol1parity);
1591 static int __initdata l2parity = 1;
1592 static int __init nol2parity(char *s)
1593 {
1594         l2parity = 0;
1595         return 1;
1596 }
1597 __setup("nol2par", nol2parity);
1598
1599 /*
1600  * Some MIPS CPUs can enable/disable for cache parity detection, but do
1601  * it different ways.
1602  */
1603 static inline void parity_protection_init(void)
1604 {
1605 #define ERRCTL_PE       0x80000000
1606 #define ERRCTL_L2P      0x00800000
1607
1608         if (mips_cm_revision() >= CM_REV_CM3) {
1609                 ulong gcr_ectl, cp0_ectl;
1610
1611                 /*
1612                  * With CM3 systems we need to ensure that the L1 & L2
1613                  * parity enables are set to the same value, since this
1614                  * is presumed by the hardware engineers.
1615                  *
1616                  * If the user disabled either of L1 or L2 ECC checking,
1617                  * disable both.
1618                  */
1619                 l1parity &= l2parity;
1620                 l2parity &= l1parity;
1621
1622                 /* Probe L1 ECC support */
1623                 cp0_ectl = read_c0_ecc();
1624                 write_c0_ecc(cp0_ectl | ERRCTL_PE);
1625                 back_to_back_c0_hazard();
1626                 cp0_ectl = read_c0_ecc();
1627
1628                 /* Probe L2 ECC support */
1629                 gcr_ectl = read_gcr_err_control();
1630
1631                 if (!(gcr_ectl & CM_GCR_ERR_CONTROL_L2_ECC_SUPPORT) ||
1632                     !(cp0_ectl & ERRCTL_PE)) {
1633                         /*
1634                          * One of L1 or L2 ECC checking isn't supported,
1635                          * so we cannot enable either.
1636                          */
1637                         l1parity = l2parity = 0;
1638                 }
1639
1640                 /* Configure L1 ECC checking */
1641                 if (l1parity)
1642                         cp0_ectl |= ERRCTL_PE;
1643                 else
1644                         cp0_ectl &= ~ERRCTL_PE;
1645                 write_c0_ecc(cp0_ectl);
1646                 back_to_back_c0_hazard();
1647                 WARN_ON(!!(read_c0_ecc() & ERRCTL_PE) != l1parity);
1648
1649                 /* Configure L2 ECC checking */
1650                 if (l2parity)
1651                         gcr_ectl |= CM_GCR_ERR_CONTROL_L2_ECC_EN;
1652                 else
1653                         gcr_ectl &= ~CM_GCR_ERR_CONTROL_L2_ECC_EN;
1654                 write_gcr_err_control(gcr_ectl);
1655                 gcr_ectl = read_gcr_err_control();
1656                 gcr_ectl &= CM_GCR_ERR_CONTROL_L2_ECC_EN;
1657                 WARN_ON(!!gcr_ectl != l2parity);
1658
1659                 pr_info("Cache parity protection %sabled\n",
1660                         l1parity ? "en" : "dis");
1661                 return;
1662         }
1663
1664         switch (current_cpu_type()) {
1665         case CPU_24K:
1666         case CPU_34K:
1667         case CPU_74K:
1668         case CPU_1004K:
1669         case CPU_1074K:
1670         case CPU_INTERAPTIV:
1671         case CPU_PROAPTIV:
1672         case CPU_P5600:
1673         case CPU_QEMU_GENERIC:
1674         case CPU_P6600:
1675                 {
1676                         unsigned long errctl;
1677                         unsigned int l1parity_present, l2parity_present;
1678
1679                         errctl = read_c0_ecc();
1680                         errctl &= ~(ERRCTL_PE|ERRCTL_L2P);
1681
1682                         /* probe L1 parity support */
1683                         write_c0_ecc(errctl | ERRCTL_PE);
1684                         back_to_back_c0_hazard();
1685                         l1parity_present = (read_c0_ecc() & ERRCTL_PE);
1686
1687                         /* probe L2 parity support */
1688                         write_c0_ecc(errctl|ERRCTL_L2P);
1689                         back_to_back_c0_hazard();
1690                         l2parity_present = (read_c0_ecc() & ERRCTL_L2P);
1691
1692                         if (l1parity_present && l2parity_present) {
1693                                 if (l1parity)
1694                                         errctl |= ERRCTL_PE;
1695                                 if (l1parity ^ l2parity)
1696                                         errctl |= ERRCTL_L2P;
1697                         } else if (l1parity_present) {
1698                                 if (l1parity)
1699                                         errctl |= ERRCTL_PE;
1700                         } else if (l2parity_present) {
1701                                 if (l2parity)
1702                                         errctl |= ERRCTL_L2P;
1703                         } else {
1704                                 /* No parity available */
1705                         }
1706
1707                         printk(KERN_INFO "Writing ErrCtl register=%08lx\n", errctl);
1708
1709                         write_c0_ecc(errctl);
1710                         back_to_back_c0_hazard();
1711                         errctl = read_c0_ecc();
1712                         printk(KERN_INFO "Readback ErrCtl register=%08lx\n", errctl);
1713
1714                         if (l1parity_present)
1715                                 printk(KERN_INFO "Cache parity protection %sabled\n",
1716                                        (errctl & ERRCTL_PE) ? "en" : "dis");
1717
1718                         if (l2parity_present) {
1719                                 if (l1parity_present && l1parity)
1720                                         errctl ^= ERRCTL_L2P;
1721                                 printk(KERN_INFO "L2 cache parity protection %sabled\n",
1722                                        (errctl & ERRCTL_L2P) ? "en" : "dis");
1723                         }
1724                 }
1725                 break;
1726
1727         case CPU_5KC:
1728         case CPU_5KE:
1729         case CPU_LOONGSON1:
1730                 write_c0_ecc(0x80000000);
1731                 back_to_back_c0_hazard();
1732                 /* Set the PE bit (bit 31) in the c0_errctl register. */
1733                 printk(KERN_INFO "Cache parity protection %sabled\n",
1734                        (read_c0_ecc() & 0x80000000) ? "en" : "dis");
1735                 break;
1736         case CPU_20KC:
1737         case CPU_25KF:
1738                 /* Clear the DE bit (bit 16) in the c0_status register. */
1739                 printk(KERN_INFO "Enable cache parity protection for "
1740                        "MIPS 20KC/25KF CPUs.\n");
1741                 clear_c0_status(ST0_DE);
1742                 break;
1743         default:
1744                 break;
1745         }
1746 }
1747
1748 asmlinkage void cache_parity_error(void)
1749 {
1750         const int field = 2 * sizeof(unsigned long);
1751         unsigned int reg_val;
1752
1753         /* For the moment, report the problem and hang. */
1754         printk("Cache error exception:\n");
1755         printk("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1756         reg_val = read_c0_cacheerr();
1757         printk("c0_cacheerr == %08x\n", reg_val);
1758
1759         printk("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1760                reg_val & (1<<30) ? "secondary" : "primary",
1761                reg_val & (1<<31) ? "data" : "insn");
1762         if ((cpu_has_mips_r2_r6) &&
1763             ((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_MIPS)) {
1764                 pr_err("Error bits: %s%s%s%s%s%s%s%s\n",
1765                         reg_val & (1<<29) ? "ED " : "",
1766                         reg_val & (1<<28) ? "ET " : "",
1767                         reg_val & (1<<27) ? "ES " : "",
1768                         reg_val & (1<<26) ? "EE " : "",
1769                         reg_val & (1<<25) ? "EB " : "",
1770                         reg_val & (1<<24) ? "EI " : "",
1771                         reg_val & (1<<23) ? "E1 " : "",
1772                         reg_val & (1<<22) ? "E0 " : "");
1773         } else {
1774                 pr_err("Error bits: %s%s%s%s%s%s%s\n",
1775                         reg_val & (1<<29) ? "ED " : "",
1776                         reg_val & (1<<28) ? "ET " : "",
1777                         reg_val & (1<<26) ? "EE " : "",
1778                         reg_val & (1<<25) ? "EB " : "",
1779                         reg_val & (1<<24) ? "EI " : "",
1780                         reg_val & (1<<23) ? "E1 " : "",
1781                         reg_val & (1<<22) ? "E0 " : "");
1782         }
1783         printk("IDX: 0x%08x\n", reg_val & ((1<<22)-1));
1784
1785 #if defined(CONFIG_CPU_MIPS32) || defined(CONFIG_CPU_MIPS64)
1786         if (reg_val & (1<<22))
1787                 printk("DErrAddr0: 0x%0*lx\n", field, read_c0_derraddr0());
1788
1789         if (reg_val & (1<<23))
1790                 printk("DErrAddr1: 0x%0*lx\n", field, read_c0_derraddr1());
1791 #endif
1792
1793         panic("Can't handle the cache error!");
1794 }
1795
1796 asmlinkage void do_ftlb(void)
1797 {
1798         const int field = 2 * sizeof(unsigned long);
1799         unsigned int reg_val;
1800
1801         /* For the moment, report the problem and hang. */
1802         if ((cpu_has_mips_r2_r6) &&
1803             (((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_MIPS) ||
1804             ((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_LOONGSON))) {
1805                 pr_err("FTLB error exception, cp0_ecc=0x%08x:\n",
1806                        read_c0_ecc());
1807                 pr_err("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1808                 reg_val = read_c0_cacheerr();
1809                 pr_err("c0_cacheerr == %08x\n", reg_val);
1810
1811                 if ((reg_val & 0xc0000000) == 0xc0000000) {
1812                         pr_err("Decoded c0_cacheerr: FTLB parity error\n");
1813                 } else {
1814                         pr_err("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1815                                reg_val & (1<<30) ? "secondary" : "primary",
1816                                reg_val & (1<<31) ? "data" : "insn");
1817                 }
1818         } else {
1819                 pr_err("FTLB error exception\n");
1820         }
1821         /* Just print the cacheerr bits for now */
1822         cache_parity_error();
1823 }
1824
1825 /*
1826  * SDBBP EJTAG debug exception handler.
1827  * We skip the instruction and return to the next instruction.
1828  */
1829 void ejtag_exception_handler(struct pt_regs *regs)
1830 {
1831         const int field = 2 * sizeof(unsigned long);
1832         unsigned long depc, old_epc, old_ra;
1833         unsigned int debug;
1834
1835         printk(KERN_DEBUG "SDBBP EJTAG debug exception - not handled yet, just ignored!\n");
1836         depc = read_c0_depc();
1837         debug = read_c0_debug();
1838         printk(KERN_DEBUG "c0_depc = %0*lx, DEBUG = %08x\n", field, depc, debug);
1839         if (debug & 0x80000000) {
1840                 /*
1841                  * In branch delay slot.
1842                  * We cheat a little bit here and use EPC to calculate the
1843                  * debug return address (DEPC). EPC is restored after the
1844                  * calculation.
1845                  */
1846                 old_epc = regs->cp0_epc;
1847                 old_ra = regs->regs[31];
1848                 regs->cp0_epc = depc;
1849                 compute_return_epc(regs);
1850                 depc = regs->cp0_epc;
1851                 regs->cp0_epc = old_epc;
1852                 regs->regs[31] = old_ra;
1853         } else
1854                 depc += 4;
1855         write_c0_depc(depc);
1856
1857 #if 0
1858         printk(KERN_DEBUG "\n\n----- Enable EJTAG single stepping ----\n\n");
1859         write_c0_debug(debug | 0x100);
1860 #endif
1861 }
1862
1863 /*
1864  * NMI exception handler.
1865  * No lock; only written during early bootup by CPU 0.
1866  */
1867 static RAW_NOTIFIER_HEAD(nmi_chain);
1868
1869 int register_nmi_notifier(struct notifier_block *nb)
1870 {
1871         return raw_notifier_chain_register(&nmi_chain, nb);
1872 }
1873
1874 void __noreturn nmi_exception_handler(struct pt_regs *regs)
1875 {
1876         char str[100];
1877
1878         nmi_enter();
1879         raw_notifier_call_chain(&nmi_chain, 0, regs);
1880         bust_spinlocks(1);
1881         snprintf(str, 100, "CPU%d NMI taken, CP0_EPC=%lx\n",
1882                  smp_processor_id(), regs->cp0_epc);
1883         regs->cp0_epc = read_c0_errorepc();
1884         die(str, regs);
1885         nmi_exit();
1886 }
1887
1888 #define VECTORSPACING 0x100     /* for EI/VI mode */
1889
1890 unsigned long ebase;
1891 EXPORT_SYMBOL_GPL(ebase);
1892 unsigned long exception_handlers[32];
1893 unsigned long vi_handlers[64];
1894
1895 void __init *set_except_vector(int n, void *addr)
1896 {
1897         unsigned long handler = (unsigned long) addr;
1898         unsigned long old_handler;
1899
1900 #ifdef CONFIG_CPU_MICROMIPS
1901         /*
1902          * Only the TLB handlers are cache aligned with an even
1903          * address. All other handlers are on an odd address and
1904          * require no modification. Otherwise, MIPS32 mode will
1905          * be entered when handling any TLB exceptions. That
1906          * would be bad...since we must stay in microMIPS mode.
1907          */
1908         if (!(handler & 0x1))
1909                 handler |= 1;
1910 #endif
1911         old_handler = xchg(&exception_handlers[n], handler);
1912
1913         if (n == 0 && cpu_has_divec) {
1914 #ifdef CONFIG_CPU_MICROMIPS
1915                 unsigned long jump_mask = ~((1 << 27) - 1);
1916 #else
1917                 unsigned long jump_mask = ~((1 << 28) - 1);
1918 #endif
1919                 u32 *buf = (u32 *)(ebase + 0x200);
1920                 unsigned int k0 = 26;
1921                 if ((handler & jump_mask) == ((ebase + 0x200) & jump_mask)) {
1922                         uasm_i_j(&buf, handler & ~jump_mask);
1923                         uasm_i_nop(&buf);
1924                 } else {
1925                         UASM_i_LA(&buf, k0, handler);
1926                         uasm_i_jr(&buf, k0);
1927                         uasm_i_nop(&buf);
1928                 }
1929                 local_flush_icache_range(ebase + 0x200, (unsigned long)buf);
1930         }
1931         return (void *)old_handler;
1932 }
1933
1934 static void do_default_vi(void)
1935 {
1936         show_regs(get_irq_regs());
1937         panic("Caught unexpected vectored interrupt.");
1938 }
1939
1940 static void *set_vi_srs_handler(int n, vi_handler_t addr, int srs)
1941 {
1942         unsigned long handler;
1943         unsigned long old_handler = vi_handlers[n];
1944         int srssets = current_cpu_data.srsets;
1945         u16 *h;
1946         unsigned char *b;
1947
1948         BUG_ON(!cpu_has_veic && !cpu_has_vint);
1949
1950         if (addr == NULL) {
1951                 handler = (unsigned long) do_default_vi;
1952                 srs = 0;
1953         } else
1954                 handler = (unsigned long) addr;
1955         vi_handlers[n] = handler;
1956
1957         b = (unsigned char *)(ebase + 0x200 + n*VECTORSPACING);
1958
1959         if (srs >= srssets)
1960                 panic("Shadow register set %d not supported", srs);
1961
1962         if (cpu_has_veic) {
1963                 if (board_bind_eic_interrupt)
1964                         board_bind_eic_interrupt(n, srs);
1965         } else if (cpu_has_vint) {
1966                 /* SRSMap is only defined if shadow sets are implemented */
1967                 if (srssets > 1)
1968                         change_c0_srsmap(0xf << n*4, srs << n*4);
1969         }
1970
1971         if (srs == 0) {
1972                 /*
1973                  * If no shadow set is selected then use the default handler
1974                  * that does normal register saving and standard interrupt exit
1975                  */
1976                 extern char except_vec_vi, except_vec_vi_lui;
1977                 extern char except_vec_vi_ori, except_vec_vi_end;
1978                 extern char rollback_except_vec_vi;
1979                 char *vec_start = using_rollback_handler() ?
1980                         &rollback_except_vec_vi : &except_vec_vi;
1981 #if defined(CONFIG_CPU_MICROMIPS) || defined(CONFIG_CPU_BIG_ENDIAN)
1982                 const int lui_offset = &except_vec_vi_lui - vec_start + 2;
1983                 const int ori_offset = &except_vec_vi_ori - vec_start + 2;
1984 #else
1985                 const int lui_offset = &except_vec_vi_lui - vec_start;
1986                 const int ori_offset = &except_vec_vi_ori - vec_start;
1987 #endif
1988                 const int handler_len = &except_vec_vi_end - vec_start;
1989
1990                 if (handler_len > VECTORSPACING) {
1991                         /*
1992                          * Sigh... panicing won't help as the console
1993                          * is probably not configured :(
1994                          */
1995                         panic("VECTORSPACING too small");
1996                 }
1997
1998                 set_handler(((unsigned long)b - ebase), vec_start,
1999 #ifdef CONFIG_CPU_MICROMIPS
2000                                 (handler_len - 1));
2001 #else
2002                                 handler_len);
2003 #endif
2004                 h = (u16 *)(b + lui_offset);
2005                 *h = (handler >> 16) & 0xffff;
2006                 h = (u16 *)(b + ori_offset);
2007                 *h = (handler & 0xffff);
2008                 local_flush_icache_range((unsigned long)b,
2009                                          (unsigned long)(b+handler_len));
2010         }
2011         else {
2012                 /*
2013                  * In other cases jump directly to the interrupt handler. It
2014                  * is the handler's responsibility to save registers if required
2015                  * (eg hi/lo) and return from the exception using "eret".
2016                  */
2017                 u32 insn;
2018
2019                 h = (u16 *)b;
2020                 /* j handler */
2021 #ifdef CONFIG_CPU_MICROMIPS
2022                 insn = 0xd4000000 | (((u32)handler & 0x07ffffff) >> 1);
2023 #else
2024                 insn = 0x08000000 | (((u32)handler & 0x0fffffff) >> 2);
2025 #endif
2026                 h[0] = (insn >> 16) & 0xffff;
2027                 h[1] = insn & 0xffff;
2028                 h[2] = 0;
2029                 h[3] = 0;
2030                 local_flush_icache_range((unsigned long)b,
2031                                          (unsigned long)(b+8));
2032         }
2033
2034         return (void *)old_handler;
2035 }
2036
2037 void *set_vi_handler(int n, vi_handler_t addr)
2038 {
2039         return set_vi_srs_handler(n, addr, 0);
2040 }
2041
2042 extern void tlb_init(void);
2043
2044 /*
2045  * Timer interrupt
2046  */
2047 int cp0_compare_irq;
2048 EXPORT_SYMBOL_GPL(cp0_compare_irq);
2049 int cp0_compare_irq_shift;
2050
2051 /*
2052  * Performance counter IRQ or -1 if shared with timer
2053  */
2054 int cp0_perfcount_irq;
2055 EXPORT_SYMBOL_GPL(cp0_perfcount_irq);
2056
2057 /*
2058  * Fast debug channel IRQ or -1 if not present
2059  */
2060 int cp0_fdc_irq;
2061 EXPORT_SYMBOL_GPL(cp0_fdc_irq);
2062
2063 static int noulri;
2064
2065 static int __init ulri_disable(char *s)
2066 {
2067         pr_info("Disabling ulri\n");
2068         noulri = 1;
2069
2070         return 1;
2071 }
2072 __setup("noulri", ulri_disable);
2073
2074 /* configure STATUS register */
2075 static void configure_status(void)
2076 {
2077         /*
2078          * Disable coprocessors and select 32-bit or 64-bit addressing
2079          * and the 16/32 or 32/32 FPR register model.  Reset the BEV
2080          * flag that some firmware may have left set and the TS bit (for
2081          * IP27).  Set XX for ISA IV code to work.
2082          */
2083         unsigned int status_set = ST0_CU0;
2084 #ifdef CONFIG_64BIT
2085         status_set |= ST0_FR|ST0_KX|ST0_SX|ST0_UX;
2086 #endif
2087         if (current_cpu_data.isa_level & MIPS_CPU_ISA_IV)
2088                 status_set |= ST0_XX;
2089         if (cpu_has_dsp)
2090                 status_set |= ST0_MX;
2091
2092         change_c0_status(ST0_CU|ST0_MX|ST0_RE|ST0_FR|ST0_BEV|ST0_TS|ST0_KX|ST0_SX|ST0_UX,
2093                          status_set);
2094 }
2095
2096 unsigned int hwrena;
2097 EXPORT_SYMBOL_GPL(hwrena);
2098
2099 /* configure HWRENA register */
2100 static void configure_hwrena(void)
2101 {
2102         hwrena = cpu_hwrena_impl_bits;
2103
2104         if (cpu_has_mips_r2_r6)
2105                 hwrena |= MIPS_HWRENA_CPUNUM |
2106                           MIPS_HWRENA_SYNCISTEP |
2107                           MIPS_HWRENA_CC |
2108                           MIPS_HWRENA_CCRES;
2109
2110         if (!noulri && cpu_has_userlocal)
2111                 hwrena |= MIPS_HWRENA_ULR;
2112
2113         if (hwrena)
2114                 write_c0_hwrena(hwrena);
2115 }
2116
2117 static void configure_exception_vector(void)
2118 {
2119         if (cpu_has_veic || cpu_has_vint) {
2120                 unsigned long sr = set_c0_status(ST0_BEV);
2121                 /* If available, use WG to set top bits of EBASE */
2122                 if (cpu_has_ebase_wg) {
2123 #ifdef CONFIG_64BIT
2124                         write_c0_ebase_64(ebase | MIPS_EBASE_WG);
2125 #else
2126                         write_c0_ebase(ebase | MIPS_EBASE_WG);
2127 #endif
2128                 }
2129                 write_c0_ebase(ebase);
2130                 write_c0_status(sr);
2131                 /* Setting vector spacing enables EI/VI mode  */
2132                 change_c0_intctl(0x3e0, VECTORSPACING);
2133         }
2134         if (cpu_has_divec) {
2135                 if (cpu_has_mipsmt) {
2136                         unsigned int vpflags = dvpe();
2137                         set_c0_cause(CAUSEF_IV);
2138                         evpe(vpflags);
2139                 } else
2140                         set_c0_cause(CAUSEF_IV);
2141         }
2142 }
2143
2144 void per_cpu_trap_init(bool is_boot_cpu)
2145 {
2146         unsigned int cpu = smp_processor_id();
2147
2148         configure_status();
2149         configure_hwrena();
2150
2151         configure_exception_vector();
2152
2153         /*
2154          * Before R2 both interrupt numbers were fixed to 7, so on R2 only:
2155          *
2156          *  o read IntCtl.IPTI to determine the timer interrupt
2157          *  o read IntCtl.IPPCI to determine the performance counter interrupt
2158          *  o read IntCtl.IPFDC to determine the fast debug channel interrupt
2159          */
2160         if (cpu_has_mips_r2_r6) {
2161                 /*
2162                  * We shouldn't trust a secondary core has a sane EBASE register
2163                  * so use the one calculated by the boot CPU.
2164                  */
2165                 if (!is_boot_cpu) {
2166                         /* If available, use WG to set top bits of EBASE */
2167                         if (cpu_has_ebase_wg) {
2168 #ifdef CONFIG_64BIT
2169                                 write_c0_ebase_64(ebase | MIPS_EBASE_WG);
2170 #else
2171                                 write_c0_ebase(ebase | MIPS_EBASE_WG);
2172 #endif
2173                         }
2174                         write_c0_ebase(ebase);
2175                 }
2176
2177                 cp0_compare_irq_shift = CAUSEB_TI - CAUSEB_IP;
2178                 cp0_compare_irq = (read_c0_intctl() >> INTCTLB_IPTI) & 7;
2179                 cp0_perfcount_irq = (read_c0_intctl() >> INTCTLB_IPPCI) & 7;
2180                 cp0_fdc_irq = (read_c0_intctl() >> INTCTLB_IPFDC) & 7;
2181                 if (!cp0_fdc_irq)
2182                         cp0_fdc_irq = -1;
2183
2184         } else {
2185                 cp0_compare_irq = CP0_LEGACY_COMPARE_IRQ;
2186                 cp0_compare_irq_shift = CP0_LEGACY_PERFCNT_IRQ;
2187                 cp0_perfcount_irq = -1;
2188                 cp0_fdc_irq = -1;
2189         }
2190
2191         if (!cpu_data[cpu].asid_cache)
2192                 cpu_data[cpu].asid_cache = asid_first_version(cpu);
2193
2194         mmgrab(&init_mm);
2195         current->active_mm = &init_mm;
2196         BUG_ON(current->mm);
2197         enter_lazy_tlb(&init_mm, current);
2198
2199         /* Boot CPU's cache setup in setup_arch(). */
2200         if (!is_boot_cpu)
2201                 cpu_cache_init();
2202         tlb_init();
2203         TLBMISS_HANDLER_SETUP();
2204 }
2205
2206 /* Install CPU exception handler */
2207 void set_handler(unsigned long offset, void *addr, unsigned long size)
2208 {
2209 #ifdef CONFIG_CPU_MICROMIPS
2210         memcpy((void *)(ebase + offset), ((unsigned char *)addr - 1), size);
2211 #else
2212         memcpy((void *)(ebase + offset), addr, size);
2213 #endif
2214         local_flush_icache_range(ebase + offset, ebase + offset + size);
2215 }
2216
2217 static const char panic_null_cerr[] =
2218         "Trying to set NULL cache error exception handler\n";
2219
2220 /*
2221  * Install uncached CPU exception handler.
2222  * This is suitable only for the cache error exception which is the only
2223  * exception handler that is being run uncached.
2224  */
2225 void set_uncached_handler(unsigned long offset, void *addr,
2226         unsigned long size)
2227 {
2228         unsigned long uncached_ebase = CKSEG1ADDR(ebase);
2229
2230         if (!addr)
2231                 panic(panic_null_cerr);
2232
2233         memcpy((void *)(uncached_ebase + offset), addr, size);
2234 }
2235
2236 static int __initdata rdhwr_noopt;
2237 static int __init set_rdhwr_noopt(char *str)
2238 {
2239         rdhwr_noopt = 1;
2240         return 1;
2241 }
2242
2243 __setup("rdhwr_noopt", set_rdhwr_noopt);
2244
2245 void __init trap_init(void)
2246 {
2247         extern char except_vec3_generic;
2248         extern char except_vec4;
2249         extern char except_vec3_r4000;
2250         unsigned long i;
2251
2252         check_wait();
2253
2254         if (cpu_has_veic || cpu_has_vint) {
2255                 unsigned long size = 0x200 + VECTORSPACING*64;
2256                 phys_addr_t ebase_pa;
2257
2258                 memblock_set_bottom_up(true);
2259                 ebase = (unsigned long)
2260                         memblock_alloc_from(size, 1 << fls(size), 0);
2261                 memblock_set_bottom_up(false);
2262
2263                 /*
2264                  * Try to ensure ebase resides in KSeg0 if possible.
2265                  *
2266                  * It shouldn't generally be in XKPhys on MIPS64 to avoid
2267                  * hitting a poorly defined exception base for Cache Errors.
2268                  * The allocation is likely to be in the low 512MB of physical,
2269                  * in which case we should be able to convert to KSeg0.
2270                  *
2271                  * EVA is special though as it allows segments to be rearranged
2272                  * and to become uncached during cache error handling.
2273                  */
2274                 ebase_pa = __pa(ebase);
2275                 if (!IS_ENABLED(CONFIG_EVA) && !WARN_ON(ebase_pa >= 0x20000000))
2276                         ebase = CKSEG0ADDR(ebase_pa);
2277         } else {
2278                 ebase = CAC_BASE;
2279
2280                 if (cpu_has_mips_r2_r6) {
2281                         if (cpu_has_ebase_wg) {
2282 #ifdef CONFIG_64BIT
2283                                 ebase = (read_c0_ebase_64() & ~0xfff);
2284 #else
2285                                 ebase = (read_c0_ebase() & ~0xfff);
2286 #endif
2287                         } else {
2288                                 ebase += (read_c0_ebase() & 0x3ffff000);
2289                         }
2290                 }
2291         }
2292
2293         if (cpu_has_mmips) {
2294                 unsigned int config3 = read_c0_config3();
2295
2296                 if (IS_ENABLED(CONFIG_CPU_MICROMIPS))
2297                         write_c0_config3(config3 | MIPS_CONF3_ISA_OE);
2298                 else
2299                         write_c0_config3(config3 & ~MIPS_CONF3_ISA_OE);
2300         }
2301
2302         if (board_ebase_setup)
2303                 board_ebase_setup();
2304         per_cpu_trap_init(true);
2305
2306         /*
2307          * Copy the generic exception handlers to their final destination.
2308          * This will be overridden later as suitable for a particular
2309          * configuration.
2310          */
2311         set_handler(0x180, &except_vec3_generic, 0x80);
2312
2313         /*
2314          * Setup default vectors
2315          */
2316         for (i = 0; i <= 31; i++)
2317                 set_except_vector(i, handle_reserved);
2318
2319         /*
2320          * Copy the EJTAG debug exception vector handler code to it's final
2321          * destination.
2322          */
2323         if (cpu_has_ejtag && board_ejtag_handler_setup)
2324                 board_ejtag_handler_setup();
2325
2326         /*
2327          * Only some CPUs have the watch exceptions.
2328          */
2329         if (cpu_has_watch)
2330                 set_except_vector(EXCCODE_WATCH, handle_watch);
2331
2332         /*
2333          * Initialise interrupt handlers
2334          */
2335         if (cpu_has_veic || cpu_has_vint) {
2336                 int nvec = cpu_has_veic ? 64 : 8;
2337                 for (i = 0; i < nvec; i++)
2338                         set_vi_handler(i, NULL);
2339         }
2340         else if (cpu_has_divec)
2341                 set_handler(0x200, &except_vec4, 0x8);
2342
2343         /*
2344          * Some CPUs can enable/disable for cache parity detection, but does
2345          * it different ways.
2346          */
2347         parity_protection_init();
2348
2349         /*
2350          * The Data Bus Errors / Instruction Bus Errors are signaled
2351          * by external hardware.  Therefore these two exceptions
2352          * may have board specific handlers.
2353          */
2354         if (board_be_init)
2355                 board_be_init();
2356
2357         set_except_vector(EXCCODE_INT, using_rollback_handler() ?
2358                                         rollback_handle_int : handle_int);
2359         set_except_vector(EXCCODE_MOD, handle_tlbm);
2360         set_except_vector(EXCCODE_TLBL, handle_tlbl);
2361         set_except_vector(EXCCODE_TLBS, handle_tlbs);
2362
2363         set_except_vector(EXCCODE_ADEL, handle_adel);
2364         set_except_vector(EXCCODE_ADES, handle_ades);
2365
2366         set_except_vector(EXCCODE_IBE, handle_ibe);
2367         set_except_vector(EXCCODE_DBE, handle_dbe);
2368
2369         set_except_vector(EXCCODE_SYS, handle_sys);
2370         set_except_vector(EXCCODE_BP, handle_bp);
2371
2372         if (rdhwr_noopt)
2373                 set_except_vector(EXCCODE_RI, handle_ri);
2374         else {
2375                 if (cpu_has_vtag_icache)
2376                         set_except_vector(EXCCODE_RI, handle_ri_rdhwr_tlbp);
2377                 else if (current_cpu_type() == CPU_LOONGSON3)
2378                         set_except_vector(EXCCODE_RI, handle_ri_rdhwr_tlbp);
2379                 else
2380                         set_except_vector(EXCCODE_RI, handle_ri_rdhwr);
2381         }
2382
2383         set_except_vector(EXCCODE_CPU, handle_cpu);
2384         set_except_vector(EXCCODE_OV, handle_ov);
2385         set_except_vector(EXCCODE_TR, handle_tr);
2386         set_except_vector(EXCCODE_MSAFPE, handle_msa_fpe);
2387
2388         if (board_nmi_handler_setup)
2389                 board_nmi_handler_setup();
2390
2391         if (cpu_has_fpu && !cpu_has_nofpuex)
2392                 set_except_vector(EXCCODE_FPE, handle_fpe);
2393
2394         set_except_vector(MIPS_EXCCODE_TLBPAR, handle_ftlb);
2395
2396         if (cpu_has_rixiex) {
2397                 set_except_vector(EXCCODE_TLBRI, tlb_do_page_fault_0);
2398                 set_except_vector(EXCCODE_TLBXI, tlb_do_page_fault_0);
2399         }
2400
2401         set_except_vector(EXCCODE_MSADIS, handle_msa);
2402         set_except_vector(EXCCODE_MDMX, handle_mdmx);
2403
2404         if (cpu_has_mcheck)
2405                 set_except_vector(EXCCODE_MCHECK, handle_mcheck);
2406
2407         if (cpu_has_mipsmt)
2408                 set_except_vector(EXCCODE_THREAD, handle_mt);
2409
2410         set_except_vector(EXCCODE_DSPDIS, handle_dsp);
2411
2412         if (board_cache_error_setup)
2413                 board_cache_error_setup();
2414
2415         if (cpu_has_vce)
2416                 /* Special exception: R4[04]00 uses also the divec space. */
2417                 set_handler(0x180, &except_vec3_r4000, 0x100);
2418         else if (cpu_has_4kex)
2419                 set_handler(0x180, &except_vec3_generic, 0x80);
2420         else
2421                 set_handler(0x080, &except_vec3_generic, 0x80);
2422
2423         local_flush_icache_range(ebase, ebase + 0x400);
2424
2425         sort_extable(__start___dbe_table, __stop___dbe_table);
2426
2427         cu2_notifier(default_cu2_call, 0x80000000);     /* Run last  */
2428 }
2429
2430 static int trap_pm_notifier(struct notifier_block *self, unsigned long cmd,
2431                             void *v)
2432 {
2433         switch (cmd) {
2434         case CPU_PM_ENTER_FAILED:
2435         case CPU_PM_EXIT:
2436                 configure_status();
2437                 configure_hwrena();
2438                 configure_exception_vector();
2439
2440                 /* Restore register with CPU number for TLB handlers */
2441                 TLBMISS_HANDLER_RESTORE();
2442
2443                 break;
2444         }
2445
2446         return NOTIFY_OK;
2447 }
2448
2449 static struct notifier_block trap_pm_notifier_block = {
2450         .notifier_call = trap_pm_notifier,
2451 };
2452
2453 static int __init trap_pm_init(void)
2454 {
2455         return cpu_pm_register_notifier(&trap_pm_notifier_block);
2456 }
2457 arch_initcall(trap_pm_init);