arch/mips/mm/tlbex.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Synthesize TLB refill handlers at runtime.
   7  *
   8  * Copyright (C) 2004, 2005, 2006, 2008  Thiemo Seufer
   9  * Copyright (C) 2005, 2007, 2008, 2009  Maciej W. Rozycki
  10  * Copyright (C) 2006  Ralf Baechle (ralf@linux-mips.org)
  11  * Copyright (C) 2008, 2009 Cavium Networks, Inc.
  12  * Copyright (C) 2011  MIPS Technologies, Inc.
  13  *
  14  * ... and the days got worse and worse and now you see
  15  * I've gone completely out of my mind.
  16  *
  17  * They're coming to take me a away haha
  18  * they're coming to take me a away hoho hihi haha
  19  * to the funny farm where code is beautiful all the time ...
  20  *
  21  * (Condolences to Napoleon XIV)
  22  */
  23
  24 #include <linux/bug.h>
  25 #include <linux/export.h>
  26 #include <linux/kernel.h>
  27 #include <linux/types.h>
  28 #include <linux/smp.h>
  29 #include <linux/string.h>
  30 #include <linux/cache.h>
  31
  32 #include <asm/cacheflush.h>
  33 #include <asm/cpu-type.h>
  34 #include <asm/pgtable.h>
  35 #include <asm/war.h>
  36 #include <asm/uasm.h>
  37 #include <asm/setup.h>
  38
  39 static int mips_xpa_disabled;
  40
  41 static int __init xpa_disable(char *s)
  42 {
  43         mips_xpa_disabled = 1;
  44
  45         return 1;
  46 }
  47
  48 __setup("noxpa", xpa_disable);
  49
  50 /*
  51  * TLB load/store/modify handlers.
  52  *
  53  * Only the fastpath gets synthesized at runtime, the slowpath for
  54  * do_page_fault remains normal asm.
  55  */
  56 extern void tlb_do_page_fault_0(void);
  57 extern void tlb_do_page_fault_1(void);
  58
  59 struct work_registers {
  60         int r1;
  61         int r2;
  62         int r3;
  63 };
  64
  65 struct tlb_reg_save {
  66         unsigned long a;
  67         unsigned long b;
  68 } ____cacheline_aligned_in_smp;
  69
  70 static struct tlb_reg_save handler_reg_save[NR_CPUS];
  71
  72 static inline int r45k_bvahwbug(void)
  73 {
  74         /* XXX: We should probe for the presence of this bug, but we don't. */
  75         return 0;
  76 }
  77
  78 static inline int r4k_250MHZhwbug(void)
  79 {
  80         /* XXX: We should probe for the presence of this bug, but we don't. */
  81         return 0;
  82 }
  83
  84 static inline int __maybe_unused bcm1250_m3_war(void)
  85 {
  86         return BCM1250_M3_WAR;
  87 }
  88
  89 static inline int __maybe_unused r10000_llsc_war(void)
  90 {
  91         return R10000_LLSC_WAR;
  92 }
  93
  94 static int use_bbit_insns(void)
  95 {
  96         switch (current_cpu_type()) {
  97         case CPU_CAVIUM_OCTEON:
  98         case CPU_CAVIUM_OCTEON_PLUS:
  99         case CPU_CAVIUM_OCTEON2:
 100         case CPU_CAVIUM_OCTEON3:
 101                 return 1;
 102         default:
 103                 return 0;
 104         }
 105 }
 106
 107 static int use_lwx_insns(void)
 108 {
 109         switch (current_cpu_type()) {
 110         case CPU_CAVIUM_OCTEON2:
 111         case CPU_CAVIUM_OCTEON3:
 112                 return 1;
 113         default:
 114                 return 0;
 115         }
 116 }
 117 #if defined(CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE) && \
 118     CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE > 0
 119 static bool scratchpad_available(void)
 120 {
 121         return true;
 122 }
 123 static int scratchpad_offset(int i)
 124 {
 125         /*
 126          * CVMSEG starts at address -32768 and extends for
 127          * CAVIUM_OCTEON_CVMSEG_SIZE 128 byte cache lines.
 128          */
 129         i += 1; /* Kernel use starts at the top and works down. */
 130         return CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE * 128 - (8 * i) - 32768;
 131 }
 132 #else
 133 static bool scratchpad_available(void)
 134 {
 135         return false;
 136 }
 137 static int scratchpad_offset(int i)
 138 {
 139         BUG();
 140         /* Really unreachable, but evidently some GCC want this. */
 141         return 0;
 142 }
 143 #endif
 144 /*
 145  * Found by experiment: At least some revisions of the 4kc throw under
 146  * some circumstances a machine check exception, triggered by invalid
 147  * values in the index register.  Delaying the tlbp instruction until
 148  * after the next branch,  plus adding an additional nop in front of
 149  * tlbwi/tlbwr avoids the invalid index register values. Nobody knows
 150  * why; it's not an issue caused by the core RTL.
 151  *
 152  */
 153 static int m4kc_tlbp_war(void)
 154 {
 155         return (current_cpu_data.processor_id & 0xffff00) ==
 156                (PRID_COMP_MIPS | PRID_IMP_4KC);
 157 }
 158
 159 /* Handle labels (which must be positive integers). */
 160 enum label_id {
 161         label_second_part = 1,
 162         label_leave,
 163         label_vmalloc,
 164         label_vmalloc_done,
 165         label_tlbw_hazard_0,
 166         label_split = label_tlbw_hazard_0 + 8,
 167         label_tlbl_goaround1,
 168         label_tlbl_goaround2,
 169         label_nopage_tlbl,
 170         label_nopage_tlbs,
 171         label_nopage_tlbm,
 172         label_smp_pgtable_change,
 173         label_r3000_write_probe_fail,
 174         label_large_segbits_fault,
 175 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 176         label_tlb_huge_update,
 177 #endif
 178 };
 179
 180 UASM_L_LA(_second_part)
 181 UASM_L_LA(_leave)
 182 UASM_L_LA(_vmalloc)
 183 UASM_L_LA(_vmalloc_done)
 184 /* _tlbw_hazard_x is handled differently.  */
 185 UASM_L_LA(_split)
 186 UASM_L_LA(_tlbl_goaround1)
 187 UASM_L_LA(_tlbl_goaround2)
 188 UASM_L_LA(_nopage_tlbl)
 189 UASM_L_LA(_nopage_tlbs)
 190 UASM_L_LA(_nopage_tlbm)
 191 UASM_L_LA(_smp_pgtable_change)
 192 UASM_L_LA(_r3000_write_probe_fail)
 193 UASM_L_LA(_large_segbits_fault)
 194 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 195 UASM_L_LA(_tlb_huge_update)
 196 #endif
 197
 198 static int hazard_instance;
 199
 200 static void uasm_bgezl_hazard(u32 **p, struct uasm_reloc **r, int instance)
 201 {
 202         switch (instance) {
 203         case 0 ... 7:
 204                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard_0 + instance);
 205                 return;
 206         default:
 207                 BUG();
 208         }
 209 }
 210
 211 static void uasm_bgezl_label(struct uasm_label **l, u32 **p, int instance)
 212 {
 213         switch (instance) {
 214         case 0 ... 7:
 215                 uasm_build_label(l, *p, label_tlbw_hazard_0 + instance);
 216                 break;
 217         default:
 218                 BUG();
 219         }
 220 }
 221
 222 /*
 223  * pgtable bits are assigned dynamically depending on processor feature
 224  * and statically based on kernel configuration.  This spits out the actual
 225  * values the kernel is using.  Required to make sense from disassembled
 226  * TLB exception handlers.
 227  */
 228 static void output_pgtable_bits_defines(void)
 229 {
 230 #define pr_define(fmt, ...)                                     \
 231         pr_debug("#define " fmt, ##__VA_ARGS__)
 232
 233         pr_debug("#include <asm/asm.h>\n");
 234         pr_debug("#include <asm/regdef.h>\n");
 235         pr_debug("\n");
 236
 237         pr_define("_PAGE_PRESENT_SHIFT %d\n", _PAGE_PRESENT_SHIFT);
 238         pr_define("_PAGE_NO_READ_SHIFT %d\n", _PAGE_NO_READ_SHIFT);
 239         pr_define("_PAGE_WRITE_SHIFT %d\n", _PAGE_WRITE_SHIFT);
 240         pr_define("_PAGE_ACCESSED_SHIFT %d\n", _PAGE_ACCESSED_SHIFT);
 241         pr_define("_PAGE_MODIFIED_SHIFT %d\n", _PAGE_MODIFIED_SHIFT);
 242 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 243         pr_define("_PAGE_HUGE_SHIFT %d\n", _PAGE_HUGE_SHIFT);
 244 #endif
 245 #ifdef _PAGE_NO_EXEC_SHIFT
 246         if (cpu_has_rixi)
 247                 pr_define("_PAGE_NO_EXEC_SHIFT %d\n", _PAGE_NO_EXEC_SHIFT);
 248 #endif
 249         pr_define("_PAGE_GLOBAL_SHIFT %d\n", _PAGE_GLOBAL_SHIFT);
 250         pr_define("_PAGE_VALID_SHIFT %d\n", _PAGE_VALID_SHIFT);
 251         pr_define("_PAGE_DIRTY_SHIFT %d\n", _PAGE_DIRTY_SHIFT);
 252         pr_define("_PFN_SHIFT %d\n", _PFN_SHIFT);
 253         pr_debug("\n");
 254 }
 255
 256 static inline void dump_handler(const char *symbol, const u32 *handler, int count)
 257 {
 258         int i;
 259
 260         pr_debug("LEAF(%s)\n", symbol);
 261
 262         pr_debug("\t.set push\n");
 263         pr_debug("\t.set noreorder\n");
 264
 265         for (i = 0; i < count; i++)
 266                 pr_debug("\t.word\t0x%08x\t\t# %p\n", handler[i], &handler[i]);
 267
 268         pr_debug("\t.set\tpop\n");
 269
 270         pr_debug("\tEND(%s)\n", symbol);
 271 }
 272
 273 /* The only general purpose registers allowed in TLB handlers. */
 274 #define K0              26
 275 #define K1              27
 276
 277 /* Some CP0 registers */
 278 #define C0_INDEX        0, 0
 279 #define C0_ENTRYLO0     2, 0
 280 #define C0_TCBIND       2, 2
 281 #define C0_ENTRYLO1     3, 0
 282 #define C0_CONTEXT      4, 0
 283 #define C0_PAGEMASK     5, 0
 284 #define C0_PWBASE       5, 5
 285 #define C0_PWFIELD      5, 6
 286 #define C0_PWSIZE       5, 7
 287 #define C0_PWCTL        6, 6
 288 #define C0_BADVADDR     8, 0
 289 #define C0_PGD          9, 7
 290 #define C0_ENTRYHI      10, 0
 291 #define C0_EPC          14, 0
 292 #define C0_XCONTEXT     20, 0
 293
 294 #ifdef CONFIG_64BIT
 295 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_XCONTEXT)
 296 #else
 297 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_CONTEXT)
 298 #endif
 299
 300 /* The worst case length of the handler is around 18 instructions for
 301  * R3000-style TLBs and up to 63 instructions for R4000-style TLBs.
 302  * Maximum space available is 32 instructions for R3000 and 64
 303  * instructions for R4000.
 304  *
 305  * We deliberately chose a buffer size of 128, so we won't scribble
 306  * over anything important on overflow before we panic.
 307  */
 308 static u32 tlb_handler[128];
 309
 310 /* simply assume worst case size for labels and relocs */
 311 static struct uasm_label labels[128];
 312 static struct uasm_reloc relocs[128];
 313
 314 static int check_for_high_segbits;
 315 static bool fill_includes_sw_bits;
 316
 317 static unsigned int kscratch_used_mask;
 318
 319 static inline int __maybe_unused c0_kscratch(void)
 320 {
 321         switch (current_cpu_type()) {
 322         case CPU_XLP:
 323         case CPU_XLR:
 324                 return 22;
 325         default:
 326                 return 31;
 327         }
 328 }
 329
 330 static int allocate_kscratch(void)
 331 {
 332         int r;
 333         unsigned int a = cpu_data[0].kscratch_mask & ~kscratch_used_mask;
 334
 335         r = ffs(a);
 336
 337         if (r == 0)
 338                 return -1;
 339
 340         r--; /* make it zero based */
 341
 342         kscratch_used_mask |= (1 << r);
 343
 344         return r;
 345 }
 346
 347 static int scratch_reg;
 348 static int pgd_reg;
 349 enum vmalloc64_mode {not_refill, refill_scratch, refill_noscratch};
 350
 351 static struct work_registers build_get_work_registers(u32 **p)
 352 {
 353         struct work_registers r;
 354
 355         if (scratch_reg >= 0) {
 356                 /* Save in CPU local C0_KScratch? */
 357                 UASM_i_MTC0(p, 1, c0_kscratch(), scratch_reg);
 358                 r.r1 = K0;
 359                 r.r2 = K1;
 360                 r.r3 = 1;
 361                 return r;
 362         }
 363
 364         if (num_possible_cpus() > 1) {
 365                 /* Get smp_processor_id */
 366                 UASM_i_CPUID_MFC0(p, K0, SMP_CPUID_REG);
 367                 UASM_i_SRL_SAFE(p, K0, K0, SMP_CPUID_REGSHIFT);
 368
 369                 /* handler_reg_save index in K0 */
 370                 UASM_i_SLL(p, K0, K0, ilog2(sizeof(struct tlb_reg_save)));
 371
 372                 UASM_i_LA(p, K1, (long)&handler_reg_save);
 373                 UASM_i_ADDU(p, K0, K0, K1);
 374         } else {
 375                 UASM_i_LA(p, K0, (long)&handler_reg_save);
 376         }
 377         /* K0 now points to save area, save $1 and $2  */
 378         UASM_i_SW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 379         UASM_i_SW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 380
 381         r.r1 = K1;
 382         r.r2 = 1;
 383         r.r3 = 2;
 384         return r;
 385 }
 386
 387 static void build_restore_work_registers(u32 **p)
 388 {
 389         if (scratch_reg >= 0) {
 390                 UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 391                 return;
 392         }
 393         /* K0 already points to save area, restore $1 and $2  */
 394         UASM_i_LW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 395         UASM_i_LW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 396 }
 397
 398 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 399
 400 /*
 401  * CONFIG_MIPS_PGD_C0_CONTEXT implies 64 bit and lack of pgd_current,
 402  * we cannot do r3000 under these circumstances.
 403  *
 404  * Declare pgd_current here instead of including mmu_context.h to avoid type
 405  * conflicts for tlbmiss_handler_setup_pgd
 406  */
 407 extern unsigned long pgd_current[];
 408
 409 /*
 410  * The R3000 TLB handler is simple.
 411  */
 412 static void build_r3000_tlb_refill_handler(void)
 413 {
 414         long pgdc = (long)pgd_current;
 415         u32 *p;
 416
 417         memset(tlb_handler, 0, sizeof(tlb_handler));
 418         p = tlb_handler;
 419
 420         uasm_i_mfc0(&p, K0, C0_BADVADDR);
 421         uasm_i_lui(&p, K1, uasm_rel_hi(pgdc)); /* cp0 delay */
 422         uasm_i_lw(&p, K1, uasm_rel_lo(pgdc), K1);
 423         uasm_i_srl(&p, K0, K0, 22); /* load delay */
 424         uasm_i_sll(&p, K0, K0, 2);
 425         uasm_i_addu(&p, K1, K1, K0);
 426         uasm_i_mfc0(&p, K0, C0_CONTEXT);
 427         uasm_i_lw(&p, K1, 0, K1); /* cp0 delay */
 428         uasm_i_andi(&p, K0, K0, 0xffc); /* load delay */
 429         uasm_i_addu(&p, K1, K1, K0);
 430         uasm_i_lw(&p, K0, 0, K1);
 431         uasm_i_nop(&p); /* load delay */
 432         uasm_i_mtc0(&p, K0, C0_ENTRYLO0);
 433         uasm_i_mfc0(&p, K1, C0_EPC); /* cp0 delay */
 434         uasm_i_tlbwr(&p); /* cp0 delay */
 435         uasm_i_jr(&p, K1);
 436         uasm_i_rfe(&p); /* branch delay */
 437
 438         if (p > tlb_handler + 32)
 439                 panic("TLB refill handler space exceeded");
 440
 441         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 442                  (unsigned int)(p - tlb_handler));
 443
 444         memcpy((void *)ebase, tlb_handler, 0x80);
 445         local_flush_icache_range(ebase, ebase + 0x80);
 446
 447         dump_handler("r3000_tlb_refill", (u32 *)ebase, 32);
 448 }
 449 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
 450
 451 /*
 452  * The R4000 TLB handler is much more complicated. We have two
 453  * consecutive handler areas with 32 instructions space each.
 454  * Since they aren't used at the same time, we can overflow in the
 455  * other one.To keep things simple, we first assume linear space,
 456  * then we relocate it to the final handler layout as needed.
 457  */
 458 static u32 final_handler[64];
 459
 460 /*
 461  * Hazards
 462  *
 463  * From the IDT errata for the QED RM5230 (Nevada), processor revision 1.0:
 464  * 2. A timing hazard exists for the TLBP instruction.
 465  *
 466  *      stalling_instruction
 467  *      TLBP
 468  *
 469  * The JTLB is being read for the TLBP throughout the stall generated by the
 470  * previous instruction. This is not really correct as the stalling instruction
 471  * can modify the address used to access the JTLB.  The failure symptom is that
 472  * the TLBP instruction will use an address created for the stalling instruction
 473  * and not the address held in C0_ENHI and thus report the wrong results.
 474  *
 475  * The software work-around is to not allow the instruction preceding the TLBP
 476  * to stall - make it an NOP or some other instruction guaranteed not to stall.
 477  *
 478  * Errata 2 will not be fixed.  This errata is also on the R5000.
 479  *
 480  * As if we MIPS hackers wouldn't know how to nop pipelines happy ...
 481  */
 482 static void __maybe_unused build_tlb_probe_entry(u32 **p)
 483 {
 484         switch (current_cpu_type()) {
 485         /* Found by experiment: R4600 v2.0/R4700 needs this, too.  */
 486         case CPU_R4600:
 487         case CPU_R4700:
 488         case CPU_R5000:
 489         case CPU_NEVADA:
 490                 uasm_i_nop(p);
 491                 uasm_i_tlbp(p);
 492                 break;
 493
 494         default:
 495                 uasm_i_tlbp(p);
 496                 break;
 497         }
 498 }
 499
 500 /*
 501  * Write random or indexed TLB entry, and care about the hazards from
 502  * the preceding mtc0 and for the following eret.
 503  */
 504 enum tlb_write_entry { tlb_random, tlb_indexed };
 505
 506 static void build_tlb_write_entry(u32 **p, struct uasm_label **l,
 507                                   struct uasm_reloc **r,
 508                                   enum tlb_write_entry wmode)
 509 {
 510         void(*tlbw)(u32 **) = NULL;
 511
 512         switch (wmode) {
 513         case tlb_random: tlbw = uasm_i_tlbwr; break;
 514         case tlb_indexed: tlbw = uasm_i_tlbwi; break;
 515         }
 516
 517         if (cpu_has_mips_r2_r6) {
 518                 if (cpu_has_mips_r2_exec_hazard)
 519                         uasm_i_ehb(p);
 520                 tlbw(p);
 521                 return;
 522         }
 523
 524         switch (current_cpu_type()) {
 525         case CPU_R4000PC:
 526         case CPU_R4000SC:
 527         case CPU_R4000MC:
 528         case CPU_R4400PC:
 529         case CPU_R4400SC:
 530         case CPU_R4400MC:
 531                 /*
 532                  * This branch uses up a mtc0 hazard nop slot and saves
 533                  * two nops after the tlbw instruction.
 534                  */
 535                 uasm_bgezl_hazard(p, r, hazard_instance);
 536                 tlbw(p);
 537                 uasm_bgezl_label(l, p, hazard_instance);
 538                 hazard_instance++;
 539                 uasm_i_nop(p);
 540                 break;
 541
 542         case CPU_R4600:
 543         case CPU_R4700:
 544                 uasm_i_nop(p);
 545                 tlbw(p);
 546                 uasm_i_nop(p);
 547                 break;
 548
 549         case CPU_R5000:
 550         case CPU_NEVADA:
 551                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 552                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 553                 tlbw(p);
 554                 break;
 555
 556         case CPU_R4300:
 557         case CPU_5KC:
 558         case CPU_TX49XX:
 559         case CPU_PR4450:
 560         case CPU_XLR:
 561                 uasm_i_nop(p);
 562                 tlbw(p);
 563                 break;
 564
 565         case CPU_R10000:
 566         case CPU_R12000:
 567         case CPU_R14000:
 568         case CPU_R16000:
 569         case CPU_4KC:
 570         case CPU_4KEC:
 571         case CPU_M14KC:
 572         case CPU_M14KEC:
 573         case CPU_SB1:
 574         case CPU_SB1A:
 575         case CPU_4KSC:
 576         case CPU_20KC:
 577         case CPU_25KF:
 578         case CPU_BMIPS32:
 579         case CPU_BMIPS3300:
 580         case CPU_BMIPS4350:
 581         case CPU_BMIPS4380:
 582         case CPU_BMIPS5000:
 583         case CPU_LOONGSON2:
 584         case CPU_LOONGSON3:
 585         case CPU_R5500:
 586                 if (m4kc_tlbp_war())
 587                         uasm_i_nop(p);
 588         case CPU_ALCHEMY:
 589                 tlbw(p);
 590                 break;
 591
 592         case CPU_RM7000:
 593                 uasm_i_nop(p);
 594                 uasm_i_nop(p);
 595                 uasm_i_nop(p);
 596                 uasm_i_nop(p);
 597                 tlbw(p);
 598                 break;
 599
 600         case CPU_VR4111:
 601         case CPU_VR4121:
 602         case CPU_VR4122:
 603         case CPU_VR4181:
 604         case CPU_VR4181A:
 605                 uasm_i_nop(p);
 606                 uasm_i_nop(p);
 607                 tlbw(p);
 608                 uasm_i_nop(p);
 609                 uasm_i_nop(p);
 610                 break;
 611
 612         case CPU_VR4131:
 613         case CPU_VR4133:
 614         case CPU_R5432:
 615                 uasm_i_nop(p);
 616                 uasm_i_nop(p);
 617                 tlbw(p);
 618                 break;
 619
 620         case CPU_JZRISC:
 621                 tlbw(p);
 622                 uasm_i_nop(p);
 623                 break;
 624
 625         default:
 626                 panic("No TLB refill handler yet (CPU type: %d)",
 627                       current_cpu_type());
 628                 break;
 629         }
 630 }
 631
 632 static __maybe_unused void build_convert_pte_to_entrylo(u32 **p,
 633                                                         unsigned int reg)
 634 {
 635         if (_PAGE_GLOBAL_SHIFT == 0) {
 636                 /* pte_t is already in EntryLo format */
 637                 return;
 638         }
 639
 640         if (cpu_has_rixi && _PAGE_NO_EXEC) {
 641                 if (fill_includes_sw_bits) {
 642                         UASM_i_ROTR(p, reg, reg, ilog2(_PAGE_GLOBAL));
 643                 } else {
 644                         UASM_i_SRL(p, reg, reg, ilog2(_PAGE_NO_EXEC));
 645                         UASM_i_ROTR(p, reg, reg,
 646                                     ilog2(_PAGE_GLOBAL) - ilog2(_PAGE_NO_EXEC));
 647                 }
 648         } else {
 649 #ifdef CONFIG_PHYS_ADDR_T_64BIT
 650                 uasm_i_dsrl_safe(p, reg, reg, ilog2(_PAGE_GLOBAL));
 651 #else
 652                 UASM_i_SRL(p, reg, reg, ilog2(_PAGE_GLOBAL));
 653 #endif
 654         }
 655 }
 656
 657 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 658
 659 static void build_restore_pagemask(u32 **p, struct uasm_reloc **r,
 660                                    unsigned int tmp, enum label_id lid,
 661                                    int restore_scratch)
 662 {
 663         if (restore_scratch) {
 664                 /* Reset default page size */
 665                 if (PM_DEFAULT_MASK >> 16) {
 666                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 667                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 668                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 669                         uasm_il_b(p, r, lid);
 670                 } else if (PM_DEFAULT_MASK) {
 671                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 672                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 673                         uasm_il_b(p, r, lid);
 674                 } else {
 675                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 676                         uasm_il_b(p, r, lid);
 677                 }
 678                 if (scratch_reg >= 0)
 679                         UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 680                 else
 681                         UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 682         } else {
 683                 /* Reset default page size */
 684                 if (PM_DEFAULT_MASK >> 16) {
 685                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 686                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 687                         uasm_il_b(p, r, lid);
 688                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 689                 } else if (PM_DEFAULT_MASK) {
 690                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 691                         uasm_il_b(p, r, lid);
 692                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 693                 } else {
 694                         uasm_il_b(p, r, lid);
 695                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 696                 }
 697         }
 698 }
 699
 700 static void build_huge_tlb_write_entry(u32 **p, struct uasm_label **l,
 701                                        struct uasm_reloc **r,
 702                                        unsigned int tmp,
 703                                        enum tlb_write_entry wmode,
 704                                        int restore_scratch)
 705 {
 706         /* Set huge page tlb entry size */
 707         uasm_i_lui(p, tmp, PM_HUGE_MASK >> 16);
 708         uasm_i_ori(p, tmp, tmp, PM_HUGE_MASK & 0xffff);
 709         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 710
 711         build_tlb_write_entry(p, l, r, wmode);
 712
 713         build_restore_pagemask(p, r, tmp, label_leave, restore_scratch);
 714 }
 715
 716 /*
 717  * Check if Huge PTE is present, if so then jump to LABEL.
 718  */
 719 static void
 720 build_is_huge_pte(u32 **p, struct uasm_reloc **r, unsigned int tmp,
 721                   unsigned int pmd, int lid)
 722 {
 723         UASM_i_LW(p, tmp, 0, pmd);
 724         if (use_bbit_insns()) {
 725                 uasm_il_bbit1(p, r, tmp, ilog2(_PAGE_HUGE), lid);
 726         } else {
 727                 uasm_i_andi(p, tmp, tmp, _PAGE_HUGE);
 728                 uasm_il_bnez(p, r, tmp, lid);
 729         }
 730 }
 731
 732 static void build_huge_update_entries(u32 **p, unsigned int pte,
 733                                       unsigned int tmp)
 734 {
 735         int small_sequence;
 736
 737         /*
 738          * A huge PTE describes an area the size of the
 739          * configured huge page size. This is twice the
 740          * of the large TLB entry size we intend to use.
 741          * A TLB entry half the size of the configured
 742          * huge page size is configured into entrylo0
 743          * and entrylo1 to cover the contiguous huge PTE
 744          * address space.
 745          */
 746         small_sequence = (HPAGE_SIZE >> 7) < 0x10000;
 747
 748         /* We can clobber tmp.  It isn't used after this.*/
 749         if (!small_sequence)
 750                 uasm_i_lui(p, tmp, HPAGE_SIZE >> (7 + 16));
 751
 752         build_convert_pte_to_entrylo(p, pte);
 753         UASM_i_MTC0(p, pte, C0_ENTRYLO0); /* load it */
 754         /* convert to entrylo1 */
 755         if (small_sequence)
 756                 UASM_i_ADDIU(p, pte, pte, HPAGE_SIZE >> 7);
 757         else
 758                 UASM_i_ADDU(p, pte, pte, tmp);
 759
 760         UASM_i_MTC0(p, pte, C0_ENTRYLO1); /* load it */
 761 }
 762
 763 static void build_huge_handler_tail(u32 **p, struct uasm_reloc **r,
 764                                     struct uasm_label **l,
 765                                     unsigned int pte,
 766                                     unsigned int ptr)
 767 {
 768 #ifdef CONFIG_SMP
 769         UASM_i_SC(p, pte, 0, ptr);
 770         uasm_il_beqz(p, r, pte, label_tlb_huge_update);
 771         UASM_i_LW(p, pte, 0, ptr); /* Needed because SC killed our PTE */
 772 #else
 773         UASM_i_SW(p, pte, 0, ptr);
 774 #endif
 775         build_huge_update_entries(p, pte, ptr);
 776         build_huge_tlb_write_entry(p, l, r, pte, tlb_indexed, 0);
 777 }
 778 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
 779
 780 #ifdef CONFIG_64BIT
 781 /*
 782  * TMP and PTR are scratch.
 783  * TMP will be clobbered, PTR will hold the pmd entry.
 784  */
 785 static void
 786 build_get_pmde64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 787                  unsigned int tmp, unsigned int ptr)
 788 {
 789 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 790         long pgdc = (long)pgd_current;
 791 #endif
 792         /*
 793          * The vmalloc handling is not in the hotpath.
 794          */
 795         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 796
 797         if (check_for_high_segbits) {
 798                 /*
 799                  * The kernel currently implicitely assumes that the
 800                  * MIPS SEGBITS parameter for the processor is
 801                  * (PGDIR_SHIFT+PGDIR_BITS) or less, and will never
 802                  * allocate virtual addresses outside the maximum
 803                  * range for SEGBITS = (PGDIR_SHIFT+PGDIR_BITS). But
 804                  * that doesn't prevent user code from accessing the
 805                  * higher xuseg addresses.  Here, we make sure that
 806                  * everything but the lower xuseg addresses goes down
 807                  * the module_alloc/vmalloc path.
 808                  */
 809                 uasm_i_dsrl_safe(p, ptr, tmp, PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
 810                 uasm_il_bnez(p, r, ptr, label_vmalloc);
 811         } else {
 812                 uasm_il_bltz(p, r, tmp, label_vmalloc);
 813         }
 814         /* No uasm_i_nop needed here, since the next insn doesn't touch TMP. */
 815
 816         if (pgd_reg != -1) {
 817                 /* pgd is in pgd_reg */
 818                 if (cpu_has_ldpte)
 819                         UASM_i_MFC0(p, ptr, C0_PWBASE);
 820                 else
 821                         UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
 822         } else {
 823 #if defined(CONFIG_MIPS_PGD_C0_CONTEXT)
 824                 /*
 825                  * &pgd << 11 stored in CONTEXT [23..63].
 826                  */
 827                 UASM_i_MFC0(p, ptr, C0_CONTEXT);
 828
 829                 /* Clear lower 23 bits of context. */
 830                 uasm_i_dins(p, ptr, 0, 0, 23);
 831
 832                 /* 1 0  1 0 1  << 6  xkphys cached */
 833                 uasm_i_ori(p, ptr, ptr, 0x540);
 834                 uasm_i_drotr(p, ptr, ptr, 11);
 835 #elif defined(CONFIG_SMP)
 836                 UASM_i_CPUID_MFC0(p, ptr, SMP_CPUID_REG);
 837                 uasm_i_dsrl_safe(p, ptr, ptr, SMP_CPUID_PTRSHIFT);
 838                 UASM_i_LA_mostly(p, tmp, pgdc);
 839                 uasm_i_daddu(p, ptr, ptr, tmp);
 840                 uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 841                 uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 842 #else
 843                 UASM_i_LA_mostly(p, ptr, pgdc);
 844                 uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 845 #endif
 846         }
 847
 848         uasm_l_vmalloc_done(l, *p);
 849
 850         /* get pgd offset in bytes */
 851         uasm_i_dsrl_safe(p, tmp, tmp, PGDIR_SHIFT - 3);
 852
 853         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PGD - 1)<<3);
 854         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pgd offset */
 855 #ifndef __PAGETABLE_PMD_FOLDED
 856         uasm_i_dmfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 857         uasm_i_ld(p, ptr, 0, ptr); /* get pmd pointer */
 858         uasm_i_dsrl_safe(p, tmp, tmp, PMD_SHIFT-3); /* get pmd offset in bytes */
 859         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PMD - 1)<<3);
 860         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pmd offset */
 861 #endif
 862 }
 863
 864 /*
 865  * BVADDR is the faulting address, PTR is scratch.
 866  * PTR will hold the pgd for vmalloc.
 867  */
 868 static void
 869 build_get_pgd_vmalloc64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 870                         unsigned int bvaddr, unsigned int ptr,
 871                         enum vmalloc64_mode mode)
 872 {
 873         long swpd = (long)swapper_pg_dir;
 874         int single_insn_swpd;
 875         int did_vmalloc_branch = 0;
 876
 877         single_insn_swpd = uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd);
 878
 879         uasm_l_vmalloc(l, *p);
 880
 881         if (mode != not_refill && check_for_high_segbits) {
 882                 if (single_insn_swpd) {
 883                         uasm_il_bltz(p, r, bvaddr, label_vmalloc_done);
 884                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 885                         did_vmalloc_branch = 1;
 886                         /* fall through */
 887                 } else {
 888                         uasm_il_bgez(p, r, bvaddr, label_large_segbits_fault);
 889                 }
 890         }
 891         if (!did_vmalloc_branch) {
 892                 if (single_insn_swpd) {
 893                         uasm_il_b(p, r, label_vmalloc_done);
 894                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 895                 } else {
 896                         UASM_i_LA_mostly(p, ptr, swpd);
 897                         uasm_il_b(p, r, label_vmalloc_done);
 898                         if (uasm_in_compat_space_p(swpd))
 899                                 uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(swpd));
 900                         else
 901                                 uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(swpd));
 902                 }
 903         }
 904         if (mode != not_refill && check_for_high_segbits) {
 905                 uasm_l_large_segbits_fault(l, *p);
 906                 /*
 907                  * We get here if we are an xsseg address, or if we are
 908                  * an xuseg address above (PGDIR_SHIFT+PGDIR_BITS) boundary.
 909                  *
 910                  * Ignoring xsseg (assume disabled so would generate
 911                  * (address errors?), the only remaining possibility
 912                  * is the upper xuseg addresses.  On processors with
 913                  * TLB_SEGBITS <= PGDIR_SHIFT+PGDIR_BITS, these
 914                  * addresses would have taken an address error. We try
 915                  * to mimic that here by taking a load/istream page
 916                  * fault.
 917                  */
 918                 UASM_i_LA(p, ptr, (unsigned long)tlb_do_page_fault_0);
 919                 uasm_i_jr(p, ptr);
 920
 921                 if (mode == refill_scratch) {
 922                         if (scratch_reg >= 0)
 923                                 UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 924                         else
 925                                 UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 926                 } else {
 927                         uasm_i_nop(p);
 928                 }
 929         }
 930 }
 931
 932 #else /* !CONFIG_64BIT */
 933
 934 /*
 935  * TMP and PTR are scratch.
 936  * TMP will be clobbered, PTR will hold the pgd entry.
 937  */
 938 static void __maybe_unused
 939 build_get_pgde32(u32 **p, unsigned int tmp, unsigned int ptr)
 940 {
 941         if (pgd_reg != -1) {
 942                 /* pgd is in pgd_reg */
 943                 uasm_i_mfc0(p, ptr, c0_kscratch(), pgd_reg);
 944                 uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 945         } else {
 946                 long pgdc = (long)pgd_current;
 947
 948                 /* 32 bit SMP has smp_processor_id() stored in CONTEXT. */
 949 #ifdef CONFIG_SMP
 950                 uasm_i_mfc0(p, ptr, SMP_CPUID_REG);
 951                 UASM_i_LA_mostly(p, tmp, pgdc);
 952                 uasm_i_srl(p, ptr, ptr, SMP_CPUID_PTRSHIFT);
 953                 uasm_i_addu(p, ptr, tmp, ptr);
 954 #else
 955                 UASM_i_LA_mostly(p, ptr, pgdc);
 956 #endif
 957                 uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 958                 uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
 959         }
 960         uasm_i_srl(p, tmp, tmp, PGDIR_SHIFT); /* get pgd only bits */
 961         uasm_i_sll(p, tmp, tmp, PGD_T_LOG2);
 962         uasm_i_addu(p, ptr, ptr, tmp); /* add in pgd offset */
 963 }
 964
 965 #endif /* !CONFIG_64BIT */
 966
 967 static void build_adjust_context(u32 **p, unsigned int ctx)
 968 {
 969         unsigned int shift = 4 - (PTE_T_LOG2 + 1) + PAGE_SHIFT - 12;
 970         unsigned int mask = (PTRS_PER_PTE / 2 - 1) << (PTE_T_LOG2 + 1);
 971
 972         switch (current_cpu_type()) {
 973         case CPU_VR41XX:
 974         case CPU_VR4111:
 975         case CPU_VR4121:
 976         case CPU_VR4122:
 977         case CPU_VR4131:
 978         case CPU_VR4181:
 979         case CPU_VR4181A:
 980         case CPU_VR4133:
 981                 shift += 2;
 982                 break;
 983
 984         default:
 985                 break;
 986         }
 987
 988         if (shift)
 989                 UASM_i_SRL(p, ctx, ctx, shift);
 990         uasm_i_andi(p, ctx, ctx, mask);
 991 }
 992
 993 static void build_get_ptep(u32 **p, unsigned int tmp, unsigned int ptr)
 994 {
 995         /*
 996          * Bug workaround for the Nevada. It seems as if under certain
 997          * circumstances the move from cp0_context might produce a
 998          * bogus result when the mfc0 instruction and its consumer are
 999          * in a different cacheline or a load instruction, probably any
1000          * memory reference, is between them.
1001          */
1002         switch (current_cpu_type()) {
1003         case CPU_NEVADA:
1004                 UASM_i_LW(p, ptr, 0, ptr);
1005                 GET_CONTEXT(p, tmp); /* get context reg */
1006                 break;
1007
1008         default:
1009                 GET_CONTEXT(p, tmp); /* get context reg */
1010                 UASM_i_LW(p, ptr, 0, ptr);
1011                 break;
1012         }
1013
1014         build_adjust_context(p, tmp);
1015         UASM_i_ADDU(p, ptr, ptr, tmp); /* add in offset */
1016 }
1017
1018 static void build_update_entries(u32 **p, unsigned int tmp, unsigned int ptep)
1019 {
1020         int pte_off_even = 0;
1021         int pte_off_odd = sizeof(pte_t);
1022
1023 #if defined(CONFIG_CPU_MIPS32) && defined(CONFIG_PHYS_ADDR_T_64BIT)
1024         /* The low 32 bits of EntryLo is stored in pte_high */
1025         pte_off_even += offsetof(pte_t, pte_high);
1026         pte_off_odd += offsetof(pte_t, pte_high);
1027 #endif
1028
1029         if (IS_ENABLED(CONFIG_XPA)) {
1030                 uasm_i_lw(p, tmp, pte_off_even, ptep); /* even pte */
1031                 UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1032                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0);
1033
1034                 if (cpu_has_xpa && !mips_xpa_disabled) {
1035                         uasm_i_lw(p, tmp, 0, ptep);
1036                         uasm_i_ext(p, tmp, tmp, 0, 24);
1037                         uasm_i_mthc0(p, tmp, C0_ENTRYLO0);
1038                 }
1039
1040                 uasm_i_lw(p, tmp, pte_off_odd, ptep); /* odd pte */
1041                 UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1042                 UASM_i_MTC0(p, tmp, C0_ENTRYLO1);
1043
1044                 if (cpu_has_xpa && !mips_xpa_disabled) {
1045                         uasm_i_lw(p, tmp, sizeof(pte_t), ptep);
1046                         uasm_i_ext(p, tmp, tmp, 0, 24);
1047                         uasm_i_mthc0(p, tmp, C0_ENTRYLO1);
1048                 }
1049                 return;
1050         }
1051
1052         UASM_i_LW(p, tmp, pte_off_even, ptep); /* get even pte */
1053         UASM_i_LW(p, ptep, pte_off_odd, ptep); /* get odd pte */
1054         if (r45k_bvahwbug())
1055                 build_tlb_probe_entry(p);
1056         build_convert_pte_to_entrylo(p, tmp);
1057         if (r4k_250MHZhwbug())
1058                 UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1059         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1060         build_convert_pte_to_entrylo(p, ptep);
1061         if (r45k_bvahwbug())
1062                 uasm_i_mfc0(p, tmp, C0_INDEX);
1063         if (r4k_250MHZhwbug())
1064                 UASM_i_MTC0(p, 0, C0_ENTRYLO1);
1065         UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1066 }
1067
1068 struct mips_huge_tlb_info {
1069         int huge_pte;
1070         int restore_scratch;
1071         bool need_reload_pte;
1072 };
1073
1074 static struct mips_huge_tlb_info
1075 build_fast_tlb_refill_handler (u32 **p, struct uasm_label **l,
1076                                struct uasm_reloc **r, unsigned int tmp,
1077                                unsigned int ptr, int c0_scratch_reg)
1078 {
1079         struct mips_huge_tlb_info rv;
1080         unsigned int even, odd;
1081         int vmalloc_branch_delay_filled = 0;
1082         const int scratch = 1; /* Our extra working register */
1083
1084         rv.huge_pte = scratch;
1085         rv.restore_scratch = 0;
1086         rv.need_reload_pte = false;
1087
1088         if (check_for_high_segbits) {
1089                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1090
1091                 if (pgd_reg != -1)
1092                         UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
1093                 else
1094                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1095
1096                 if (c0_scratch_reg >= 0)
1097                         UASM_i_MTC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1098                 else
1099                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1100
1101                 uasm_i_dsrl_safe(p, scratch, tmp,
1102                                  PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
1103                 uasm_il_bnez(p, r, scratch, label_vmalloc);
1104
1105                 if (pgd_reg == -1) {
1106                         vmalloc_branch_delay_filled = 1;
1107                         /* Clear lower 23 bits of context. */
1108                         uasm_i_dins(p, ptr, 0, 0, 23);
1109                 }
1110         } else {
1111                 if (pgd_reg != -1)
1112                         UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
1113                 else
1114                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1115
1116                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1117
1118                 if (c0_scratch_reg >= 0)
1119                         UASM_i_MTC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1120                 else
1121                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1122
1123                 if (pgd_reg == -1)
1124                         /* Clear lower 23 bits of context. */
1125                         uasm_i_dins(p, ptr, 0, 0, 23);
1126
1127                 uasm_il_bltz(p, r, tmp, label_vmalloc);
1128         }
1129
1130         if (pgd_reg == -1) {
1131                 vmalloc_branch_delay_filled = 1;
1132                 /* 1 0  1 0 1  << 6  xkphys cached */
1133                 uasm_i_ori(p, ptr, ptr, 0x540);
1134                 uasm_i_drotr(p, ptr, ptr, 11);
1135         }
1136
1137 #ifdef __PAGETABLE_PMD_FOLDED
1138 #define LOC_PTEP scratch
1139 #else
1140 #define LOC_PTEP ptr
1141 #endif
1142
1143         if (!vmalloc_branch_delay_filled)
1144                 /* get pgd offset in bytes */
1145                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1146
1147         uasm_l_vmalloc_done(l, *p);
1148
1149         /*
1150          *                         tmp          ptr
1151          * fall-through case =   badvaddr  *pgd_current
1152          * vmalloc case      =   badvaddr  swapper_pg_dir
1153          */
1154
1155         if (vmalloc_branch_delay_filled)
1156                 /* get pgd offset in bytes */
1157                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1158
1159 #ifdef __PAGETABLE_PMD_FOLDED
1160         GET_CONTEXT(p, tmp); /* get context reg */
1161 #endif
1162         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PGD - 1) << 3);
1163
1164         if (use_lwx_insns()) {
1165                 UASM_i_LWX(p, LOC_PTEP, scratch, ptr);
1166         } else {
1167                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pgd offset */
1168                 uasm_i_ld(p, LOC_PTEP, 0, ptr); /* get pmd pointer */
1169         }
1170
1171 #ifndef __PAGETABLE_PMD_FOLDED
1172         /* get pmd offset in bytes */
1173         uasm_i_dsrl_safe(p, scratch, tmp, PMD_SHIFT - 3);
1174         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PMD - 1) << 3);
1175         GET_CONTEXT(p, tmp); /* get context reg */
1176
1177         if (use_lwx_insns()) {
1178                 UASM_i_LWX(p, scratch, scratch, ptr);
1179         } else {
1180                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pmd offset */
1181                 UASM_i_LW(p, scratch, 0, ptr);
1182         }
1183 #endif
1184         /* Adjust the context during the load latency. */
1185         build_adjust_context(p, tmp);
1186
1187 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1188         uasm_il_bbit1(p, r, scratch, ilog2(_PAGE_HUGE), label_tlb_huge_update);
1189         /*
1190          * The in the LWX case we don't want to do the load in the
1191          * delay slot.  It cannot issue in the same cycle and may be
1192          * speculative and unneeded.
1193          */
1194         if (use_lwx_insns())
1195                 uasm_i_nop(p);
1196 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
1197
1198
1199         /* build_update_entries */
1200         if (use_lwx_insns()) {
1201                 even = ptr;
1202                 odd = tmp;
1203                 UASM_i_LWX(p, even, scratch, tmp);
1204                 UASM_i_ADDIU(p, tmp, tmp, sizeof(pte_t));
1205                 UASM_i_LWX(p, odd, scratch, tmp);
1206         } else {
1207                 UASM_i_ADDU(p, ptr, scratch, tmp); /* add in offset */
1208                 even = tmp;
1209                 odd = ptr;
1210                 UASM_i_LW(p, even, 0, ptr); /* get even pte */
1211                 UASM_i_LW(p, odd, sizeof(pte_t), ptr); /* get odd pte */
1212         }
1213         if (cpu_has_rixi) {
1214                 uasm_i_drotr(p, even, even, ilog2(_PAGE_GLOBAL));
1215                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1216                 uasm_i_drotr(p, odd, odd, ilog2(_PAGE_GLOBAL));
1217         } else {
1218                 uasm_i_dsrl_safe(p, even, even, ilog2(_PAGE_GLOBAL));
1219                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1220                 uasm_i_dsrl_safe(p, odd, odd, ilog2(_PAGE_GLOBAL));
1221         }
1222         UASM_i_MTC0(p, odd, C0_ENTRYLO1); /* load it */
1223
1224         if (c0_scratch_reg >= 0) {
1225                 UASM_i_MFC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1226                 build_tlb_write_entry(p, l, r, tlb_random);
1227                 uasm_l_leave(l, *p);
1228                 rv.restore_scratch = 1;
1229         } else if (PAGE_SHIFT == 14 || PAGE_SHIFT == 13)  {
1230                 build_tlb_write_entry(p, l, r, tlb_random);
1231                 uasm_l_leave(l, *p);
1232                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1233         } else {
1234                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1235                 build_tlb_write_entry(p, l, r, tlb_random);
1236                 uasm_l_leave(l, *p);
1237                 rv.restore_scratch = 1;
1238         }
1239
1240         uasm_i_eret(p); /* return from trap */
1241
1242         return rv;
1243 }
1244
1245 /*
1246  * For a 64-bit kernel, we are using the 64-bit XTLB refill exception
1247  * because EXL == 0.  If we wrap, we can also use the 32 instruction
1248  * slots before the XTLB refill exception handler which belong to the
1249  * unused TLB refill exception.
1250  */
1251 #define MIPS64_REFILL_INSNS 32
1252
1253 static void build_r4000_tlb_refill_handler(void)
1254 {
1255         u32 *p = tlb_handler;
1256         struct uasm_label *l = labels;
1257         struct uasm_reloc *r = relocs;
1258         u32 *f;
1259         unsigned int final_len;
1260         struct mips_huge_tlb_info htlb_info __maybe_unused;
1261         enum vmalloc64_mode vmalloc_mode __maybe_unused;
1262
1263         memset(tlb_handler, 0, sizeof(tlb_handler));
1264         memset(labels, 0, sizeof(labels));
1265         memset(relocs, 0, sizeof(relocs));
1266         memset(final_handler, 0, sizeof(final_handler));
1267
1268         if (IS_ENABLED(CONFIG_64BIT) && (scratch_reg >= 0 || scratchpad_available()) && use_bbit_insns()) {
1269                 htlb_info = build_fast_tlb_refill_handler(&p, &l, &r, K0, K1,
1270                                                           scratch_reg);
1271                 vmalloc_mode = refill_scratch;
1272         } else {
1273                 htlb_info.huge_pte = K0;
1274                 htlb_info.restore_scratch = 0;
1275                 htlb_info.need_reload_pte = true;
1276                 vmalloc_mode = refill_noscratch;
1277                 /*
1278                  * create the plain linear handler
1279                  */
1280                 if (bcm1250_m3_war()) {
1281                         unsigned int segbits = 44;
1282
1283                         uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1284                         uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1285                         uasm_i_xor(&p, K0, K0, K1);
1286                         uasm_i_dsrl_safe(&p, K1, K0, 62);
1287                         uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1288                         uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1289                         uasm_i_or(&p, K0, K0, K1);
1290                         uasm_il_bnez(&p, &r, K0, label_leave);
1291                         /* No need for uasm_i_nop */
1292                 }
1293
1294 #ifdef CONFIG_64BIT
1295                 build_get_pmde64(&p, &l, &r, K0, K1); /* get pmd in K1 */
1296 #else
1297                 build_get_pgde32(&p, K0, K1); /* get pgd in K1 */
1298 #endif
1299
1300 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1301                 build_is_huge_pte(&p, &r, K0, K1, label_tlb_huge_update);
1302 #endif
1303
1304                 build_get_ptep(&p, K0, K1);
1305                 build_update_entries(&p, K0, K1);
1306                 build_tlb_write_entry(&p, &l, &r, tlb_random);
1307                 uasm_l_leave(&l, p);
1308                 uasm_i_eret(&p); /* return from trap */
1309         }
1310 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1311         uasm_l_tlb_huge_update(&l, p);
1312         if (htlb_info.need_reload_pte)
1313                 UASM_i_LW(&p, htlb_info.huge_pte, 0, K1);
1314         build_huge_update_entries(&p, htlb_info.huge_pte, K1);
1315         build_huge_tlb_write_entry(&p, &l, &r, K0, tlb_random,
1316                                    htlb_info.restore_scratch);
1317 #endif
1318
1319 #ifdef CONFIG_64BIT
1320         build_get_pgd_vmalloc64(&p, &l, &r, K0, K1, vmalloc_mode);
1321 #endif
1322
1323         /*
1324          * Overflow check: For the 64bit handler, we need at least one
1325          * free instruction slot for the wrap-around branch. In worst
1326          * case, if the intended insertion point is a delay slot, we
1327          * need three, with the second nop'ed and the third being
1328          * unused.
1329          */
1330         switch (boot_cpu_type()) {
1331         default:
1332                 if (sizeof(long) == 4) {
1333         case CPU_LOONGSON2:
1334                 /* Loongson2 ebase is different than r4k, we have more space */
1335                         if ((p - tlb_handler) > 64)
1336                                 panic("TLB refill handler space exceeded");
1337                         /*
1338                          * Now fold the handler in the TLB refill handler space.
1339                          */
1340                         f = final_handler;
1341                         /* Simplest case, just copy the handler. */
1342                         uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1343                         final_len = p - tlb_handler;
1344                         break;
1345                 } else {
1346                         if (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 1)
1347                             || (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 3)
1348                                 && uasm_insn_has_bdelay(relocs,
1349                                                         tlb_handler + MIPS64_REFILL_INSNS - 3)))
1350                                 panic("TLB refill handler space exceeded");
1351                         /*
1352                          * Now fold the handler in the TLB refill handler space.
1353                          */
1354                         f = final_handler + MIPS64_REFILL_INSNS;
1355                         if ((p - tlb_handler) <= MIPS64_REFILL_INSNS) {
1356                                 /* Just copy the handler. */
1357                                 uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1358                                 final_len = p - tlb_handler;
1359                         } else {
1360 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1361                                 const enum label_id ls = label_tlb_huge_update;
1362 #else
1363                                 const enum label_id ls = label_vmalloc;
1364 #endif
1365                                 u32 *split;
1366                                 int ov = 0;
1367                                 int i;
1368
1369                                 for (i = 0; i < ARRAY_SIZE(labels) && labels[i].lab != ls; i++)
1370                                         ;
1371                                 BUG_ON(i == ARRAY_SIZE(labels));
1372                                 split = labels[i].addr;
1373
1374                                 /*
1375                                  * See if we have overflown one way or the other.
1376                                  */
1377                                 if (split > tlb_handler + MIPS64_REFILL_INSNS ||
1378                                     split < p - MIPS64_REFILL_INSNS)
1379                                         ov = 1;
1380
1381                                 if (ov) {
1382                                         /*
1383                                          * Split two instructions before the end.  One
1384                                          * for the branch and one for the instruction
1385                                          * in the delay slot.
1386                                          */
1387                                         split = tlb_handler + MIPS64_REFILL_INSNS - 2;
1388
1389                                         /*
1390                                          * If the branch would fall in a delay slot,
1391                                          * we must back up an additional instruction
1392                                          * so that it is no longer in a delay slot.
1393                                          */
1394                                         if (uasm_insn_has_bdelay(relocs, split - 1))
1395                                                 split--;
1396                                 }
1397                                 /* Copy first part of the handler. */
1398                                 uasm_copy_handler(relocs, labels, tlb_handler, split, f);
1399                                 f += split - tlb_handler;
1400
1401                                 if (ov) {
1402                                         /* Insert branch. */
1403                                         uasm_l_split(&l, final_handler);
1404                                         uasm_il_b(&f, &r, label_split);
1405                                         if (uasm_insn_has_bdelay(relocs, split))
1406                                                 uasm_i_nop(&f);
1407                                         else {
1408                                                 uasm_copy_handler(relocs, labels,
1409                                                                   split, split + 1, f);
1410                                                 uasm_move_labels(labels, f, f + 1, -1);
1411                                                 f++;
1412                                                 split++;
1413                                         }
1414                                 }
1415
1416                                 /* Copy the rest of the handler. */
1417                                 uasm_copy_handler(relocs, labels, split, p, final_handler);
1418                                 final_len = (f - (final_handler + MIPS64_REFILL_INSNS)) +
1419                                             (p - split);
1420                         }
1421                 }
1422                 break;
1423         }
1424
1425         uasm_resolve_relocs(relocs, labels);
1426         pr_debug("Wrote TLB refill handler (%u instructions).\n",
1427                  final_len);
1428
1429         memcpy((void *)ebase, final_handler, 0x100);
1430         local_flush_icache_range(ebase, ebase + 0x100);
1431
1432         dump_handler("r4000_tlb_refill", (u32 *)ebase, 64);
1433 }
1434
1435 static void setup_pw(void)
1436 {
1437         unsigned long pgd_i, pgd_w;
1438 #ifndef __PAGETABLE_PMD_FOLDED
1439         unsigned long pmd_i, pmd_w;
1440 #endif
1441         unsigned long pt_i, pt_w;
1442         unsigned long pte_i, pte_w;
1443 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1444         unsigned long psn;
1445
1446         psn = ilog2(_PAGE_HUGE);     /* bit used to indicate huge page */
1447 #endif
1448         pgd_i = PGDIR_SHIFT;  /* 1st level PGD */
1449 #ifndef __PAGETABLE_PMD_FOLDED
1450         pgd_w = PGDIR_SHIFT - PMD_SHIFT + PGD_ORDER;
1451
1452         pmd_i = PMD_SHIFT;    /* 2nd level PMD */
1453         pmd_w = PMD_SHIFT - PAGE_SHIFT;
1454 #else
1455         pgd_w = PGDIR_SHIFT - PAGE_SHIFT + PGD_ORDER;
1456 #endif
1457
1458         pt_i  = PAGE_SHIFT;    /* 3rd level PTE */
1459         pt_w  = PAGE_SHIFT - 3;
1460
1461         pte_i = ilog2(_PAGE_GLOBAL);
1462         pte_w = 0;
1463
1464 #ifndef __PAGETABLE_PMD_FOLDED
1465         write_c0_pwfield(pgd_i << 24 | pmd_i << 12 | pt_i << 6 | pte_i);
1466         write_c0_pwsize(1 << 30 | pgd_w << 24 | pmd_w << 12 | pt_w << 6 | pte_w);
1467 #else
1468         write_c0_pwfield(pgd_i << 24 | pt_i << 6 | pte_i);
1469         write_c0_pwsize(1 << 30 | pgd_w << 24 | pt_w << 6 | pte_w);
1470 #endif
1471
1472 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1473         write_c0_pwctl(1 << 6 | psn);
1474 #endif
1475         write_c0_kpgd(swapper_pg_dir);
1476         kscratch_used_mask |= (1 << 7); /* KScratch6 is used for KPGD */
1477 }
1478
1479 static void build_loongson3_tlb_refill_handler(void)
1480 {
1481         u32 *p = tlb_handler;
1482         struct uasm_label *l = labels;
1483         struct uasm_reloc *r = relocs;
1484
1485         memset(labels, 0, sizeof(labels));
1486         memset(relocs, 0, sizeof(relocs));
1487         memset(tlb_handler, 0, sizeof(tlb_handler));
1488
1489         if (check_for_high_segbits) {
1490                 uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1491                 uasm_i_dsrl_safe(&p, K1, K0, PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
1492                 uasm_il_beqz(&p, &r, K1, label_vmalloc);
1493                 uasm_i_nop(&p);
1494
1495                 uasm_il_bgez(&p, &r, K0, label_large_segbits_fault);
1496                 uasm_i_nop(&p);
1497                 uasm_l_vmalloc(&l, p);
1498         }
1499
1500         uasm_i_dmfc0(&p, K1, C0_PGD);
1501
1502         uasm_i_lddir(&p, K0, K1, 3);  /* global page dir */
1503 #ifndef __PAGETABLE_PMD_FOLDED
1504         uasm_i_lddir(&p, K1, K0, 1);  /* middle page dir */
1505 #endif
1506         uasm_i_ldpte(&p, K1, 0);      /* even */
1507         uasm_i_ldpte(&p, K1, 1);      /* odd */
1508         uasm_i_tlbwr(&p);
1509
1510         /* restore page mask */
1511         if (PM_DEFAULT_MASK >> 16) {
1512                 uasm_i_lui(&p, K0, PM_DEFAULT_MASK >> 16);
1513                 uasm_i_ori(&p, K0, K0, PM_DEFAULT_MASK & 0xffff);
1514                 uasm_i_mtc0(&p, K0, C0_PAGEMASK);
1515         } else if (PM_DEFAULT_MASK) {
1516                 uasm_i_ori(&p, K0, 0, PM_DEFAULT_MASK);
1517                 uasm_i_mtc0(&p, K0, C0_PAGEMASK);
1518         } else {
1519                 uasm_i_mtc0(&p, 0, C0_PAGEMASK);
1520         }
1521
1522         uasm_i_eret(&p);
1523
1524         if (check_for_high_segbits) {
1525                 uasm_l_large_segbits_fault(&l, p);
1526                 UASM_i_LA(&p, K1, (unsigned long)tlb_do_page_fault_0);
1527                 uasm_i_jr(&p, K1);
1528                 uasm_i_nop(&p);
1529         }
1530
1531         uasm_resolve_relocs(relocs, labels);
1532         memcpy((void *)(ebase + 0x80), tlb_handler, 0x80);
1533         local_flush_icache_range(ebase + 0x80, ebase + 0x100);
1534         dump_handler("loongson3_tlb_refill", (u32 *)(ebase + 0x80), 32);
1535 }
1536
1537 extern u32 handle_tlbl[], handle_tlbl_end[];
1538 extern u32 handle_tlbs[], handle_tlbs_end[];
1539 extern u32 handle_tlbm[], handle_tlbm_end[];
1540 extern u32 tlbmiss_handler_setup_pgd_start[];
1541 extern u32 tlbmiss_handler_setup_pgd[];
1542 EXPORT_SYMBOL_GPL(tlbmiss_handler_setup_pgd);
1543 extern u32 tlbmiss_handler_setup_pgd_end[];
1544
1545 static void build_setup_pgd(void)
1546 {
1547         const int a0 = 4;
1548         const int __maybe_unused a1 = 5;
1549         const int __maybe_unused a2 = 6;
1550         u32 *p = tlbmiss_handler_setup_pgd_start;
1551         const int tlbmiss_handler_setup_pgd_size =
1552                 tlbmiss_handler_setup_pgd_end - tlbmiss_handler_setup_pgd_start;
1553 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1554         long pgdc = (long)pgd_current;
1555 #endif
1556
1557         memset(tlbmiss_handler_setup_pgd, 0, tlbmiss_handler_setup_pgd_size *
1558                                         sizeof(tlbmiss_handler_setup_pgd[0]));
1559         memset(labels, 0, sizeof(labels));
1560         memset(relocs, 0, sizeof(relocs));
1561         pgd_reg = allocate_kscratch();
1562 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
1563         if (pgd_reg == -1) {
1564                 struct uasm_label *l = labels;
1565                 struct uasm_reloc *r = relocs;
1566
1567                 /* PGD << 11 in c0_Context */
1568                 /*
1569                  * If it is a ckseg0 address, convert to a physical
1570                  * address.  Shifting right by 29 and adding 4 will
1571                  * result in zero for these addresses.
1572                  *
1573                  */
1574                 UASM_i_SRA(&p, a1, a0, 29);
1575                 UASM_i_ADDIU(&p, a1, a1, 4);
1576                 uasm_il_bnez(&p, &r, a1, label_tlbl_goaround1);
1577                 uasm_i_nop(&p);
1578                 uasm_i_dinsm(&p, a0, 0, 29, 64 - 29);
1579                 uasm_l_tlbl_goaround1(&l, p);
1580                 UASM_i_SLL(&p, a0, a0, 11);
1581                 uasm_i_jr(&p, 31);
1582                 UASM_i_MTC0(&p, a0, C0_CONTEXT);
1583         } else {
1584                 /* PGD in c0_KScratch */
1585                 uasm_i_jr(&p, 31);
1586                 if (cpu_has_ldpte)
1587                         UASM_i_MTC0(&p, a0, C0_PWBASE);
1588                 else
1589                         UASM_i_MTC0(&p, a0, c0_kscratch(), pgd_reg);
1590         }
1591 #else
1592 #ifdef CONFIG_SMP
1593         /* Save PGD to pgd_current[smp_processor_id()] */
1594         UASM_i_CPUID_MFC0(&p, a1, SMP_CPUID_REG);
1595         UASM_i_SRL_SAFE(&p, a1, a1, SMP_CPUID_PTRSHIFT);
1596         UASM_i_LA_mostly(&p, a2, pgdc);
1597         UASM_i_ADDU(&p, a2, a2, a1);
1598         UASM_i_SW(&p, a0, uasm_rel_lo(pgdc), a2);
1599 #else
1600         UASM_i_LA_mostly(&p, a2, pgdc);
1601         UASM_i_SW(&p, a0, uasm_rel_lo(pgdc), a2);
1602 #endif /* SMP */
1603         uasm_i_jr(&p, 31);
1604
1605         /* if pgd_reg is allocated, save PGD also to scratch register */
1606         if (pgd_reg != -1)
1607                 UASM_i_MTC0(&p, a0, c0_kscratch(), pgd_reg);
1608         else
1609                 uasm_i_nop(&p);
1610 #endif
1611         if (p >= tlbmiss_handler_setup_pgd_end)
1612                 panic("tlbmiss_handler_setup_pgd space exceeded");
1613
1614         uasm_resolve_relocs(relocs, labels);
1615         pr_debug("Wrote tlbmiss_handler_setup_pgd (%u instructions).\n",
1616                  (unsigned int)(p - tlbmiss_handler_setup_pgd));
1617
1618         dump_handler("tlbmiss_handler", tlbmiss_handler_setup_pgd,
1619                                         tlbmiss_handler_setup_pgd_size);
1620 }
1621
1622 static void
1623 iPTE_LW(u32 **p, unsigned int pte, unsigned int ptr)
1624 {
1625 #ifdef CONFIG_SMP
1626 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1627         if (cpu_has_64bits)
1628                 uasm_i_lld(p, pte, 0, ptr);
1629         else
1630 # endif
1631                 UASM_i_LL(p, pte, 0, ptr);
1632 #else
1633 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1634         if (cpu_has_64bits)
1635                 uasm_i_ld(p, pte, 0, ptr);
1636         else
1637 # endif
1638                 UASM_i_LW(p, pte, 0, ptr);
1639 #endif
1640 }
1641
1642 static void
1643 iPTE_SW(u32 **p, struct uasm_reloc **r, unsigned int pte, unsigned int ptr,
1644         unsigned int mode, unsigned int scratch)
1645 {
1646         unsigned int hwmode = mode & (_PAGE_VALID | _PAGE_DIRTY);
1647         unsigned int swmode = mode & ~hwmode;
1648
1649         if (IS_ENABLED(CONFIG_XPA) && !cpu_has_64bits) {
1650                 uasm_i_lui(p, scratch, swmode >> 16);
1651                 uasm_i_or(p, pte, pte, scratch);
1652                 BUG_ON(swmode & 0xffff);
1653         } else {
1654                 uasm_i_ori(p, pte, pte, mode);
1655         }
1656
1657 #ifdef CONFIG_SMP
1658 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1659         if (cpu_has_64bits)
1660                 uasm_i_scd(p, pte, 0, ptr);
1661         else
1662 # endif
1663                 UASM_i_SC(p, pte, 0, ptr);
1664
1665         if (r10000_llsc_war())
1666                 uasm_il_beqzl(p, r, pte, label_smp_pgtable_change);
1667         else
1668                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1669
1670 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1671         if (!cpu_has_64bits) {
1672                 /* no uasm_i_nop needed */
1673                 uasm_i_ll(p, pte, sizeof(pte_t) / 2, ptr);
1674                 uasm_i_ori(p, pte, pte, hwmode);
1675                 BUG_ON(hwmode & ~0xffff);
1676                 uasm_i_sc(p, pte, sizeof(pte_t) / 2, ptr);
1677                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1678                 /* no uasm_i_nop needed */
1679                 uasm_i_lw(p, pte, 0, ptr);
1680         } else
1681                 uasm_i_nop(p);
1682 # else
1683         uasm_i_nop(p);
1684 # endif
1685 #else
1686 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1687         if (cpu_has_64bits)
1688                 uasm_i_sd(p, pte, 0, ptr);
1689         else
1690 # endif
1691                 UASM_i_SW(p, pte, 0, ptr);
1692
1693 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1694         if (!cpu_has_64bits) {
1695                 uasm_i_lw(p, pte, sizeof(pte_t) / 2, ptr);
1696                 uasm_i_ori(p, pte, pte, hwmode);
1697                 BUG_ON(hwmode & ~0xffff);
1698                 uasm_i_sw(p, pte, sizeof(pte_t) / 2, ptr);
1699                 uasm_i_lw(p, pte, 0, ptr);
1700         }
1701 # endif
1702 #endif
1703 }
1704
1705 /*
1706  * Check if PTE is present, if not then jump to LABEL. PTR points to
1707  * the page table where this PTE is located, PTE will be re-loaded
1708  * with it's original value.
1709  */
1710 static void
1711 build_pte_present(u32 **p, struct uasm_reloc **r,
1712                   int pte, int ptr, int scratch, enum label_id lid)
1713 {
1714         int t = scratch >= 0 ? scratch : pte;
1715         int cur = pte;
1716
1717         if (cpu_has_rixi) {
1718                 if (use_bbit_insns()) {
1719                         uasm_il_bbit0(p, r, pte, ilog2(_PAGE_PRESENT), lid);
1720                         uasm_i_nop(p);
1721                 } else {
1722                         if (_PAGE_PRESENT_SHIFT) {
1723                                 uasm_i_srl(p, t, cur, _PAGE_PRESENT_SHIFT);
1724                                 cur = t;
1725                         }
1726                         uasm_i_andi(p, t, cur, 1);
1727                         uasm_il_beqz(p, r, t, lid);
1728                         if (pte == t)
1729                                 /* You lose the SMP race :-(*/
1730                                 iPTE_LW(p, pte, ptr);
1731                 }
1732         } else {
1733                 if (_PAGE_PRESENT_SHIFT) {
1734                         uasm_i_srl(p, t, cur, _PAGE_PRESENT_SHIFT);
1735                         cur = t;
1736                 }
1737                 uasm_i_andi(p, t, cur,
1738                         (_PAGE_PRESENT | _PAGE_NO_READ) >> _PAGE_PRESENT_SHIFT);
1739                 uasm_i_xori(p, t, t, _PAGE_PRESENT >> _PAGE_PRESENT_SHIFT);
1740                 uasm_il_bnez(p, r, t, lid);
1741                 if (pte == t)
1742                         /* You lose the SMP race :-(*/
1743                         iPTE_LW(p, pte, ptr);
1744         }
1745 }
1746
1747 /* Make PTE valid, store result in PTR. */
1748 static void
1749 build_make_valid(u32 **p, struct uasm_reloc **r, unsigned int pte,
1750                  unsigned int ptr, unsigned int scratch)
1751 {
1752         unsigned int mode = _PAGE_VALID | _PAGE_ACCESSED;
1753
1754         iPTE_SW(p, r, pte, ptr, mode, scratch);
1755 }
1756
1757 /*
1758  * Check if PTE can be written to, if not branch to LABEL. Regardless
1759  * restore PTE with value from PTR when done.
1760  */
1761 static void
1762 build_pte_writable(u32 **p, struct uasm_reloc **r,
1763                    unsigned int pte, unsigned int ptr, int scratch,
1764                    enum label_id lid)
1765 {
1766         int t = scratch >= 0 ? scratch : pte;
1767         int cur = pte;
1768
1769         if (_PAGE_PRESENT_SHIFT) {
1770                 uasm_i_srl(p, t, cur, _PAGE_PRESENT_SHIFT);
1771                 cur = t;
1772         }
1773         uasm_i_andi(p, t, cur,
1774                     (_PAGE_PRESENT | _PAGE_WRITE) >> _PAGE_PRESENT_SHIFT);
1775         uasm_i_xori(p, t, t,
1776                     (_PAGE_PRESENT | _PAGE_WRITE) >> _PAGE_PRESENT_SHIFT);
1777         uasm_il_bnez(p, r, t, lid);
1778         if (pte == t)
1779                 /* You lose the SMP race :-(*/
1780                 iPTE_LW(p, pte, ptr);
1781         else
1782                 uasm_i_nop(p);
1783 }
1784
1785 /* Make PTE writable, update software status bits as well, then store
1786  * at PTR.
1787  */
1788 static void
1789 build_make_write(u32 **p, struct uasm_reloc **r, unsigned int pte,
1790                  unsigned int ptr, unsigned int scratch)
1791 {
1792         unsigned int mode = (_PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID
1793                              | _PAGE_DIRTY);
1794
1795         iPTE_SW(p, r, pte, ptr, mode, scratch);
1796 }
1797
1798 /*
1799  * Check if PTE can be modified, if not branch to LABEL. Regardless
1800  * restore PTE with value from PTR when done.
1801  */
1802 static void
1803 build_pte_modifiable(u32 **p, struct uasm_reloc **r,
1804                      unsigned int pte, unsigned int ptr, int scratch,
1805                      enum label_id lid)
1806 {
1807         if (use_bbit_insns()) {
1808                 uasm_il_bbit0(p, r, pte, ilog2(_PAGE_WRITE), lid);
1809                 uasm_i_nop(p);
1810         } else {
1811                 int t = scratch >= 0 ? scratch : pte;
1812                 uasm_i_srl(p, t, pte, _PAGE_WRITE_SHIFT);
1813                 uasm_i_andi(p, t, t, 1);
1814                 uasm_il_beqz(p, r, t, lid);
1815                 if (pte == t)
1816                         /* You lose the SMP race :-(*/
1817                         iPTE_LW(p, pte, ptr);
1818         }
1819 }
1820
1821 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1822
1823
1824 /*
1825  * R3000 style TLB load/store/modify handlers.
1826  */
1827
1828 /*
1829  * This places the pte into ENTRYLO0 and writes it with tlbwi.
1830  * Then it returns.
1831  */
1832 static void
1833 build_r3000_pte_reload_tlbwi(u32 **p, unsigned int pte, unsigned int tmp)
1834 {
1835         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1836         uasm_i_mfc0(p, tmp, C0_EPC); /* cp0 delay */
1837         uasm_i_tlbwi(p);
1838         uasm_i_jr(p, tmp);
1839         uasm_i_rfe(p); /* branch delay */
1840 }
1841
1842 /*
1843  * This places the pte into ENTRYLO0 and writes it with tlbwi
1844  * or tlbwr as appropriate.  This is because the index register
1845  * may have the probe fail bit set as a result of a trap on a
1846  * kseg2 access, i.e. without refill.  Then it returns.
1847  */
1848 static void
1849 build_r3000_tlb_reload_write(u32 **p, struct uasm_label **l,
1850                              struct uasm_reloc **r, unsigned int pte,
1851                              unsigned int tmp)
1852 {
1853         uasm_i_mfc0(p, tmp, C0_INDEX);
1854         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1855         uasm_il_bltz(p, r, tmp, label_r3000_write_probe_fail); /* cp0 delay */
1856         uasm_i_mfc0(p, tmp, C0_EPC); /* branch delay */
1857         uasm_i_tlbwi(p); /* cp0 delay */
1858         uasm_i_jr(p, tmp);
1859         uasm_i_rfe(p); /* branch delay */
1860         uasm_l_r3000_write_probe_fail(l, *p);
1861         uasm_i_tlbwr(p); /* cp0 delay */
1862         uasm_i_jr(p, tmp);
1863         uasm_i_rfe(p); /* branch delay */
1864 }
1865
1866 static void
1867 build_r3000_tlbchange_handler_head(u32 **p, unsigned int pte,
1868                                    unsigned int ptr)
1869 {
1870         long pgdc = (long)pgd_current;
1871
1872         uasm_i_mfc0(p, pte, C0_BADVADDR);
1873         uasm_i_lui(p, ptr, uasm_rel_hi(pgdc)); /* cp0 delay */
1874         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
1875         uasm_i_srl(p, pte, pte, 22); /* load delay */
1876         uasm_i_sll(p, pte, pte, 2);
1877         uasm_i_addu(p, ptr, ptr, pte);
1878         uasm_i_mfc0(p, pte, C0_CONTEXT);
1879         uasm_i_lw(p, ptr, 0, ptr); /* cp0 delay */
1880         uasm_i_andi(p, pte, pte, 0xffc); /* load delay */
1881         uasm_i_addu(p, ptr, ptr, pte);
1882         uasm_i_lw(p, pte, 0, ptr);
1883         uasm_i_tlbp(p); /* load delay */
1884 }
1885
1886 static void build_r3000_tlb_load_handler(void)
1887 {
1888         u32 *p = handle_tlbl;
1889         const int handle_tlbl_size = handle_tlbl_end - handle_tlbl;
1890         struct uasm_label *l = labels;
1891         struct uasm_reloc *r = relocs;
1892
1893         memset(handle_tlbl, 0, handle_tlbl_size * sizeof(handle_tlbl[0]));
1894         memset(labels, 0, sizeof(labels));
1895         memset(relocs, 0, sizeof(relocs));
1896
1897         build_r3000_tlbchange_handler_head(&p, K0, K1);
1898         build_pte_present(&p, &r, K0, K1, -1, label_nopage_tlbl);
1899         uasm_i_nop(&p); /* load delay */
1900         build_make_valid(&p, &r, K0, K1, -1);
1901         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1902
1903         uasm_l_nopage_tlbl(&l, p);
1904         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1905         uasm_i_nop(&p);
1906
1907         if (p >= handle_tlbl_end)
1908                 panic("TLB load handler fastpath space exceeded");
1909
1910         uasm_resolve_relocs(relocs, labels);
1911         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1912                  (unsigned int)(p - handle_tlbl));
1913
1914         dump_handler("r3000_tlb_load", handle_tlbl, handle_tlbl_size);
1915 }
1916
1917 static void build_r3000_tlb_store_handler(void)
1918 {
1919         u32 *p = handle_tlbs;
1920         const int handle_tlbs_size = handle_tlbs_end - handle_tlbs;
1921         struct uasm_label *l = labels;
1922         struct uasm_reloc *r = relocs;
1923
1924         memset(handle_tlbs, 0, handle_tlbs_size * sizeof(handle_tlbs[0]));
1925         memset(labels, 0, sizeof(labels));
1926         memset(relocs, 0, sizeof(relocs));
1927
1928         build_r3000_tlbchange_handler_head(&p, K0, K1);
1929         build_pte_writable(&p, &r, K0, K1, -1, label_nopage_tlbs);
1930         uasm_i_nop(&p); /* load delay */
1931         build_make_write(&p, &r, K0, K1, -1);
1932         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1933
1934         uasm_l_nopage_tlbs(&l, p);
1935         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1936         uasm_i_nop(&p);
1937
1938         if (p >= handle_tlbs_end)
1939                 panic("TLB store handler fastpath space exceeded");
1940
1941         uasm_resolve_relocs(relocs, labels);
1942         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1943                  (unsigned int)(p - handle_tlbs));
1944
1945         dump_handler("r3000_tlb_store", handle_tlbs, handle_tlbs_size);
1946 }
1947
1948 static void build_r3000_tlb_modify_handler(void)
1949 {
1950         u32 *p = handle_tlbm;
1951         const int handle_tlbm_size = handle_tlbm_end - handle_tlbm;
1952         struct uasm_label *l = labels;
1953         struct uasm_reloc *r = relocs;
1954
1955         memset(handle_tlbm, 0, handle_tlbm_size * sizeof(handle_tlbm[0]));
1956         memset(labels, 0, sizeof(labels));
1957         memset(relocs, 0, sizeof(relocs));
1958
1959         build_r3000_tlbchange_handler_head(&p, K0, K1);
1960         build_pte_modifiable(&p, &r, K0, K1,  -1, label_nopage_tlbm);
1961         uasm_i_nop(&p); /* load delay */
1962         build_make_write(&p, &r, K0, K1, -1);
1963         build_r3000_pte_reload_tlbwi(&p, K0, K1);
1964
1965         uasm_l_nopage_tlbm(&l, p);
1966         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1967         uasm_i_nop(&p);
1968
1969         if (p >= handle_tlbm_end)
1970                 panic("TLB modify handler fastpath space exceeded");
1971
1972         uasm_resolve_relocs(relocs, labels);
1973         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1974                  (unsigned int)(p - handle_tlbm));
1975
1976         dump_handler("r3000_tlb_modify", handle_tlbm, handle_tlbm_size);
1977 }
1978 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
1979
1980 /*
1981  * R4000 style TLB load/store/modify handlers.
1982  */
1983 static struct work_registers
1984 build_r4000_tlbchange_handler_head(u32 **p, struct uasm_label **l,
1985                                    struct uasm_reloc **r)
1986 {
1987         struct work_registers wr = build_get_work_registers(p);
1988
1989 #ifdef CONFIG_64BIT
1990         build_get_pmde64(p, l, r, wr.r1, wr.r2); /* get pmd in ptr */
1991 #else
1992         build_get_pgde32(p, wr.r1, wr.r2); /* get pgd in ptr */
1993 #endif
1994
1995 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1996         /*
1997          * For huge tlb entries, pmd doesn't contain an address but
1998          * instead contains the tlb pte. Check the PAGE_HUGE bit and
1999          * see if we need to jump to huge tlb processing.
2000          */
2001         build_is_huge_pte(p, r, wr.r1, wr.r2, label_tlb_huge_update);
2002 #endif
2003
2004         UASM_i_MFC0(p, wr.r1, C0_BADVADDR);
2005         UASM_i_LW(p, wr.r2, 0, wr.r2);
2006         UASM_i_SRL(p, wr.r1, wr.r1, PAGE_SHIFT + PTE_ORDER - PTE_T_LOG2);
2007         uasm_i_andi(p, wr.r1, wr.r1, (PTRS_PER_PTE - 1) << PTE_T_LOG2);
2008         UASM_i_ADDU(p, wr.r2, wr.r2, wr.r1);
2009
2010 #ifdef CONFIG_SMP
2011         uasm_l_smp_pgtable_change(l, *p);
2012 #endif
2013         iPTE_LW(p, wr.r1, wr.r2); /* get even pte */
2014         if (!m4kc_tlbp_war()) {
2015                 build_tlb_probe_entry(p);
2016                 if (cpu_has_htw) {
2017                         /* race condition happens, leaving */
2018                         uasm_i_ehb(p);
2019                         uasm_i_mfc0(p, wr.r3, C0_INDEX);
2020                         uasm_il_bltz(p, r, wr.r3, label_leave);
2021                         uasm_i_nop(p);
2022                 }
2023         }
2024         return wr;
2025 }
2026
2027 static void
2028 build_r4000_tlbchange_handler_tail(u32 **p, struct uasm_label **l,
2029                                    struct uasm_reloc **r, unsigned int tmp,
2030                                    unsigned int ptr)
2031 {
2032         uasm_i_ori(p, ptr, ptr, sizeof(pte_t));
2033         uasm_i_xori(p, ptr, ptr, sizeof(pte_t));
2034         build_update_entries(p, tmp, ptr);
2035         build_tlb_write_entry(p, l, r, tlb_indexed);
2036         uasm_l_leave(l, *p);
2037         build_restore_work_registers(p);
2038         uasm_i_eret(p); /* return from trap */
2039
2040 #ifdef CONFIG_64BIT
2041         build_get_pgd_vmalloc64(p, l, r, tmp, ptr, not_refill);
2042 #endif
2043 }
2044
2045 static void build_r4000_tlb_load_handler(void)
2046 {
2047         u32 *p = handle_tlbl;
2048         const int handle_tlbl_size = handle_tlbl_end - handle_tlbl;
2049         struct uasm_label *l = labels;
2050         struct uasm_reloc *r = relocs;
2051         struct work_registers wr;
2052
2053         memset(handle_tlbl, 0, handle_tlbl_size * sizeof(handle_tlbl[0]));
2054         memset(labels, 0, sizeof(labels));
2055         memset(relocs, 0, sizeof(relocs));
2056
2057         if (bcm1250_m3_war()) {
2058                 unsigned int segbits = 44;
2059
2060                 uasm_i_dmfc0(&p, K0, C0_BADVADDR);
2061                 uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
2062                 uasm_i_xor(&p, K0, K0, K1);
2063                 uasm_i_dsrl_safe(&p, K1, K0, 62);
2064                 uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
2065                 uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
2066                 uasm_i_or(&p, K0, K0, K1);
2067                 uasm_il_bnez(&p, &r, K0, label_leave);
2068                 /* No need for uasm_i_nop */
2069         }
2070
2071         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2072         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
2073         if (m4kc_tlbp_war())
2074                 build_tlb_probe_entry(&p);
2075
2076         if (cpu_has_rixi && !cpu_has_rixiex) {
2077                 /*
2078                  * If the page is not _PAGE_VALID, RI or XI could not
2079                  * have triggered it.  Skip the expensive test..
2080                  */
2081                 if (use_bbit_insns()) {
2082                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
2083                                       label_tlbl_goaround1);
2084                 } else {
2085                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
2086                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround1);
2087                 }
2088                 uasm_i_nop(&p);
2089
2090                 uasm_i_tlbr(&p);
2091
2092                 switch (current_cpu_type()) {
2093                 default:
2094                         if (cpu_has_mips_r2_exec_hazard) {
2095                                 uasm_i_ehb(&p);
2096
2097                 case CPU_CAVIUM_OCTEON:
2098                 case CPU_CAVIUM_OCTEON_PLUS:
2099                 case CPU_CAVIUM_OCTEON2:
2100                                 break;
2101                         }
2102                 }
2103
2104                 /* Examine  entrylo 0 or 1 based on ptr. */
2105                 if (use_bbit_insns()) {
2106                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
2107                 } else {
2108                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
2109                         uasm_i_beqz(&p, wr.r3, 8);
2110                 }
2111                 /* load it in the delay slot*/
2112                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
2113                 /* load it if ptr is odd */
2114                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
2115                 /*
2116                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
2117                  * XI must have triggered it.
2118                  */
2119                 if (use_bbit_insns()) {
2120                         uasm_il_bbit1(&p, &r, wr.r3, 1, label_nopage_tlbl);
2121                         uasm_i_nop(&p);
2122                         uasm_l_tlbl_goaround1(&l, p);
2123                 } else {
2124                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
2125                         uasm_il_bnez(&p, &r, wr.r3, label_nopage_tlbl);
2126                         uasm_i_nop(&p);
2127                 }
2128                 uasm_l_tlbl_goaround1(&l, p);
2129         }
2130         build_make_valid(&p, &r, wr.r1, wr.r2, wr.r3);
2131         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2132
2133 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2134         /*
2135          * This is the entry point when build_r4000_tlbchange_handler_head
2136          * spots a huge page.
2137          */
2138         uasm_l_tlb_huge_update(&l, p);
2139         iPTE_LW(&p, wr.r1, wr.r2);
2140         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
2141         build_tlb_probe_entry(&p);
2142
2143         if (cpu_has_rixi && !cpu_has_rixiex) {
2144                 /*
2145                  * If the page is not _PAGE_VALID, RI or XI could not
2146                  * have triggered it.  Skip the expensive test..
2147                  */
2148                 if (use_bbit_insns()) {
2149                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
2150                                       label_tlbl_goaround2);
2151                 } else {
2152                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
2153                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2154                 }
2155                 uasm_i_nop(&p);
2156
2157                 uasm_i_tlbr(&p);
2158
2159                 switch (current_cpu_type()) {
2160                 default:
2161                         if (cpu_has_mips_r2_exec_hazard) {
2162                                 uasm_i_ehb(&p);
2163
2164                 case CPU_CAVIUM_OCTEON:
2165                 case CPU_CAVIUM_OCTEON_PLUS:
2166                 case CPU_CAVIUM_OCTEON2:
2167                                 break;
2168                         }
2169                 }
2170
2171                 /* Examine  entrylo 0 or 1 based on ptr. */
2172                 if (use_bbit_insns()) {
2173                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
2174                 } else {
2175                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
2176                         uasm_i_beqz(&p, wr.r3, 8);
2177                 }
2178                 /* load it in the delay slot*/
2179                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
2180                 /* load it if ptr is odd */
2181                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
2182                 /*
2183                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
2184                  * XI must have triggered it.
2185                  */
2186                 if (use_bbit_insns()) {
2187                         uasm_il_bbit0(&p, &r, wr.r3, 1, label_tlbl_goaround2);
2188                 } else {
2189                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
2190                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2191                 }
2192                 if (PM_DEFAULT_MASK == 0)
2193                         uasm_i_nop(&p);
2194                 /*
2195                  * We clobbered C0_PAGEMASK, restore it.  On the other branch
2196                  * it is restored in build_huge_tlb_write_entry.
2197                  */
2198                 build_restore_pagemask(&p, &r, wr.r3, label_nopage_tlbl, 0);
2199
2200                 uasm_l_tlbl_goaround2(&l, p);
2201         }
2202         uasm_i_ori(&p, wr.r1, wr.r1, (_PAGE_ACCESSED | _PAGE_VALID));
2203         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2204 #endif
2205
2206         uasm_l_nopage_tlbl(&l, p);
2207         build_restore_work_registers(&p);
2208 #ifdef CONFIG_CPU_MICROMIPS
2209         if ((unsigned long)tlb_do_page_fault_0 & 1) {
2210                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_0));
2211                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_0));
2212                 uasm_i_jr(&p, K0);
2213         } else
2214 #endif
2215         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
2216         uasm_i_nop(&p);
2217
2218         if (p >= handle_tlbl_end)
2219                 panic("TLB load handler fastpath space exceeded");
2220
2221         uasm_resolve_relocs(relocs, labels);
2222         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
2223                  (unsigned int)(p - handle_tlbl));
2224
2225         dump_handler("r4000_tlb_load", handle_tlbl, handle_tlbl_size);
2226 }
2227
2228 static void build_r4000_tlb_store_handler(void)
2229 {
2230         u32 *p = handle_tlbs;
2231         const int handle_tlbs_size = handle_tlbs_end - handle_tlbs;
2232         struct uasm_label *l = labels;
2233         struct uasm_reloc *r = relocs;
2234         struct work_registers wr;
2235
2236         memset(handle_tlbs, 0, handle_tlbs_size * sizeof(handle_tlbs[0]));
2237         memset(labels, 0, sizeof(labels));
2238         memset(relocs, 0, sizeof(relocs));
2239
2240         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2241         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2242         if (m4kc_tlbp_war())
2243                 build_tlb_probe_entry(&p);
2244         build_make_write(&p, &r, wr.r1, wr.r2, wr.r3);
2245         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2246
2247 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2248         /*
2249          * This is the entry point when
2250          * build_r4000_tlbchange_handler_head spots a huge page.
2251          */
2252         uasm_l_tlb_huge_update(&l, p);
2253         iPTE_LW(&p, wr.r1, wr.r2);
2254         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2255         build_tlb_probe_entry(&p);
2256         uasm_i_ori(&p, wr.r1, wr.r1,
2257                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2258         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2259 #endif
2260
2261         uasm_l_nopage_tlbs(&l, p);
2262         build_restore_work_registers(&p);
2263 #ifdef CONFIG_CPU_MICROMIPS
2264         if ((unsigned long)tlb_do_page_fault_1 & 1) {
2265                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_1));
2266                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_1));
2267                 uasm_i_jr(&p, K0);
2268         } else
2269 #endif
2270         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2271         uasm_i_nop(&p);
2272
2273         if (p >= handle_tlbs_end)
2274                 panic("TLB store handler fastpath space exceeded");
2275
2276         uasm_resolve_relocs(relocs, labels);
2277         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
2278                  (unsigned int)(p - handle_tlbs));
2279
2280         dump_handler("r4000_tlb_store", handle_tlbs, handle_tlbs_size);
2281 }
2282
2283 static void build_r4000_tlb_modify_handler(void)
2284 {
2285         u32 *p = handle_tlbm;
2286         const int handle_tlbm_size = handle_tlbm_end - handle_tlbm;
2287         struct uasm_label *l = labels;
2288         struct uasm_reloc *r = relocs;
2289         struct work_registers wr;
2290
2291         memset(handle_tlbm, 0, handle_tlbm_size * sizeof(handle_tlbm[0]));
2292         memset(labels, 0, sizeof(labels));
2293         memset(relocs, 0, sizeof(relocs));
2294
2295         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2296         build_pte_modifiable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbm);
2297         if (m4kc_tlbp_war())
2298                 build_tlb_probe_entry(&p);
2299         /* Present and writable bits set, set accessed and dirty bits. */
2300         build_make_write(&p, &r, wr.r1, wr.r2, wr.r3);
2301         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2302
2303 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2304         /*
2305          * This is the entry point when
2306          * build_r4000_tlbchange_handler_head spots a huge page.
2307          */
2308         uasm_l_tlb_huge_update(&l, p);
2309         iPTE_LW(&p, wr.r1, wr.r2);
2310         build_pte_modifiable(&p, &r, wr.r1, wr.r2,  wr.r3, label_nopage_tlbm);
2311         build_tlb_probe_entry(&p);
2312         uasm_i_ori(&p, wr.r1, wr.r1,
2313                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2314         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2315 #endif
2316
2317         uasm_l_nopage_tlbm(&l, p);
2318         build_restore_work_registers(&p);
2319 #ifdef CONFIG_CPU_MICROMIPS
2320         if ((unsigned long)tlb_do_page_fault_1 & 1) {
2321                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_1));
2322                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_1));
2323                 uasm_i_jr(&p, K0);
2324         } else
2325 #endif
2326         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2327         uasm_i_nop(&p);
2328
2329         if (p >= handle_tlbm_end)
2330                 panic("TLB modify handler fastpath space exceeded");
2331
2332         uasm_resolve_relocs(relocs, labels);
2333         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
2334                  (unsigned int)(p - handle_tlbm));
2335
2336         dump_handler("r4000_tlb_modify", handle_tlbm, handle_tlbm_size);
2337 }
2338
2339 static void flush_tlb_handlers(void)
2340 {
2341         local_flush_icache_range((unsigned long)handle_tlbl,
2342                            (unsigned long)handle_tlbl_end);
2343         local_flush_icache_range((unsigned long)handle_tlbs,
2344                            (unsigned long)handle_tlbs_end);
2345         local_flush_icache_range((unsigned long)handle_tlbm,
2346                            (unsigned long)handle_tlbm_end);
2347         local_flush_icache_range((unsigned long)tlbmiss_handler_setup_pgd,
2348                            (unsigned long)tlbmiss_handler_setup_pgd_end);
2349 }
2350
2351 static void print_htw_config(void)
2352 {
2353         unsigned long config;
2354         unsigned int pwctl;
2355         const int field = 2 * sizeof(unsigned long);
2356
2357         config = read_c0_pwfield();
2358         pr_debug("PWField (0x%0*lx): GDI: 0x%02lx  UDI: 0x%02lx  MDI: 0x%02lx  PTI: 0x%02lx  PTEI: 0x%02lx\n",
2359                 field, config,
2360                 (config & MIPS_PWFIELD_GDI_MASK) >> MIPS_PWFIELD_GDI_SHIFT,
2361                 (config & MIPS_PWFIELD_UDI_MASK) >> MIPS_PWFIELD_UDI_SHIFT,
2362                 (config & MIPS_PWFIELD_MDI_MASK) >> MIPS_PWFIELD_MDI_SHIFT,
2363                 (config & MIPS_PWFIELD_PTI_MASK) >> MIPS_PWFIELD_PTI_SHIFT,
2364                 (config & MIPS_PWFIELD_PTEI_MASK) >> MIPS_PWFIELD_PTEI_SHIFT);
2365
2366         config = read_c0_pwsize();
2367         pr_debug("PWSize  (0x%0*lx): PS: 0x%lx  GDW: 0x%02lx  UDW: 0x%02lx  MDW: 0x%02lx  PTW: 0x%02lx  PTEW: 0x%02lx\n",
2368                 field, config,
2369                 (config & MIPS_PWSIZE_PS_MASK) >> MIPS_PWSIZE_PS_SHIFT,
2370                 (config & MIPS_PWSIZE_GDW_MASK) >> MIPS_PWSIZE_GDW_SHIFT,
2371                 (config & MIPS_PWSIZE_UDW_MASK) >> MIPS_PWSIZE_UDW_SHIFT,
2372                 (config & MIPS_PWSIZE_MDW_MASK) >> MIPS_PWSIZE_MDW_SHIFT,
2373                 (config & MIPS_PWSIZE_PTW_MASK) >> MIPS_PWSIZE_PTW_SHIFT,
2374                 (config & MIPS_PWSIZE_PTEW_MASK) >> MIPS_PWSIZE_PTEW_SHIFT);
2375
2376         pwctl = read_c0_pwctl();
2377         pr_debug("PWCtl   (0x%x): PWEn: 0x%x  XK: 0x%x  XS: 0x%x  XU: 0x%x  DPH: 0x%x  HugePg: 0x%x  Psn: 0x%x\n",
2378                 pwctl,
2379                 (pwctl & MIPS_PWCTL_PWEN_MASK) >> MIPS_PWCTL_PWEN_SHIFT,
2380                 (pwctl & MIPS_PWCTL_XK_MASK) >> MIPS_PWCTL_XK_SHIFT,
2381                 (pwctl & MIPS_PWCTL_XS_MASK) >> MIPS_PWCTL_XS_SHIFT,
2382                 (pwctl & MIPS_PWCTL_XU_MASK) >> MIPS_PWCTL_XU_SHIFT,
2383                 (pwctl & MIPS_PWCTL_DPH_MASK) >> MIPS_PWCTL_DPH_SHIFT,
2384                 (pwctl & MIPS_PWCTL_HUGEPG_MASK) >> MIPS_PWCTL_HUGEPG_SHIFT,
2385                 (pwctl & MIPS_PWCTL_PSN_MASK) >> MIPS_PWCTL_PSN_SHIFT);
2386 }
2387
2388 static void config_htw_params(void)
2389 {
2390         unsigned long pwfield, pwsize, ptei;
2391         unsigned int config;
2392
2393         /*
2394          * We are using 2-level page tables, so we only need to
2395          * setup GDW and PTW appropriately. UDW and MDW will remain 0.
2396          * The default value of GDI/UDI/MDI/PTI is 0xc. It is illegal to
2397          * write values less than 0xc in these fields because the entire
2398          * write will be dropped. As a result of which, we must preserve
2399          * the original reset values and overwrite only what we really want.
2400          */
2401
2402         pwfield = read_c0_pwfield();
2403         /* re-initialize the GDI field */
2404         pwfield &= ~MIPS_PWFIELD_GDI_MASK;
2405         pwfield |= PGDIR_SHIFT << MIPS_PWFIELD_GDI_SHIFT;
2406         /* re-initialize the PTI field including the even/odd bit */
2407         pwfield &= ~MIPS_PWFIELD_PTI_MASK;
2408         pwfield |= PAGE_SHIFT << MIPS_PWFIELD_PTI_SHIFT;
2409         if (CONFIG_PGTABLE_LEVELS >= 3) {
2410                 pwfield &= ~MIPS_PWFIELD_MDI_MASK;
2411                 pwfield |= PMD_SHIFT << MIPS_PWFIELD_MDI_SHIFT;
2412         }
2413         /* Set the PTEI right shift */
2414         ptei = _PAGE_GLOBAL_SHIFT << MIPS_PWFIELD_PTEI_SHIFT;
2415         pwfield |= ptei;
2416         write_c0_pwfield(pwfield);
2417         /* Check whether the PTEI value is supported */
2418         back_to_back_c0_hazard();
2419         pwfield = read_c0_pwfield();
2420         if (((pwfield & MIPS_PWFIELD_PTEI_MASK) << MIPS_PWFIELD_PTEI_SHIFT)
2421                 != ptei) {
2422                 pr_warn("Unsupported PTEI field value: 0x%lx. HTW will not be enabled",
2423                         ptei);
2424                 /*
2425                  * Drop option to avoid HTW being enabled via another path
2426                  * (eg htw_reset())
2427                  */
2428                 current_cpu_data.options &= ~MIPS_CPU_HTW;
2429                 return;
2430         }
2431
2432         pwsize = ilog2(PTRS_PER_PGD) << MIPS_PWSIZE_GDW_SHIFT;
2433         pwsize |= ilog2(PTRS_PER_PTE) << MIPS_PWSIZE_PTW_SHIFT;
2434         if (CONFIG_PGTABLE_LEVELS >= 3)
2435                 pwsize |= ilog2(PTRS_PER_PMD) << MIPS_PWSIZE_MDW_SHIFT;
2436
2437         /* Set pointer size to size of directory pointers */
2438         if (IS_ENABLED(CONFIG_64BIT))
2439                 pwsize |= MIPS_PWSIZE_PS_MASK;
2440         /* PTEs may be multiple pointers long (e.g. with XPA) */
2441         pwsize |= ((PTE_T_LOG2 - PGD_T_LOG2) << MIPS_PWSIZE_PTEW_SHIFT)
2442                         & MIPS_PWSIZE_PTEW_MASK;
2443
2444         write_c0_pwsize(pwsize);
2445
2446         /* Make sure everything is set before we enable the HTW */
2447         back_to_back_c0_hazard();
2448
2449         /*
2450          * Enable HTW (and only for XUSeg on 64-bit), and disable the rest of
2451          * the pwctl fields.
2452          */
2453         config = 1 << MIPS_PWCTL_PWEN_SHIFT;
2454         if (IS_ENABLED(CONFIG_64BIT))
2455                 config |= MIPS_PWCTL_XU_MASK;
2456         write_c0_pwctl(config);
2457         pr_info("Hardware Page Table Walker enabled\n");
2458
2459         print_htw_config();
2460 }
2461
2462 static void config_xpa_params(void)
2463 {
2464 #ifdef CONFIG_XPA
2465         unsigned int pagegrain;
2466
2467         if (mips_xpa_disabled) {
2468                 pr_info("Extended Physical Addressing (XPA) disabled\n");
2469                 return;
2470         }
2471
2472         pagegrain = read_c0_pagegrain();
2473         write_c0_pagegrain(pagegrain | PG_ELPA);
2474         back_to_back_c0_hazard();
2475         pagegrain = read_c0_pagegrain();
2476
2477         if (pagegrain & PG_ELPA)
2478                 pr_info("Extended Physical Addressing (XPA) enabled\n");
2479         else
2480                 panic("Extended Physical Addressing (XPA) disabled");
2481 #endif
2482 }
2483
2484 static void check_pabits(void)
2485 {
2486         unsigned long entry;
2487         unsigned pabits, fillbits;
2488
2489         if (!cpu_has_rixi || !_PAGE_NO_EXEC) {
2490                 /*
2491                  * We'll only be making use of the fact that we can rotate bits
2492                  * into the fill if the CPU supports RIXI, so don't bother
2493                  * probing this for CPUs which don't.
2494                  */
2495                 return;
2496         }
2497
2498         write_c0_entrylo0(~0ul);
2499         back_to_back_c0_hazard();
2500         entry = read_c0_entrylo0();
2501
2502         /* clear all non-PFN bits */
2503         entry &= ~((1 << MIPS_ENTRYLO_PFN_SHIFT) - 1);
2504         entry &= ~(MIPS_ENTRYLO_RI | MIPS_ENTRYLO_XI);
2505
2506         /* find a lower bound on PABITS, and upper bound on fill bits */
2507         pabits = fls_long(entry) + 6;
2508         fillbits = max_t(int, (int)BITS_PER_LONG - pabits, 0);
2509
2510         /* minus the RI & XI bits */
2511         fillbits -= min_t(unsigned, fillbits, 2);
2512
2513         if (fillbits >= ilog2(_PAGE_NO_EXEC))
2514                 fill_includes_sw_bits = true;
2515
2516         pr_debug("Entry* registers contain %u fill bits\n", fillbits);
2517 }
2518
2519 void build_tlb_refill_handler(void)
2520 {
2521         /*
2522          * The refill handler is generated per-CPU, multi-node systems
2523          * may have local storage for it. The other handlers are only
2524          * needed once.
2525          */
2526         static int run_once = 0;
2527
2528         if (IS_ENABLED(CONFIG_XPA) && !cpu_has_rixi)
2529                 panic("Kernels supporting XPA currently require CPUs with RIXI");
2530
2531         output_pgtable_bits_defines();
2532         check_pabits();
2533
2534 #ifdef CONFIG_64BIT
2535         check_for_high_segbits = current_cpu_data.vmbits > (PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
2536 #endif
2537
2538         switch (current_cpu_type()) {
2539         case CPU_R2000:
2540         case CPU_R3000:
2541         case CPU_R3000A:
2542         case CPU_R3081E:
2543         case CPU_TX3912:
2544         case CPU_TX3922:
2545         case CPU_TX3927:
2546 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
2547                 if (cpu_has_local_ebase)
2548                         build_r3000_tlb_refill_handler();
2549                 if (!run_once) {
2550                         if (!cpu_has_local_ebase)
2551                                 build_r3000_tlb_refill_handler();
2552                         build_setup_pgd();
2553                         build_r3000_tlb_load_handler();
2554                         build_r3000_tlb_store_handler();
2555                         build_r3000_tlb_modify_handler();
2556                         flush_tlb_handlers();
2557                         run_once++;
2558                 }
2559 #else
2560                 panic("No R3000 TLB refill handler");
2561 #endif
2562                 break;
2563
2564         case CPU_R6000:
2565         case CPU_R6000A:
2566                 panic("No R6000 TLB refill handler yet");
2567                 break;
2568
2569         case CPU_R8000:
2570                 panic("No R8000 TLB refill handler yet");
2571                 break;
2572
2573         default:
2574                 if (cpu_has_ldpte)
2575                         setup_pw();
2576
2577                 if (!run_once) {
2578                         scratch_reg = allocate_kscratch();
2579                         build_setup_pgd();
2580                         build_r4000_tlb_load_handler();
2581                         build_r4000_tlb_store_handler();
2582                         build_r4000_tlb_modify_handler();
2583                         if (cpu_has_ldpte)
2584                                 build_loongson3_tlb_refill_handler();
2585                         else if (!cpu_has_local_ebase)
2586                                 build_r4000_tlb_refill_handler();
2587                         flush_tlb_handlers();
2588                         run_once++;
2589                 }
2590                 if (cpu_has_local_ebase)
2591                         build_r4000_tlb_refill_handler();
2592                 if (cpu_has_xpa)
2593                         config_xpa_params();
2594                 if (cpu_has_htw)
2595                         config_htw_params();
2596         }
2597 }