arch/powerpc/kernel/head_8xx.S

   1 /*
   2  *  PowerPC version
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   5  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   6  *  Low-level exception handlers and MMU support
   7  *  rewritten by Paul Mackerras.
   8  *    Copyright (C) 1996 Paul Mackerras.
   9  *  MPC8xx modifications by Dan Malek
  10  *    Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  11  *
  12  *  This file contains low-level support and setup for PowerPC 8xx
  13  *  embedded processors, including trap and interrupt dispatch.
  14  *
  15  *  This program is free software; you can redistribute it and/or
  16  *  modify it under the terms of the GNU General Public License
  17  *  as published by the Free Software Foundation; either version
  18  *  2 of the License, or (at your option) any later version.
  19  *
  20  */
  21
  22 #include <linux/init.h>
  23 #include <asm/processor.h>
  24 #include <asm/page.h>
  25 #include <asm/mmu.h>
  26 #include <asm/cache.h>
  27 #include <asm/pgtable.h>
  28 #include <asm/cputable.h>
  29 #include <asm/thread_info.h>
  30 #include <asm/ppc_asm.h>
  31 #include <asm/asm-offsets.h>
  32 #include <asm/ptrace.h>
  33 #include <asm/fixmap.h>
  34 #include <asm/export.h>
  35
  36 #if CONFIG_TASK_SIZE <= 0x80000000 && CONFIG_PAGE_OFFSET >= 0x80000000
  37 /* By simply checking Address >= 0x80000000, we know if its a kernel address */
  38 #define SIMPLE_KERNEL_ADDRESS           1
  39 #endif
  40
  41 /*
  42  * We need an ITLB miss handler for kernel addresses if:
  43  * - Either we have modules
  44  * - Or we have not pinned the first 8M
  45  */
  46 #if defined(CONFIG_MODULES) || !defined(CONFIG_PIN_TLB_TEXT) || \
  47     defined(CONFIG_DEBUG_PAGEALLOC)
  48 #define ITLB_MISS_KERNEL        1
  49 #endif
  50
  51 /*
  52  * Value for the bits that have fixed value in RPN entries.
  53  * Also used for tagging DAR for DTLBerror.
  54  */
  55 #ifdef CONFIG_PPC_16K_PAGES
  56 #define RPN_PATTERN     (0x00f0 | MD_SPS16K)
  57 #else
  58 #define RPN_PATTERN     0x00f0
  59 #endif
  60
  61 #define PAGE_SHIFT_512K         19
  62 #define PAGE_SHIFT_8M           23
  63
  64         __HEAD
  65 _ENTRY(_stext);
  66 _ENTRY(_start);
  67
  68 /* MPC8xx
  69  * This port was done on an MBX board with an 860.  Right now I only
  70  * support an ELF compressed (zImage) boot from EPPC-Bug because the
  71  * code there loads up some registers before calling us:
  72  *   r3: ptr to board info data
  73  *   r4: initrd_start or if no initrd then 0
  74  *   r5: initrd_end - unused if r4 is 0
  75  *   r6: Start of command line string
  76  *   r7: End of command line string
  77  *
  78  * I decided to use conditional compilation instead of checking PVR and
  79  * adding more processor specific branches around code I don't need.
  80  * Since this is an embedded processor, I also appreciate any memory
  81  * savings I can get.
  82  *
  83  * The MPC8xx does not have any BATs, but it supports large page sizes.
  84  * We first initialize the MMU to support 8M byte pages, then load one
  85  * entry into each of the instruction and data TLBs to map the first
  86  * 8M 1:1.  I also mapped an additional I/O space 1:1 so we can get to
  87  * the "internal" processor registers before MMU_init is called.
  88  *
  89  *      -- Dan
  90  */
  91         .globl  __start
  92 __start:
  93         mr      r31,r3                  /* save device tree ptr */
  94
  95         /* We have to turn on the MMU right away so we get cache modes
  96          * set correctly.
  97          */
  98         bl      initial_mmu
  99
 100 /* We now have the lower 8 Meg mapped into TLB entries, and the caches
 101  * ready to work.
 102  */
 103
 104 turn_on_mmu:
 105         mfmsr   r0
 106         ori     r0,r0,MSR_DR|MSR_IR
 107         mtspr   SPRN_SRR1,r0
 108         lis     r0,start_here@h
 109         ori     r0,r0,start_here@l
 110         mtspr   SPRN_SRR0,r0
 111         rfi                             /* enables MMU */
 112
 113 /*
 114  * Exception entry code.  This code runs with address translation
 115  * turned off, i.e. using physical addresses.
 116  * We assume sprg3 has the physical address of the current
 117  * task's thread_struct.
 118  */
 119 #define EXCEPTION_PROLOG        \
 120         EXCEPTION_PROLOG_0;     \
 121         mfcr    r10;            \
 122         EXCEPTION_PROLOG_1;     \
 123         EXCEPTION_PROLOG_2
 124
 125 #define EXCEPTION_PROLOG_0      \
 126         mtspr   SPRN_SPRG_SCRATCH0,r10; \
 127         mtspr   SPRN_SPRG_SCRATCH1,r11
 128
 129 #define EXCEPTION_PROLOG_1      \
 130         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
 131         andi.   r11,r11,MSR_PR; \
 132         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 133         beq     1f;             \
 134         mfspr   r11,SPRN_SPRG_THREAD;   \
 135         lwz     r11,THREAD_INFO-THREAD(r11);    \
 136         addi    r11,r11,THREAD_SIZE;    \
 137         tophys(r11,r11);        \
 138 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 139
 140
 141 #define EXCEPTION_PROLOG_2      \
 142         stw     r10,_CCR(r11);          /* save registers */ \
 143         stw     r12,GPR12(r11); \
 144         stw     r9,GPR9(r11);   \
 145         mfspr   r10,SPRN_SPRG_SCRATCH0; \
 146         stw     r10,GPR10(r11); \
 147         mfspr   r12,SPRN_SPRG_SCRATCH1; \
 148         stw     r12,GPR11(r11); \
 149         mflr    r10;            \
 150         stw     r10,_LINK(r11); \
 151         mfspr   r12,SPRN_SRR0;  \
 152         mfspr   r9,SPRN_SRR1;   \
 153         stw     r1,GPR1(r11);   \
 154         stw     r1,0(r11);      \
 155         tovirt(r1,r11);                 /* set new kernel sp */ \
 156         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 157         mtmsr   r10;            \
 158         stw     r0,GPR0(r11);   \
 159         SAVE_4GPRS(3, r11);     \
 160         SAVE_2GPRS(7, r11)
 161
 162 /*
 163  * Exception exit code.
 164  */
 165 #define EXCEPTION_EPILOG_0      \
 166         mfspr   r10,SPRN_SPRG_SCRATCH0; \
 167         mfspr   r11,SPRN_SPRG_SCRATCH1
 168
 169 /*
 170  * Note: code which follows this uses cr0.eq (set if from kernel),
 171  * r11, r12 (SRR0), and r9 (SRR1).
 172  *
 173  * Note2: once we have set r1 we are in a position to take exceptions
 174  * again, and we could thus set MSR:RI at that point.
 175  */
 176
 177 /*
 178  * Exception vectors.
 179  */
 180 #define EXCEPTION(n, label, hdlr, xfer)         \
 181         . = n;                                  \
 182 label:                                          \
 183         EXCEPTION_PROLOG;                       \
 184         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 185         xfer(n, hdlr)
 186
 187 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 188         li      r10,trap;                                       \
 189         stw     r10,_TRAP(r11);                                 \
 190         li      r10,MSR_KERNEL;                                 \
 191         copyee(r10, r9);                                        \
 192         bl      tfer;                                           \
 193 i##n:                                                           \
 194         .long   hdlr;                                           \
 195         .long   ret
 196
 197 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 198 #define NOCOPY(d, s)
 199
 200 #define EXC_XFER_STD(n, hdlr)           \
 201         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 202                           ret_from_except_full)
 203
 204 #define EXC_XFER_LITE(n, hdlr)          \
 205         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 206                           ret_from_except)
 207
 208 #define EXC_XFER_EE(n, hdlr)            \
 209         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 210                           ret_from_except_full)
 211
 212 #define EXC_XFER_EE_LITE(n, hdlr)       \
 213         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 214                           ret_from_except)
 215
 216 /* System reset */
 217         EXCEPTION(0x100, Reset, system_reset_exception, EXC_XFER_STD)
 218
 219 /* Machine check */
 220         . = 0x200
 221 MachineCheck:
 222         EXCEPTION_PROLOG
 223         mfspr r4,SPRN_DAR
 224         stw r4,_DAR(r11)
 225         li r5,RPN_PATTERN
 226         mtspr SPRN_DAR,r5       /* Tag DAR, to be used in DTLB Error */
 227         mfspr r5,SPRN_DSISR
 228         stw r5,_DSISR(r11)
 229         addi r3,r1,STACK_FRAME_OVERHEAD
 230         EXC_XFER_STD(0x200, machine_check_exception)
 231
 232 /* Data access exception.
 233  * This is "never generated" by the MPC8xx.
 234  */
 235         . = 0x300
 236 DataAccess:
 237
 238 /* Instruction access exception.
 239  * This is "never generated" by the MPC8xx.
 240  */
 241         . = 0x400
 242 InstructionAccess:
 243
 244 /* External interrupt */
 245         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 246
 247 /* Alignment exception */
 248         . = 0x600
 249 Alignment:
 250         EXCEPTION_PROLOG
 251         mfspr   r4,SPRN_DAR
 252         stw     r4,_DAR(r11)
 253         li      r5,RPN_PATTERN
 254         mtspr   SPRN_DAR,r5     /* Tag DAR, to be used in DTLB Error */
 255         mfspr   r5,SPRN_DSISR
 256         stw     r5,_DSISR(r11)
 257         addi    r3,r1,STACK_FRAME_OVERHEAD
 258         EXC_XFER_EE(0x600, alignment_exception)
 259
 260 /* Program check exception */
 261         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
 262
 263 /* No FPU on MPC8xx.  This exception is not supposed to happen.
 264 */
 265         EXCEPTION(0x800, FPUnavailable, unknown_exception, EXC_XFER_STD)
 266
 267 /* Decrementer */
 268         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 269
 270         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
 271         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
 272
 273 /* System call */
 274         . = 0xc00
 275 SystemCall:
 276         EXCEPTION_PROLOG
 277         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 278
 279 /* Single step - not used on 601 */
 280         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
 281         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
 282         EXCEPTION(0xf00, Trap_0f, unknown_exception, EXC_XFER_EE)
 283
 284 /* On the MPC8xx, this is a software emulation interrupt.  It occurs
 285  * for all unimplemented and illegal instructions.
 286  */
 287         EXCEPTION(0x1000, SoftEmu, program_check_exception, EXC_XFER_STD)
 288
 289         . = 0x1100
 290 /*
 291  * For the MPC8xx, this is a software tablewalk to load the instruction
 292  * TLB.  The task switch loads the M_TW register with the pointer to the first
 293  * level table.
 294  * If we discover there is no second level table (value is zero) or if there
 295  * is an invalid pte, we load that into the TLB, which causes another fault
 296  * into the TLB Error interrupt where we can handle such problems.
 297  * We have to use the MD_xxx registers for the tablewalk because the
 298  * equivalent MI_xxx registers only perform the attribute functions.
 299  */
 300
 301 #ifdef CONFIG_8xx_CPU15
 302 #define INVALIDATE_ADJACENT_PAGES_CPU15(tmp, addr)      \
 303         addi    tmp, addr, PAGE_SIZE;   \
 304         tlbie   tmp;                    \
 305         addi    tmp, addr, -PAGE_SIZE;  \
 306         tlbie   tmp
 307 #else
 308 #define INVALIDATE_ADJACENT_PAGES_CPU15(tmp, addr)
 309 #endif
 310
 311 InstructionTLBMiss:
 312 #if defined(ITLB_MISS_KERNEL) || defined(CONFIG_HUGETLB_PAGE)
 313         mtspr   SPRN_SPRG_SCRATCH2, r3
 314 #endif
 315         EXCEPTION_PROLOG_0
 316 #ifdef CONFIG_PPC_8xx_PERF_EVENT
 317         lis     r10, (itlb_miss_counter - PAGE_OFFSET)@ha
 318         lwz     r11, (itlb_miss_counter - PAGE_OFFSET)@l(r10)
 319         addi    r11, r11, 1
 320         stw     r11, (itlb_miss_counter - PAGE_OFFSET)@l(r10)
 321 #endif
 322
 323         /* If we are faulting a kernel address, we have to use the
 324          * kernel page tables.
 325          */
 326         mfspr   r10, SPRN_SRR0  /* Get effective address of fault */
 327         INVALIDATE_ADJACENT_PAGES_CPU15(r11, r10)
 328         /* Only modules will cause ITLB Misses as we always
 329          * pin the first 8MB of kernel memory */
 330 #if defined(ITLB_MISS_KERNEL) || defined(CONFIG_HUGETLB_PAGE)
 331         mfcr    r3
 332 #endif
 333 #ifdef ITLB_MISS_KERNEL
 334 #if defined(SIMPLE_KERNEL_ADDRESS) && defined(CONFIG_PIN_TLB_TEXT)
 335         andis.  r11, r10, 0x8000        /* Address >= 0x80000000 */
 336 #else
 337         rlwinm  r11, r10, 16, 0xfff8
 338         cmpli   cr0, r11, PAGE_OFFSET@h
 339 #ifndef CONFIG_PIN_TLB_TEXT
 340         /* It is assumed that kernel code fits into the first 8M page */
 341 _ENTRY(ITLBMiss_cmp)
 342         cmpli   cr7, r11, (PAGE_OFFSET + 0x0800000)@h
 343 #endif
 344 #endif
 345 #endif
 346         mfspr   r11, SPRN_M_TW  /* Get level 1 table */
 347 #ifdef ITLB_MISS_KERNEL
 348 #if defined(SIMPLE_KERNEL_ADDRESS) && defined(CONFIG_PIN_TLB_TEXT)
 349         beq+    3f
 350 #else
 351         blt+    3f
 352 #endif
 353 #ifndef CONFIG_PIN_TLB_TEXT
 354         blt     cr7, ITLBMissLinear
 355 #endif
 356         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@ha
 357 3:
 358 #endif
 359         /* Insert level 1 index */
 360         rlwimi  r11, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 361         lwz     r11, (swapper_pg_dir-PAGE_OFFSET)@l(r11)        /* Get the level 1 entry */
 362
 363         /* Extract level 2 index */
 364         rlwinm  r10, r10, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 365 #ifdef CONFIG_HUGETLB_PAGE
 366         mtcr    r11
 367         bt-     28, 10f         /* bit 28 = Large page (8M) */
 368         bt-     29, 20f         /* bit 29 = Large page (8M or 512k) */
 369 #endif
 370         rlwimi  r10, r11, 0, 0, 32 - PAGE_SHIFT - 1     /* Add level 2 base */
 371         lwz     r10, 0(r10)     /* Get the pte */
 372 4:
 373 #if defined(ITLB_MISS_KERNEL) || defined(CONFIG_HUGETLB_PAGE)
 374         mtcr    r3
 375 #endif
 376         /* Insert the APG into the TWC from the Linux PTE. */
 377         rlwimi  r11, r10, 0, 25, 26
 378         /* Load the MI_TWC with the attributes for this "segment." */
 379         mtspr   SPRN_MI_TWC, r11        /* Set segment attributes */
 380
 381 #if defined (CONFIG_HUGETLB_PAGE) && defined (CONFIG_PPC_4K_PAGES)
 382         rlwimi  r10, r11, 1, MI_SPS16K
 383 #endif
 384 #ifdef CONFIG_SWAP
 385         rlwinm  r11, r10, 32-5, _PAGE_PRESENT
 386         and     r11, r11, r10
 387         rlwimi  r10, r11, 0, _PAGE_PRESENT
 388 #endif
 389         li      r11, RPN_PATTERN
 390         /* The Linux PTE won't go exactly into the MMU TLB.
 391          * Software indicator bits 20-23 and 28 must be clear.
 392          * Software indicator bits 24, 25, 26, and 27 must be
 393          * set.  All other Linux PTE bits control the behavior
 394          * of the MMU.
 395          */
 396 #if defined (CONFIG_HUGETLB_PAGE) && defined (CONFIG_PPC_4K_PAGES)
 397         rlwimi  r10, r11, 0, 0x0ff0     /* Set 24-27, clear 20-23 */
 398 #else
 399         rlwimi  r10, r11, 0, 0x0ff8     /* Set 24-27, clear 20-23,28 */
 400 #endif
 401         mtspr   SPRN_MI_RPN, r10        /* Update TLB entry */
 402
 403         /* Restore registers */
 404 #if defined(ITLB_MISS_KERNEL) || defined(CONFIG_HUGETLB_PAGE)
 405         mfspr   r3, SPRN_SPRG_SCRATCH2
 406 #endif
 407         EXCEPTION_EPILOG_0
 408         rfi
 409
 410 #ifdef CONFIG_HUGETLB_PAGE
 411 10:     /* 8M pages */
 412 #ifdef CONFIG_PPC_16K_PAGES
 413         /* Extract level 2 index */
 414         rlwinm  r10, r10, 32 - (PAGE_SHIFT_8M - PAGE_SHIFT), 32 + PAGE_SHIFT_8M - (PAGE_SHIFT << 1), 29
 415         /* Add level 2 base */
 416         rlwimi  r10, r11, 0, 0, 32 + PAGE_SHIFT_8M - (PAGE_SHIFT << 1) - 1
 417 #else
 418         /* Level 2 base */
 419         rlwinm  r10, r11, 0, ~HUGEPD_SHIFT_MASK
 420 #endif
 421         lwz     r10, 0(r10)     /* Get the pte */
 422         rlwinm  r11, r11, 0, 0xf
 423         b       4b
 424
 425 20:     /* 512k pages */
 426         /* Extract level 2 index */
 427         rlwinm  r10, r10, 32 - (PAGE_SHIFT_512K - PAGE_SHIFT), 32 + PAGE_SHIFT_512K - (PAGE_SHIFT << 1), 29
 428         /* Add level 2 base */
 429         rlwimi  r10, r11, 0, 0, 32 + PAGE_SHIFT_512K - (PAGE_SHIFT << 1) - 1
 430         lwz     r10, 0(r10)     /* Get the pte */
 431         rlwinm  r11, r11, 0, 0xf
 432         b       4b
 433 #endif
 434
 435         . = 0x1200
 436 DataStoreTLBMiss:
 437         mtspr   SPRN_SPRG_SCRATCH2, r3
 438         EXCEPTION_PROLOG_0
 439 #ifdef CONFIG_PPC_8xx_PERF_EVENT
 440         lis     r10, (dtlb_miss_counter - PAGE_OFFSET)@ha
 441         lwz     r11, (dtlb_miss_counter - PAGE_OFFSET)@l(r10)
 442         addi    r11, r11, 1
 443         stw     r11, (dtlb_miss_counter - PAGE_OFFSET)@l(r10)
 444 #endif
 445         mfcr    r3
 446
 447         /* If we are faulting a kernel address, we have to use the
 448          * kernel page tables.
 449          */
 450         mfspr   r10, SPRN_MD_EPN
 451         rlwinm  r11, r10, 16, 0xfff8
 452         cmpli   cr0, r11, PAGE_OFFSET@h
 453         mfspr   r11, SPRN_M_TW  /* Get level 1 table */
 454         blt+    3f
 455         rlwinm  r11, r10, 16, 0xfff8
 456 #ifndef CONFIG_PIN_TLB_IMMR
 457         cmpli   cr0, r11, VIRT_IMMR_BASE@h
 458 #endif
 459 _ENTRY(DTLBMiss_cmp)
 460         cmpli   cr7, r11, (PAGE_OFFSET + 0x1800000)@h
 461 #ifndef CONFIG_PIN_TLB_IMMR
 462 _ENTRY(DTLBMiss_jmp)
 463         beq-    DTLBMissIMMR
 464 #endif
 465         blt     cr7, DTLBMissLinear
 466         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@ha
 467 3:
 468
 469         /* Insert level 1 index */
 470         rlwimi  r11, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 471         lwz     r11, (swapper_pg_dir-PAGE_OFFSET)@l(r11)        /* Get the level 1 entry */
 472
 473         /* We have a pte table, so load fetch the pte from the table.
 474          */
 475         /* Extract level 2 index */
 476         rlwinm  r10, r10, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 477 #ifdef CONFIG_HUGETLB_PAGE
 478         mtcr    r11
 479         bt-     28, 10f         /* bit 28 = Large page (8M) */
 480         bt-     29, 20f         /* bit 29 = Large page (8M or 512k) */
 481 #endif
 482         rlwimi  r10, r11, 0, 0, 32 - PAGE_SHIFT - 1     /* Add level 2 base */
 483         lwz     r10, 0(r10)     /* Get the pte */
 484 4:
 485         mtcr    r3
 486
 487         /* Insert the Guarded flag and APG into the TWC from the Linux PTE.
 488          * It is bit 26-27 of both the Linux PTE and the TWC (at least
 489          * I got that right :-).  It will be better when we can put
 490          * this into the Linux pgd/pmd and load it in the operation
 491          * above.
 492          */
 493         rlwimi  r11, r10, 0, 26, 27
 494         /* Insert the WriteThru flag into the TWC from the Linux PTE.
 495          * It is bit 25 in the Linux PTE and bit 30 in the TWC
 496          */
 497         rlwimi  r11, r10, 32-5, 30, 30
 498         mtspr   SPRN_MD_TWC, r11
 499
 500         /* In 4k pages mode, SPS (bit 28) in RPN must match PS[1] (bit 29)
 501          * In 16k pages mode, SPS is always 1 */
 502 #if defined (CONFIG_HUGETLB_PAGE) && defined (CONFIG_PPC_4K_PAGES)
 503         rlwimi  r10, r11, 1, MD_SPS16K
 504 #endif
 505         /* Both _PAGE_ACCESSED and _PAGE_PRESENT has to be set.
 506          * We also need to know if the insn is a load/store, so:
 507          * Clear _PAGE_PRESENT and load that which will
 508          * trap into DTLB Error with store bit set accordinly.
 509          */
 510         /* PRESENT=0x1, ACCESSED=0x20
 511          * r11 = ((r10 & PRESENT) & ((r10 & ACCESSED) >> 5));
 512          * r10 = (r10 & ~PRESENT) | r11;
 513          */
 514 #ifdef CONFIG_SWAP
 515         rlwinm  r11, r10, 32-5, _PAGE_PRESENT
 516         and     r11, r11, r10
 517         rlwimi  r10, r11, 0, _PAGE_PRESENT
 518 #endif
 519         /* The Linux PTE won't go exactly into the MMU TLB.
 520          * Software indicator bits 22 and 28 must be clear.
 521          * Software indicator bits 24, 25, 26, and 27 must be
 522          * set.  All other Linux PTE bits control the behavior
 523          * of the MMU.
 524          */
 525         li      r11, RPN_PATTERN
 526 #if defined (CONFIG_HUGETLB_PAGE) && defined (CONFIG_PPC_4K_PAGES)
 527         rlwimi  r10, r11, 0, 24, 27     /* Set 24-27 */
 528 #else
 529         rlwimi  r10, r11, 0, 24, 28     /* Set 24-27, clear 28 */
 530 #endif
 531         rlwimi  r10, r11, 0, 20, 20     /* clear 20 */
 532         mtspr   SPRN_MD_RPN, r10        /* Update TLB entry */
 533
 534         /* Restore registers */
 535         mfspr   r3, SPRN_SPRG_SCRATCH2
 536         mtspr   SPRN_DAR, r11   /* Tag DAR */
 537         EXCEPTION_EPILOG_0
 538         rfi
 539
 540 #ifdef CONFIG_HUGETLB_PAGE
 541 10:     /* 8M pages */
 542         /* Extract level 2 index */
 543 #ifdef CONFIG_PPC_16K_PAGES
 544         rlwinm  r10, r10, 32 - (PAGE_SHIFT_8M - PAGE_SHIFT), 32 + PAGE_SHIFT_8M - (PAGE_SHIFT << 1), 29
 545         /* Add level 2 base */
 546         rlwimi  r10, r11, 0, 0, 32 + PAGE_SHIFT_8M - (PAGE_SHIFT << 1) - 1
 547 #else
 548         /* Level 2 base */
 549         rlwinm  r10, r11, 0, ~HUGEPD_SHIFT_MASK
 550 #endif
 551         lwz     r10, 0(r10)     /* Get the pte */
 552         rlwinm  r11, r11, 0, 0xf
 553         b       4b
 554
 555 20:     /* 512k pages */
 556         /* Extract level 2 index */
 557         rlwinm  r10, r10, 32 - (PAGE_SHIFT_512K - PAGE_SHIFT), 32 + PAGE_SHIFT_512K - (PAGE_SHIFT << 1), 29
 558         /* Add level 2 base */
 559         rlwimi  r10, r11, 0, 0, 32 + PAGE_SHIFT_512K - (PAGE_SHIFT << 1) - 1
 560         lwz     r10, 0(r10)     /* Get the pte */
 561         rlwinm  r11, r11, 0, 0xf
 562         b       4b
 563 #endif
 564
 565 /* This is an instruction TLB error on the MPC8xx.  This could be due
 566  * to many reasons, such as executing guarded memory or illegal instruction
 567  * addresses.  There is nothing to do but handle a big time error fault.
 568  */
 569         . = 0x1300
 570 InstructionTLBError:
 571         EXCEPTION_PROLOG
 572         mr      r4,r12
 573         andis.  r5,r9,DSISR_SRR1_MATCH_32S@h /* Filter relevant SRR1 bits */
 574         andis.  r10,r9,SRR1_ISI_NOPT@h
 575         beq+    1f
 576         tlbie   r4
 577 itlbie:
 578         /* 0x400 is InstructionAccess exception, needed by bad_page_fault() */
 579 1:      EXC_XFER_LITE(0x400, handle_page_fault)
 580
 581 /* This is the data TLB error on the MPC8xx.  This could be due to
 582  * many reasons, including a dirty update to a pte.  We bail out to
 583  * a higher level function that can handle it.
 584  */
 585         . = 0x1400
 586 DataTLBError:
 587         EXCEPTION_PROLOG_0
 588         mfcr    r10
 589
 590         mfspr   r11, SPRN_DAR
 591         cmpwi   cr0, r11, RPN_PATTERN
 592         beq-    FixupDAR        /* must be a buggy dcbX, icbi insn. */
 593 DARFixed:/* Return from dcbx instruction bug workaround */
 594         EXCEPTION_PROLOG_1
 595         EXCEPTION_PROLOG_2
 596         mfspr   r5,SPRN_DSISR
 597         stw     r5,_DSISR(r11)
 598         mfspr   r4,SPRN_DAR
 599         andis.  r10,r5,DSISR_NOHPTE@h
 600         beq+    1f
 601         tlbie   r4
 602 dtlbie:
 603 1:      li      r10,RPN_PATTERN
 604         mtspr   SPRN_DAR,r10    /* Tag DAR, to be used in DTLB Error */
 605         /* 0x300 is DataAccess exception, needed by bad_page_fault() */
 606         EXC_XFER_LITE(0x300, handle_page_fault)
 607
 608         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
 609         EXCEPTION(0x1600, Trap_16, unknown_exception, EXC_XFER_EE)
 610         EXCEPTION(0x1700, Trap_17, unknown_exception, EXC_XFER_EE)
 611         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
 612         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
 613         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
 614         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
 615
 616 /* On the MPC8xx, these next four traps are used for development
 617  * support of breakpoints and such.  Someday I will get around to
 618  * using them.
 619  */
 620         . = 0x1c00
 621 DataBreakpoint:
 622         EXCEPTION_PROLOG_0
 623         mfcr    r10
 624         mfspr   r11, SPRN_SRR0
 625         cmplwi  cr0, r11, (dtlbie - PAGE_OFFSET)@l
 626         cmplwi  cr7, r11, (itlbie - PAGE_OFFSET)@l
 627         beq-    cr0, 11f
 628         beq-    cr7, 11f
 629         EXCEPTION_PROLOG_1
 630         EXCEPTION_PROLOG_2
 631         addi    r3,r1,STACK_FRAME_OVERHEAD
 632         mfspr   r4,SPRN_BAR
 633         stw     r4,_DAR(r11)
 634         mfspr   r5,SPRN_DSISR
 635         EXC_XFER_EE(0x1c00, do_break)
 636 11:
 637         mtcr    r10
 638         EXCEPTION_EPILOG_0
 639         rfi
 640
 641 #ifdef CONFIG_PPC_8xx_PERF_EVENT
 642         . = 0x1d00
 643 InstructionBreakpoint:
 644         EXCEPTION_PROLOG_0
 645         lis     r10, (instruction_counter - PAGE_OFFSET)@ha
 646         lwz     r11, (instruction_counter - PAGE_OFFSET)@l(r10)
 647         addi    r11, r11, -1
 648         stw     r11, (instruction_counter - PAGE_OFFSET)@l(r10)
 649         lis     r10, 0xffff
 650         ori     r10, r10, 0x01
 651         mtspr   SPRN_COUNTA, r10
 652         EXCEPTION_EPILOG_0
 653         rfi
 654 #else
 655         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
 656 #endif
 657         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
 658         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
 659
 660         . = 0x2000
 661
 662 /*
 663  * Bottom part of DataStoreTLBMiss handlers for IMMR area and linear RAM.
 664  * not enough space in the DataStoreTLBMiss area.
 665  */
 666 DTLBMissIMMR:
 667         mtcr    r3
 668         /* Set 512k byte guarded page and mark it valid */
 669         li      r10, MD_PS512K | MD_GUARDED | MD_SVALID
 670         mtspr   SPRN_MD_TWC, r10
 671         mfspr   r10, SPRN_IMMR                  /* Get current IMMR */
 672         rlwinm  r10, r10, 0, 0xfff80000         /* Get 512 kbytes boundary */
 673         ori     r10, r10, 0xf0 | MD_SPS16K | _PAGE_SHARED | _PAGE_DIRTY | \
 674                           _PAGE_PRESENT | _PAGE_NO_CACHE
 675         mtspr   SPRN_MD_RPN, r10        /* Update TLB entry */
 676
 677         li      r11, RPN_PATTERN
 678         mtspr   SPRN_DAR, r11   /* Tag DAR */
 679         mfspr   r3, SPRN_SPRG_SCRATCH2
 680         EXCEPTION_EPILOG_0
 681         rfi
 682
 683 DTLBMissLinear:
 684         mtcr    r3
 685         /* Set 8M byte page and mark it valid */
 686         li      r11, MD_PS8MEG | MD_SVALID
 687         mtspr   SPRN_MD_TWC, r11
 688         rlwinm  r10, r10, 0, 0x0f800000 /* 8xx supports max 256Mb RAM */
 689         ori     r10, r10, 0xf0 | MD_SPS16K | _PAGE_SHARED | _PAGE_DIRTY | \
 690                           _PAGE_PRESENT
 691         mtspr   SPRN_MD_RPN, r10        /* Update TLB entry */
 692
 693         li      r11, RPN_PATTERN
 694         mtspr   SPRN_DAR, r11   /* Tag DAR */
 695         mfspr   r3, SPRN_SPRG_SCRATCH2
 696         EXCEPTION_EPILOG_0
 697         rfi
 698
 699 #ifndef CONFIG_PIN_TLB_TEXT
 700 ITLBMissLinear:
 701         mtcr    r3
 702         /* Set 8M byte page and mark it valid */
 703         li      r11, MI_PS8MEG | MI_SVALID | _PAGE_EXEC
 704         mtspr   SPRN_MI_TWC, r11
 705         rlwinm  r10, r10, 0, 0x0f800000 /* 8xx supports max 256Mb RAM */
 706         ori     r10, r10, 0xf0 | MI_SPS16K | _PAGE_SHARED | _PAGE_DIRTY | \
 707                           _PAGE_PRESENT
 708         mtspr   SPRN_MI_RPN, r10        /* Update TLB entry */
 709
 710         mfspr   r3, SPRN_SPRG_SCRATCH2
 711         EXCEPTION_EPILOG_0
 712         rfi
 713 #endif
 714
 715 /* This is the procedure to calculate the data EA for buggy dcbx,dcbi instructions
 716  * by decoding the registers used by the dcbx instruction and adding them.
 717  * DAR is set to the calculated address.
 718  */
 719  /* define if you don't want to use self modifying code */
 720 #define NO_SELF_MODIFYING_CODE
 721 FixupDAR:/* Entry point for dcbx workaround. */
 722         mtspr   SPRN_SPRG_SCRATCH2, r10
 723         /* fetch instruction from memory. */
 724         mfspr   r10, SPRN_SRR0
 725         rlwinm  r11, r10, 16, 0xfff8
 726         cmpli   cr0, r11, PAGE_OFFSET@h
 727         mfspr   r11, SPRN_M_TW  /* Get level 1 table */
 728         blt+    3f
 729         rlwinm  r11, r10, 16, 0xfff8
 730 _ENTRY(FixupDAR_cmp)
 731         cmpli   cr7, r11, (PAGE_OFFSET + 0x1800000)@h
 732         /* create physical page address from effective address */
 733         tophys(r11, r10)
 734         blt-    cr7, 201f
 735         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@ha
 736         /* Insert level 1 index */
 737 3:      rlwimi  r11, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 738         lwz     r11, (swapper_pg_dir-PAGE_OFFSET)@l(r11)        /* Get the level 1 entry */
 739         mtcr    r11
 740         bt      28,200f         /* bit 28 = Large page (8M) */
 741         bt      29,202f         /* bit 29 = Large page (8M or 512K) */
 742         rlwinm  r11, r11,0,0,19 /* Extract page descriptor page address */
 743         /* Insert level 2 index */
 744         rlwimi  r11, r10, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 745         lwz     r11, 0(r11)     /* Get the pte */
 746         /* concat physical page address(r11) and page offset(r10) */
 747         rlwimi  r11, r10, 0, 32 - PAGE_SHIFT, 31
 748 201:    lwz     r11,0(r11)
 749 /* Check if it really is a dcbx instruction. */
 750 /* dcbt and dcbtst does not generate DTLB Misses/Errors,
 751  * no need to include them here */
 752         xoris   r10, r11, 0x7c00        /* check if major OP code is 31 */
 753         rlwinm  r10, r10, 0, 21, 5
 754         cmpwi   cr0, r10, 2028  /* Is dcbz? */
 755         beq+    142f
 756         cmpwi   cr0, r10, 940   /* Is dcbi? */
 757         beq+    142f
 758         cmpwi   cr0, r10, 108   /* Is dcbst? */
 759         beq+    144f            /* Fix up store bit! */
 760         cmpwi   cr0, r10, 172   /* Is dcbf? */
 761         beq+    142f
 762         cmpwi   cr0, r10, 1964  /* Is icbi? */
 763         beq+    142f
 764 141:    mfspr   r10,SPRN_SPRG_SCRATCH2
 765         b       DARFixed        /* Nope, go back to normal TLB processing */
 766
 767         /* concat physical page address(r11) and page offset(r10) */
 768 200:
 769 #ifdef CONFIG_PPC_16K_PAGES
 770         rlwinm  r11, r11, 0, 0, 32 + PAGE_SHIFT_8M - (PAGE_SHIFT << 1) - 1
 771         rlwimi  r11, r10, 32 - (PAGE_SHIFT_8M - 2), 32 + PAGE_SHIFT_8M - (PAGE_SHIFT << 1), 29
 772 #else
 773         rlwinm  r11, r10, 0, ~HUGEPD_SHIFT_MASK
 774 #endif
 775         lwz     r11, 0(r11)     /* Get the pte */
 776         /* concat physical page address(r11) and page offset(r10) */
 777         rlwimi  r11, r10, 0, 32 - PAGE_SHIFT_8M, 31
 778         b       201b
 779
 780 202:
 781         rlwinm  r11, r11, 0, 0, 32 + PAGE_SHIFT_512K - (PAGE_SHIFT << 1) - 1
 782         rlwimi  r11, r10, 32 - (PAGE_SHIFT_512K - 2), 32 + PAGE_SHIFT_512K - (PAGE_SHIFT << 1), 29
 783         lwz     r11, 0(r11)     /* Get the pte */
 784         /* concat physical page address(r11) and page offset(r10) */
 785         rlwimi  r11, r10, 0, 32 - PAGE_SHIFT_512K, 31
 786         b       201b
 787
 788 144:    mfspr   r10, SPRN_DSISR
 789         rlwinm  r10, r10,0,7,5  /* Clear store bit for buggy dcbst insn */
 790         mtspr   SPRN_DSISR, r10
 791 142:    /* continue, it was a dcbx, dcbi instruction. */
 792 #ifndef NO_SELF_MODIFYING_CODE
 793         andis.  r10,r11,0x1f    /* test if reg RA is r0 */
 794         li      r10,modified_instr@l
 795         dcbtst  r0,r10          /* touch for store */
 796         rlwinm  r11,r11,0,0,20  /* Zero lower 10 bits */
 797         oris    r11,r11,640     /* Transform instr. to a "add r10,RA,RB" */
 798         ori     r11,r11,532
 799         stw     r11,0(r10)      /* store add/and instruction */
 800         dcbf    0,r10           /* flush new instr. to memory. */
 801         icbi    0,r10           /* invalidate instr. cache line */
 802         mfspr   r11, SPRN_SPRG_SCRATCH1 /* restore r11 */
 803         mfspr   r10, SPRN_SPRG_SCRATCH0 /* restore r10 */
 804         isync                   /* Wait until new instr is loaded from memory */
 805 modified_instr:
 806         .space  4               /* this is where the add instr. is stored */
 807         bne+    143f
 808         subf    r10,r0,r10      /* r10=r10-r0, only if reg RA is r0 */
 809 143:    mtdar   r10             /* store faulting EA in DAR */
 810         mfspr   r10,SPRN_SPRG_SCRATCH2
 811         b       DARFixed        /* Go back to normal TLB handling */
 812 #else
 813         mfctr   r10
 814         mtdar   r10                     /* save ctr reg in DAR */
 815         rlwinm  r10, r11, 24, 24, 28    /* offset into jump table for reg RB */
 816         addi    r10, r10, 150f@l        /* add start of table */
 817         mtctr   r10                     /* load ctr with jump address */
 818         xor     r10, r10, r10           /* sum starts at zero */
 819         bctr                            /* jump into table */
 820 150:
 821         add     r10, r10, r0    ;b      151f
 822         add     r10, r10, r1    ;b      151f
 823         add     r10, r10, r2    ;b      151f
 824         add     r10, r10, r3    ;b      151f
 825         add     r10, r10, r4    ;b      151f
 826         add     r10, r10, r5    ;b      151f
 827         add     r10, r10, r6    ;b      151f
 828         add     r10, r10, r7    ;b      151f
 829         add     r10, r10, r8    ;b      151f
 830         add     r10, r10, r9    ;b      151f
 831         mtctr   r11     ;b      154f    /* r10 needs special handling */
 832         mtctr   r11     ;b      153f    /* r11 needs special handling */
 833         add     r10, r10, r12   ;b      151f
 834         add     r10, r10, r13   ;b      151f
 835         add     r10, r10, r14   ;b      151f
 836         add     r10, r10, r15   ;b      151f
 837         add     r10, r10, r16   ;b      151f
 838         add     r10, r10, r17   ;b      151f
 839         add     r10, r10, r18   ;b      151f
 840         add     r10, r10, r19   ;b      151f
 841         add     r10, r10, r20   ;b      151f
 842         add     r10, r10, r21   ;b      151f
 843         add     r10, r10, r22   ;b      151f
 844         add     r10, r10, r23   ;b      151f
 845         add     r10, r10, r24   ;b      151f
 846         add     r10, r10, r25   ;b      151f
 847         add     r10, r10, r26   ;b      151f
 848         add     r10, r10, r27   ;b      151f
 849         add     r10, r10, r28   ;b      151f
 850         add     r10, r10, r29   ;b      151f
 851         add     r10, r10, r30   ;b      151f
 852         add     r10, r10, r31
 853 151:
 854         rlwinm. r11,r11,19,24,28        /* offset into jump table for reg RA */
 855         beq     152f                    /* if reg RA is zero, don't add it */
 856         addi    r11, r11, 150b@l        /* add start of table */
 857         mtctr   r11                     /* load ctr with jump address */
 858         rlwinm  r11,r11,0,16,10         /* make sure we don't execute this more than once */
 859         bctr                            /* jump into table */
 860 152:
 861         mfdar   r11
 862         mtctr   r11                     /* restore ctr reg from DAR */
 863         mtdar   r10                     /* save fault EA to DAR */
 864         mfspr   r10,SPRN_SPRG_SCRATCH2
 865         b       DARFixed                /* Go back to normal TLB handling */
 866
 867         /* special handling for r10,r11 since these are modified already */
 868 153:    mfspr   r11, SPRN_SPRG_SCRATCH1 /* load r11 from SPRN_SPRG_SCRATCH1 */
 869         add     r10, r10, r11   /* add it */
 870         mfctr   r11             /* restore r11 */
 871         b       151b
 872 154:    mfspr   r11, SPRN_SPRG_SCRATCH0 /* load r10 from SPRN_SPRG_SCRATCH0 */
 873         add     r10, r10, r11   /* add it */
 874         mfctr   r11             /* restore r11 */
 875         b       151b
 876 #endif
 877
 878 /*
 879  * This is where the main kernel code starts.
 880  */
 881 start_here:
 882         /* ptr to current */
 883         lis     r2,init_task@h
 884         ori     r2,r2,init_task@l
 885
 886         /* ptr to phys current thread */
 887         tophys(r4,r2)
 888         addi    r4,r4,THREAD    /* init task's THREAD */
 889         mtspr   SPRN_SPRG_THREAD,r4
 890
 891         /* stack */
 892         lis     r1,init_thread_union@ha
 893         addi    r1,r1,init_thread_union@l
 894         li      r0,0
 895         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 896
 897         bl      early_init      /* We have to do this with MMU on */
 898
 899 /*
 900  * Decide what sort of machine this is and initialize the MMU.
 901  */
 902         li      r3,0
 903         mr      r4,r31
 904         bl      machine_init
 905         bl      MMU_init
 906
 907 /*
 908  * Go back to running unmapped so we can load up new values
 909  * and change to using our exception vectors.
 910  * On the 8xx, all we have to do is invalidate the TLB to clear
 911  * the old 8M byte TLB mappings and load the page table base register.
 912  */
 913         /* The right way to do this would be to track it down through
 914          * init's THREAD like the context switch code does, but this is
 915          * easier......until someone changes init's static structures.
 916          */
 917         lis     r6, swapper_pg_dir@ha
 918         tophys(r6,r6)
 919         mtspr   SPRN_M_TW, r6
 920         lis     r4,2f@h
 921         ori     r4,r4,2f@l
 922         tophys(r4,r4)
 923         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
 924         mtspr   SPRN_SRR0,r4
 925         mtspr   SPRN_SRR1,r3
 926         rfi
 927 /* Load up the kernel context */
 928 2:
 929         tlbia                   /* Clear all TLB entries */
 930         sync                    /* wait for tlbia/tlbie to finish */
 931
 932         /* set up the PTE pointers for the Abatron bdiGDB.
 933         */
 934         tovirt(r6,r6)
 935         lis     r5, abatron_pteptrs@h
 936         ori     r5, r5, abatron_pteptrs@l
 937         stw     r5, 0xf0(r0)    /* Must match your Abatron config file */
 938         tophys(r5,r5)
 939         stw     r6, 0(r5)
 940
 941 /* Now turn on the MMU for real! */
 942         li      r4,MSR_KERNEL
 943         lis     r3,start_kernel@h
 944         ori     r3,r3,start_kernel@l
 945         mtspr   SPRN_SRR0,r3
 946         mtspr   SPRN_SRR1,r4
 947         rfi                     /* enable MMU and jump to start_kernel */
 948
 949 /* Set up the initial MMU state so we can do the first level of
 950  * kernel initialization.  This maps the first 8 MBytes of memory 1:1
 951  * virtual to physical.  Also, set the cache mode since that is defined
 952  * by TLB entries and perform any additional mapping (like of the IMMR).
 953  * If configured to pin some TLBs, we pin the first 8 Mbytes of kernel,
 954  * 24 Mbytes of data, and the 512k IMMR space.  Anything not covered by
 955  * these mappings is mapped by page tables.
 956  */
 957 initial_mmu:
 958         li      r8, 0
 959         mtspr   SPRN_MI_CTR, r8         /* remove PINNED ITLB entries */
 960         lis     r10, MD_RESETVAL@h
 961 #ifndef CONFIG_8xx_COPYBACK
 962         oris    r10, r10, MD_WTDEF@h
 963 #endif
 964         mtspr   SPRN_MD_CTR, r10        /* remove PINNED DTLB entries */
 965
 966         tlbia                   /* Invalidate all TLB entries */
 967 #ifdef CONFIG_PIN_TLB_TEXT
 968         lis     r8, MI_RSV4I@h
 969         ori     r8, r8, 0x1c00
 970
 971         mtspr   SPRN_MI_CTR, r8 /* Set instruction MMU control */
 972 #endif
 973
 974 #ifdef CONFIG_PIN_TLB_DATA
 975         oris    r10, r10, MD_RSV4I@h
 976         mtspr   SPRN_MD_CTR, r10        /* Set data TLB control */
 977 #endif
 978
 979         /* Now map the lower 8 Meg into the ITLB. */
 980         lis     r8, KERNELBASE@h        /* Create vaddr for TLB */
 981         ori     r8, r8, MI_EVALID       /* Mark it valid */
 982         mtspr   SPRN_MI_EPN, r8
 983         li      r8, MI_PS8MEG | (2 << 5)        /* Set 8M byte page, APG 2 */
 984         ori     r8, r8, MI_SVALID       /* Make it valid */
 985         mtspr   SPRN_MI_TWC, r8
 986         li      r8, MI_BOOTINIT         /* Create RPN for address 0 */
 987         mtspr   SPRN_MI_RPN, r8         /* Store TLB entry */
 988
 989         lis     r8, MI_APG_INIT@h       /* Set protection modes */
 990         ori     r8, r8, MI_APG_INIT@l
 991         mtspr   SPRN_MI_AP, r8
 992         lis     r8, MD_APG_INIT@h
 993         ori     r8, r8, MD_APG_INIT@l
 994         mtspr   SPRN_MD_AP, r8
 995
 996         /* Map a 512k page for the IMMR to get the processor
 997          * internal registers (among other things).
 998          */
 999 #ifdef CONFIG_PIN_TLB_IMMR
1000         oris    r10, r10, MD_RSV4I@h
1001         ori     r10, r10, 0x1c00
1002         mtspr   SPRN_MD_CTR, r10
1003
1004         mfspr   r9, 638                 /* Get current IMMR */
1005         andis.  r9, r9, 0xfff8          /* Get 512 kbytes boundary */
1006
1007         lis     r8, VIRT_IMMR_BASE@h    /* Create vaddr for TLB */
1008         ori     r8, r8, MD_EVALID       /* Mark it valid */
1009         mtspr   SPRN_MD_EPN, r8
1010         li      r8, MD_PS512K | MD_GUARDED      /* Set 512k byte page */
1011         ori     r8, r8, MD_SVALID       /* Make it valid */
1012         mtspr   SPRN_MD_TWC, r8
1013         mr      r8, r9                  /* Create paddr for TLB */
1014         ori     r8, r8, MI_BOOTINIT|0x2 /* Inhibit cache -- Cort */
1015         mtspr   SPRN_MD_RPN, r8
1016 #endif
1017
1018         /* Since the cache is enabled according to the information we
1019          * just loaded into the TLB, invalidate and enable the caches here.
1020          * We should probably check/set other modes....later.
1021          */
1022         lis     r8, IDC_INVALL@h
1023         mtspr   SPRN_IC_CST, r8
1024         mtspr   SPRN_DC_CST, r8
1025         lis     r8, IDC_ENABLE@h
1026         mtspr   SPRN_IC_CST, r8
1027 #ifdef CONFIG_8xx_COPYBACK
1028         mtspr   SPRN_DC_CST, r8
1029 #else
1030         /* For a debug option, I left this here to easily enable
1031          * the write through cache mode
1032          */
1033         lis     r8, DC_SFWT@h
1034         mtspr   SPRN_DC_CST, r8
1035         lis     r8, IDC_ENABLE@h
1036         mtspr   SPRN_DC_CST, r8
1037 #endif
1038         /* Disable debug mode entry on breakpoints */
1039         mfspr   r8, SPRN_DER
1040 #ifdef CONFIG_PPC_8xx_PERF_EVENT
1041         rlwinm  r8, r8, 0, ~0xc
1042 #else
1043         rlwinm  r8, r8, 0, ~0x8
1044 #endif
1045         mtspr   SPRN_DER, r8
1046         blr
1047
1048
1049 /*
1050  * We put a few things here that have to be page-aligned.
1051  * This stuff goes at the beginning of the data segment,
1052  * which is page-aligned.
1053  */
1054         .data
1055         .globl  sdata
1056 sdata:
1057         .globl  empty_zero_page
1058         .align  PAGE_SHIFT
1059 empty_zero_page:
1060         .space  PAGE_SIZE
1061 EXPORT_SYMBOL(empty_zero_page)
1062
1063         .globl  swapper_pg_dir
1064 swapper_pg_dir:
1065         .space  PGD_TABLE_SIZE
1066
1067 /* Room for two PTE table poiners, usually the kernel and current user
1068  * pointer to their respective root page table (pgdir).
1069  */
1070 abatron_pteptrs:
1071         .space  8
1072
1073 #ifdef CONFIG_PPC_8xx_PERF_EVENT
1074         .globl  itlb_miss_counter
1075 itlb_miss_counter:
1076         .space  4
1077
1078         .globl  dtlb_miss_counter
1079 dtlb_miss_counter:
1080         .space  4
1081
1082         .globl  instruction_counter
1083 instruction_counter:
1084         .space  4
1085 #endif