arch/x86/include/asm/intel-mid.h

   1 /*
   2  * intel-mid.h: Intel MID specific setup code
   3  *
   4  * (C) Copyright 2009 Intel Corporation
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License
   8  * as published by the Free Software Foundation; version 2
   9  * of the License.
  10  */
  11 #ifndef _ASM_X86_INTEL_MID_H
  12 #define _ASM_X86_INTEL_MID_H
  13
  14 #include <linux/sfi.h>
  15 #include <linux/pci.h>
  16 #include <linux/platform_device.h>
  17
  18 extern int intel_mid_pci_init(void);
  19 extern int intel_mid_pci_set_power_state(struct pci_dev *pdev, pci_power_t state);
  20 extern pci_power_t intel_mid_pci_get_power_state(struct pci_dev *pdev);
  21
  22 extern void intel_mid_pwr_power_off(void);
  23
  24 #define INTEL_MID_PWR_LSS_OFFSET        4
  25 #define INTEL_MID_PWR_LSS_TYPE          (1 << 7)
  26
  27 extern int intel_mid_pwr_get_lss_id(struct pci_dev *pdev);
  28
  29 extern int get_gpio_by_name(const char *name);
  30 extern void intel_scu_device_register(struct platform_device *pdev);
  31 extern int __init sfi_parse_mrtc(struct sfi_table_header *table);
  32 extern int __init sfi_parse_mtmr(struct sfi_table_header *table);
  33 extern int sfi_mrtc_num;
  34 extern struct sfi_rtc_table_entry sfi_mrtc_array[];
  35
  36 /*
  37  * Here defines the array of devices platform data that IAFW would export
  38  * through SFI "DEVS" table, we use name and type to match the device and
  39  * its platform data.
  40  */
  41 struct devs_id {
  42         char name[SFI_NAME_LEN + 1];
  43         u8 type;
  44         u8 delay;
  45         u8 msic;
  46         void *(*get_platform_data)(void *info);
  47 };
  48
  49 #define sfi_device(i)                                                           \
  50         static const struct devs_id *const __intel_mid_sfi_##i##_dev __used     \
  51         __attribute__((__section__(".x86_intel_mid_dev.init"))) = &i
  52
  53 /**
  54 * struct mid_sd_board_info - template for SD device creation
  55 * @name:                identifies the driver
  56 * @bus_num:             board-specific identifier for a given SD controller
  57 * @max_clk:             the maximum frequency device supports
  58 * @platform_data:       the particular data stored there is driver-specific
  59 */
  60 struct mid_sd_board_info {
  61         char            name[SFI_NAME_LEN];
  62         int             bus_num;
  63         unsigned short  addr;
  64         u32             max_clk;
  65         void            *platform_data;
  66 };
  67
  68 /*
  69  * Medfield is the follow-up of Moorestown, it combines two chip solution into
  70  * one. Other than that it also added always-on and constant tsc and lapic
  71  * timers. Medfield is the platform name, and the chip name is called Penwell
  72  * we treat Medfield/Penwell as a variant of Moorestown. Penwell can be
  73  * identified via MSRs.
  74  */
  75 enum intel_mid_cpu_type {
  76         /* 1 was Moorestown */
  77         INTEL_MID_CPU_CHIP_PENWELL = 2,
  78         INTEL_MID_CPU_CHIP_CLOVERVIEW,
  79         INTEL_MID_CPU_CHIP_TANGIER,
  80 };
  81
  82 extern enum intel_mid_cpu_type __intel_mid_cpu_chip;
  83
  84 /**
  85  * struct intel_mid_ops - Interface between intel-mid & sub archs
  86  * @arch_setup: arch_setup function to re-initialize platform
  87  *              structures (x86_init, x86_platform_init)
  88  *
  89  * This structure can be extended if any new interface is required
  90  * between intel-mid & its sub arch files.
  91  */
  92 struct intel_mid_ops {
  93         void (*arch_setup)(void);
  94 };
  95
  96 /* Helper API's for INTEL_MID_OPS_INIT */
  97 #define DECLARE_INTEL_MID_OPS_INIT(cpuname, cpuid)                              \
  98         [cpuid] = get_##cpuname##_ops
  99
 100 /* Maximum number of CPU ops */
 101 #define MAX_CPU_OPS(a)                  (sizeof(a)/sizeof(void *))
 102
 103 /*
 104  * For every new cpu addition, a weak get_<cpuname>_ops() function needs be
 105  * declared in arch/x86/platform/intel_mid/intel_mid_weak_decls.h.
 106  */
 107 #define INTEL_MID_OPS_INIT {                                                    \
 108         DECLARE_INTEL_MID_OPS_INIT(penwell, INTEL_MID_CPU_CHIP_PENWELL),        \
 109         DECLARE_INTEL_MID_OPS_INIT(cloverview, INTEL_MID_CPU_CHIP_CLOVERVIEW),  \
 110         DECLARE_INTEL_MID_OPS_INIT(tangier, INTEL_MID_CPU_CHIP_TANGIER)         \
 111 };
 112
 113 #ifdef CONFIG_X86_INTEL_MID
 114
 115 static inline enum intel_mid_cpu_type intel_mid_identify_cpu(void)
 116 {
 117         return __intel_mid_cpu_chip;
 118 }
 119
 120 static inline bool intel_mid_has_msic(void)
 121 {
 122         return (intel_mid_identify_cpu() == INTEL_MID_CPU_CHIP_PENWELL);
 123 }
 124
 125 #else /* !CONFIG_X86_INTEL_MID */
 126
 127 #define intel_mid_identify_cpu()        0
 128 #define intel_mid_has_msic()            0
 129
 130 #endif /* !CONFIG_X86_INTEL_MID */
 131
 132 enum intel_mid_timer_options {
 133         INTEL_MID_TIMER_DEFAULT,
 134         INTEL_MID_TIMER_APBT_ONLY,
 135         INTEL_MID_TIMER_LAPIC_APBT,
 136 };
 137
 138 extern enum intel_mid_timer_options intel_mid_timer_options;
 139
 140 /*
 141  * Penwell uses spread spectrum clock, so the freq number is not exactly
 142  * the same as reported by MSR based on SDM.
 143  */
 144 #define FSB_FREQ_83SKU                  83200
 145 #define FSB_FREQ_100SKU                 99840
 146 #define FSB_FREQ_133SKU                 133000
 147
 148 #define FSB_FREQ_167SKU                 167000
 149 #define FSB_FREQ_200SKU                 200000
 150 #define FSB_FREQ_267SKU                 267000
 151 #define FSB_FREQ_333SKU                 333000
 152 #define FSB_FREQ_400SKU                 400000
 153
 154 /* Bus Select SoC Fuse value */
 155 #define BSEL_SOC_FUSE_MASK              0x7
 156 /* FSB 133MHz */
 157 #define BSEL_SOC_FUSE_001               0x1
 158 /* FSB 100MHz */
 159 #define BSEL_SOC_FUSE_101               0x5
 160 /* FSB 83MHz */
 161 #define BSEL_SOC_FUSE_111               0x7
 162
 163 #define SFI_MTMR_MAX_NUM                8
 164 #define SFI_MRTC_MAX                    8
 165
 166 extern void intel_scu_devices_create(void);
 167 extern void intel_scu_devices_destroy(void);
 168
 169 /* VRTC timer */
 170 #define MRST_VRTC_MAP_SZ                1024
 171 /* #define MRST_VRTC_PGOFFSET           0xc00 */
 172
 173 extern void intel_mid_rtc_init(void);
 174
 175 /* The offset for the mapping of global gpio pin to irq */
 176 #define INTEL_MID_IRQ_OFFSET            0x100
 177
 178 #endif /* _ASM_X86_INTEL_MID_H */