arch/x86/kernel/cpu/amd.c

   1 #include <linux/export.h>
   2 #include <linux/bitops.h>
   3 #include <linux/elf.h>
   4 #include <linux/mm.h>
   5
   6 #include <linux/io.h>
   7 #include <linux/sched.h>
   8 #include <linux/random.h>
   9 #include <asm/processor.h>
  10 #include <asm/apic.h>
  11 #include <asm/cpu.h>
  12 #include <asm/smp.h>
  13 #include <asm/pci-direct.h>
  14 #include <asm/delay.h>
  15
  16 #ifdef CONFIG_X86_64
  17 # include <asm/mmconfig.h>
  18 # include <asm/cacheflush.h>
  19 #endif
  20
  21 #include "cpu.h"
  22
  23 static const int amd_erratum_383[];
  24 static const int amd_erratum_400[];
  25 static bool cpu_has_amd_erratum(struct cpuinfo_x86 *cpu, const int *erratum);
  26
  27 /*
  28  * nodes_per_socket: Stores the number of nodes per socket.
  29  * Refer to Fam15h Models 00-0fh BKDG - CPUID Fn8000_001E_ECX
  30  * Node Identifiers[10:8]
  31  */
  32 static u32 nodes_per_socket = 1;
  33
  34 static inline int rdmsrl_amd_safe(unsigned msr, unsigned long long *p)
  35 {
  36         u32 gprs[8] = { 0 };
  37         int err;
  38
  39         WARN_ONCE((boot_cpu_data.x86 != 0xf),
  40                   "%s should only be used on K8!\n", __func__);
  41
  42         gprs[1] = msr;
  43         gprs[7] = 0x9c5a203a;
  44
  45         err = rdmsr_safe_regs(gprs);
  46
  47         *p = gprs[0] | ((u64)gprs[2] << 32);
  48
  49         return err;
  50 }
  51
  52 static inline int wrmsrl_amd_safe(unsigned msr, unsigned long long val)
  53 {
  54         u32 gprs[8] = { 0 };
  55
  56         WARN_ONCE((boot_cpu_data.x86 != 0xf),
  57                   "%s should only be used on K8!\n", __func__);
  58
  59         gprs[0] = (u32)val;
  60         gprs[1] = msr;
  61         gprs[2] = val >> 32;
  62         gprs[7] = 0x9c5a203a;
  63
  64         return wrmsr_safe_regs(gprs);
  65 }
  66
  67 /*
  68  *      B step AMD K6 before B 9730xxxx have hardware bugs that can cause
  69  *      misexecution of code under Linux. Owners of such processors should
  70  *      contact AMD for precise details and a CPU swap.
  71  *
  72  *      See     http://www.multimania.com/poulot/k6bug.html
  73  *      and     section 2.6.2 of "AMD-K6 Processor Revision Guide - Model 6"
  74  *              (Publication # 21266  Issue Date: August 1998)
  75  *
  76  *      The following test is erm.. interesting. AMD neglected to up
  77  *      the chip setting when fixing the bug but they also tweaked some
  78  *      performance at the same time..
  79  */
  80
  81 extern __visible void vide(void);
  82 __asm__(".globl vide\n"
  83         ".type vide, @function\n"
  84         ".align 4\n"
  85         "vide: ret\n");
  86
  87 static void init_amd_k5(struct cpuinfo_x86 *c)
  88 {
  89 #ifdef CONFIG_X86_32
  90 /*
  91  * General Systems BIOSen alias the cpu frequency registers
  92  * of the Elan at 0x000df000. Unfortunately, one of the Linux
  93  * drivers subsequently pokes it, and changes the CPU speed.
  94  * Workaround : Remove the unneeded alias.
  95  */
  96 #define CBAR            (0xfffc) /* Configuration Base Address  (32-bit) */
  97 #define CBAR_ENB        (0x80000000)
  98 #define CBAR_KEY        (0X000000CB)
  99         if (c->x86_model == 9 || c->x86_model == 10) {
 100                 if (inl(CBAR) & CBAR_ENB)
 101                         outl(0 | CBAR_KEY, CBAR);
 102         }
 103 #endif
 104 }
 105
 106 static void init_amd_k6(struct cpuinfo_x86 *c)
 107 {
 108 #ifdef CONFIG_X86_32
 109         u32 l, h;
 110         int mbytes = get_num_physpages() >> (20-PAGE_SHIFT);
 111
 112         if (c->x86_model < 6) {
 113                 /* Based on AMD doc 20734R - June 2000 */
 114                 if (c->x86_model == 0) {
 115                         clear_cpu_cap(c, X86_FEATURE_APIC);
 116                         set_cpu_cap(c, X86_FEATURE_PGE);
 117                 }
 118                 return;
 119         }
 120
 121         if (c->x86_model == 6 && c->x86_mask == 1) {
 122                 const int K6_BUG_LOOP = 1000000;
 123                 int n;
 124                 void (*f_vide)(void);
 125                 u64 d, d2;
 126
 127                 pr_info("AMD K6 stepping B detected - ");
 128
 129                 /*
 130                  * It looks like AMD fixed the 2.6.2 bug and improved indirect
 131                  * calls at the same time.
 132                  */
 133
 134                 n = K6_BUG_LOOP;
 135                 f_vide = vide;
 136                 d = rdtsc();
 137                 while (n--)
 138                         f_vide();
 139                 d2 = rdtsc();
 140                 d = d2-d;
 141
 142                 if (d > 20*K6_BUG_LOOP)
 143                         pr_cont("system stability may be impaired when more than 32 MB are used.\n");
 144                 else
 145                         pr_cont("probably OK (after B9730xxxx).\n");
 146         }
 147
 148         /* K6 with old style WHCR */
 149         if (c->x86_model < 8 ||
 150            (c->x86_model == 8 && c->x86_mask < 8)) {
 151                 /* We can only write allocate on the low 508Mb */
 152                 if (mbytes > 508)
 153                         mbytes = 508;
 154
 155                 rdmsr(MSR_K6_WHCR, l, h);
 156                 if ((l&0x0000FFFF) == 0) {
 157                         unsigned long flags;
 158                         l = (1<<0)|((mbytes/4)<<1);
 159                         local_irq_save(flags);
 160                         wbinvd();
 161                         wrmsr(MSR_K6_WHCR, l, h);
 162                         local_irq_restore(flags);
 163                         pr_info("Enabling old style K6 write allocation for %d Mb\n",
 164                                 mbytes);
 165                 }
 166                 return;
 167         }
 168
 169         if ((c->x86_model == 8 && c->x86_mask > 7) ||
 170              c->x86_model == 9 || c->x86_model == 13) {
 171                 /* The more serious chips .. */
 172
 173                 if (mbytes > 4092)
 174                         mbytes = 4092;
 175
 176                 rdmsr(MSR_K6_WHCR, l, h);
 177                 if ((l&0xFFFF0000) == 0) {
 178                         unsigned long flags;
 179                         l = ((mbytes>>2)<<22)|(1<<16);
 180                         local_irq_save(flags);
 181                         wbinvd();
 182                         wrmsr(MSR_K6_WHCR, l, h);
 183                         local_irq_restore(flags);
 184                         pr_info("Enabling new style K6 write allocation for %d Mb\n",
 185                                 mbytes);
 186                 }
 187
 188                 return;
 189         }
 190
 191         if (c->x86_model == 10) {
 192                 /* AMD Geode LX is model 10 */
 193                 /* placeholder for any needed mods */
 194                 return;
 195         }
 196 #endif
 197 }
 198
 199 static void init_amd_k7(struct cpuinfo_x86 *c)
 200 {
 201 #ifdef CONFIG_X86_32
 202         u32 l, h;
 203
 204         /*
 205          * Bit 15 of Athlon specific MSR 15, needs to be 0
 206          * to enable SSE on Palomino/Morgan/Barton CPU's.
 207          * If the BIOS didn't enable it already, enable it here.
 208          */
 209         if (c->x86_model >= 6 && c->x86_model <= 10) {
 210                 if (!cpu_has(c, X86_FEATURE_XMM)) {
 211                         pr_info("Enabling disabled K7/SSE Support.\n");
 212                         msr_clear_bit(MSR_K7_HWCR, 15);
 213                         set_cpu_cap(c, X86_FEATURE_XMM);
 214                 }
 215         }
 216
 217         /*
 218          * It's been determined by AMD that Athlons since model 8 stepping 1
 219          * are more robust with CLK_CTL set to 200xxxxx instead of 600xxxxx
 220          * As per AMD technical note 27212 0.2
 221          */
 222         if ((c->x86_model == 8 && c->x86_mask >= 1) || (c->x86_model > 8)) {
 223                 rdmsr(MSR_K7_CLK_CTL, l, h);
 224                 if ((l & 0xfff00000) != 0x20000000) {
 225                         pr_info("CPU: CLK_CTL MSR was %x. Reprogramming to %x\n",
 226                                 l, ((l & 0x000fffff)|0x20000000));
 227                         wrmsr(MSR_K7_CLK_CTL, (l & 0x000fffff)|0x20000000, h);
 228                 }
 229         }
 230
 231         set_cpu_cap(c, X86_FEATURE_K7);
 232
 233         /* calling is from identify_secondary_cpu() ? */
 234         if (!c->cpu_index)
 235                 return;
 236
 237         /*
 238          * Certain Athlons might work (for various values of 'work') in SMP
 239          * but they are not certified as MP capable.
 240          */
 241         /* Athlon 660/661 is valid. */
 242         if ((c->x86_model == 6) && ((c->x86_mask == 0) ||
 243             (c->x86_mask == 1)))
 244                 return;
 245
 246         /* Duron 670 is valid */
 247         if ((c->x86_model == 7) && (c->x86_mask == 0))
 248                 return;
 249
 250         /*
 251          * Athlon 662, Duron 671, and Athlon >model 7 have capability
 252          * bit. It's worth noting that the A5 stepping (662) of some
 253          * Athlon XP's have the MP bit set.
 254          * See http://www.heise.de/newsticker/data/jow-18.10.01-000 for
 255          * more.
 256          */
 257         if (((c->x86_model == 6) && (c->x86_mask >= 2)) ||
 258             ((c->x86_model == 7) && (c->x86_mask >= 1)) ||
 259              (c->x86_model > 7))
 260                 if (cpu_has(c, X86_FEATURE_MP))
 261                         return;
 262
 263         /* If we get here, not a certified SMP capable AMD system. */
 264
 265         /*
 266          * Don't taint if we are running SMP kernel on a single non-MP
 267          * approved Athlon
 268          */
 269         WARN_ONCE(1, "WARNING: This combination of AMD"
 270                 " processors is not suitable for SMP.\n");
 271         add_taint(TAINT_CPU_OUT_OF_SPEC, LOCKDEP_NOW_UNRELIABLE);
 272 #endif
 273 }
 274
 275 #ifdef CONFIG_NUMA
 276 /*
 277  * To workaround broken NUMA config.  Read the comment in
 278  * srat_detect_node().
 279  */
 280 static int nearby_node(int apicid)
 281 {
 282         int i, node;
 283
 284         for (i = apicid - 1; i >= 0; i--) {
 285                 node = __apicid_to_node[i];
 286                 if (node != NUMA_NO_NODE && node_online(node))
 287                         return node;
 288         }
 289         for (i = apicid + 1; i < MAX_LOCAL_APIC; i++) {
 290                 node = __apicid_to_node[i];
 291                 if (node != NUMA_NO_NODE && node_online(node))
 292                         return node;
 293         }
 294         return first_node(node_online_map); /* Shouldn't happen */
 295 }
 296 #endif
 297
 298 /*
 299  * Fixup core topology information for
 300  * (1) AMD multi-node processors
 301  *     Assumption: Number of cores in each internal node is the same.
 302  * (2) AMD processors supporting compute units
 303  */
 304 #ifdef CONFIG_SMP
 305 static void amd_get_topology(struct cpuinfo_x86 *c)
 306 {
 307         u8 node_id;
 308         int cpu = smp_processor_id();
 309
 310         /* get information required for multi-node processors */
 311         if (boot_cpu_has(X86_FEATURE_TOPOEXT)) {
 312
 313                 node_id = cpuid_ecx(0x8000001e) & 7;
 314
 315                 /*
 316                  * We may have multiple LLCs if L3 caches exist, so check if we
 317                  * have an L3 cache by looking at the L3 cache CPUID leaf.
 318                  */
 319                 if (cpuid_edx(0x80000006)) {
 320                         if (c->x86 == 0x17) {
 321                                 /*
 322                                  * LLC is at the core complex level.
 323                                  * Core complex id is ApicId[3].
 324                                  */
 325                                 per_cpu(cpu_llc_id, cpu) = c->apicid >> 3;
 326                         } else {
 327                                 /* LLC is at the node level. */
 328                                 per_cpu(cpu_llc_id, cpu) = node_id;
 329                         }
 330                 }
 331         } else if (cpu_has(c, X86_FEATURE_NODEID_MSR)) {
 332                 u64 value;
 333
 334                 rdmsrl(MSR_FAM10H_NODE_ID, value);
 335                 node_id = value & 7;
 336
 337                 per_cpu(cpu_llc_id, cpu) = node_id;
 338         } else
 339                 return;
 340
 341         /* fixup multi-node processor information */
 342         if (nodes_per_socket > 1) {
 343                 u32 cus_per_node;
 344
 345                 set_cpu_cap(c, X86_FEATURE_AMD_DCM);
 346                 cus_per_node = c->x86_max_cores / nodes_per_socket;
 347
 348                 /* core id has to be in the [0 .. cores_per_node - 1] range */
 349                 c->cpu_core_id %= cus_per_node;
 350         }
 351 }
 352 #endif
 353
 354 /*
 355  * On a AMD dual core setup the lower bits of the APIC id distinguish the cores.
 356  * Assumes number of cores is a power of two.
 357  */
 358 static void amd_detect_cmp(struct cpuinfo_x86 *c)
 359 {
 360 #ifdef CONFIG_SMP
 361         unsigned bits;
 362         int cpu = smp_processor_id();
 363
 364         bits = c->x86_coreid_bits;
 365         /* Low order bits define the core id (index of core in socket) */
 366         c->cpu_core_id = c->initial_apicid & ((1 << bits)-1);
 367         /* Convert the initial APIC ID into the socket ID */
 368         c->phys_proc_id = c->initial_apicid >> bits;
 369         /* use socket ID also for last level cache */
 370         per_cpu(cpu_llc_id, cpu) = c->phys_proc_id;
 371         amd_get_topology(c);
 372 #endif
 373 }
 374
 375 u16 amd_get_nb_id(int cpu)
 376 {
 377         u16 id = 0;
 378 #ifdef CONFIG_SMP
 379         id = per_cpu(cpu_llc_id, cpu);
 380 #endif
 381         return id;
 382 }
 383 EXPORT_SYMBOL_GPL(amd_get_nb_id);
 384
 385 u32 amd_get_nodes_per_socket(void)
 386 {
 387         return nodes_per_socket;
 388 }
 389 EXPORT_SYMBOL_GPL(amd_get_nodes_per_socket);
 390
 391 static void srat_detect_node(struct cpuinfo_x86 *c)
 392 {
 393 #ifdef CONFIG_NUMA
 394         int cpu = smp_processor_id();
 395         int node;
 396         unsigned apicid = c->apicid;
 397
 398         node = numa_cpu_node(cpu);
 399         if (node == NUMA_NO_NODE)
 400                 node = per_cpu(cpu_llc_id, cpu);
 401
 402         /*
 403          * On multi-fabric platform (e.g. Numascale NumaChip) a
 404          * platform-specific handler needs to be called to fixup some
 405          * IDs of the CPU.
 406          */
 407         if (x86_cpuinit.fixup_cpu_id)
 408                 x86_cpuinit.fixup_cpu_id(c, node);
 409
 410         if (!node_online(node)) {
 411                 /*
 412                  * Two possibilities here:
 413                  *
 414                  * - The CPU is missing memory and no node was created.  In
 415                  *   that case try picking one from a nearby CPU.
 416                  *
 417                  * - The APIC IDs differ from the HyperTransport node IDs
 418                  *   which the K8 northbridge parsing fills in.  Assume
 419                  *   they are all increased by a constant offset, but in
 420                  *   the same order as the HT nodeids.  If that doesn't
 421                  *   result in a usable node fall back to the path for the
 422                  *   previous case.
 423                  *
 424                  * This workaround operates directly on the mapping between
 425                  * APIC ID and NUMA node, assuming certain relationship
 426                  * between APIC ID, HT node ID and NUMA topology.  As going
 427                  * through CPU mapping may alter the outcome, directly
 428                  * access __apicid_to_node[].
 429                  */
 430                 int ht_nodeid = c->initial_apicid;
 431
 432                 if (__apicid_to_node[ht_nodeid] != NUMA_NO_NODE)
 433                         node = __apicid_to_node[ht_nodeid];
 434                 /* Pick a nearby node */
 435                 if (!node_online(node))
 436                         node = nearby_node(apicid);
 437         }
 438         numa_set_node(cpu, node);
 439 #endif
 440 }
 441
 442 static void early_init_amd_mc(struct cpuinfo_x86 *c)
 443 {
 444 #ifdef CONFIG_SMP
 445         unsigned bits, ecx;
 446
 447         /* Multi core CPU? */
 448         if (c->extended_cpuid_level < 0x80000008)
 449                 return;
 450
 451         ecx = cpuid_ecx(0x80000008);
 452
 453         c->x86_max_cores = (ecx & 0xff) + 1;
 454
 455         /* CPU telling us the core id bits shift? */
 456         bits = (ecx >> 12) & 0xF;
 457
 458         /* Otherwise recompute */
 459         if (bits == 0) {
 460                 while ((1 << bits) < c->x86_max_cores)
 461                         bits++;
 462         }
 463
 464         c->x86_coreid_bits = bits;
 465 #endif
 466 }
 467
 468 static void bsp_init_amd(struct cpuinfo_x86 *c)
 469 {
 470
 471 #ifdef CONFIG_X86_64
 472         if (c->x86 >= 0xf) {
 473                 unsigned long long tseg;
 474
 475                 /*
 476                  * Split up direct mapping around the TSEG SMM area.
 477                  * Don't do it for gbpages because there seems very little
 478                  * benefit in doing so.
 479                  */
 480                 if (!rdmsrl_safe(MSR_K8_TSEG_ADDR, &tseg)) {
 481                         unsigned long pfn = tseg >> PAGE_SHIFT;
 482
 483                         pr_debug("tseg: %010llx\n", tseg);
 484                         if (pfn_range_is_mapped(pfn, pfn + 1))
 485                                 set_memory_4k((unsigned long)__va(tseg), 1);
 486                 }
 487         }
 488 #endif
 489
 490         if (cpu_has(c, X86_FEATURE_CONSTANT_TSC)) {
 491
 492                 if (c->x86 > 0x10 ||
 493                     (c->x86 == 0x10 && c->x86_model >= 0x2)) {
 494                         u64 val;
 495
 496                         rdmsrl(MSR_K7_HWCR, val);
 497                         if (!(val & BIT(24)))
 498                                 pr_warn(FW_BUG "TSC doesn't count with P0 frequency!\n");
 499                 }
 500         }
 501
 502         if (c->x86 == 0x15) {
 503                 unsigned long upperbit;
 504                 u32 cpuid, assoc;
 505
 506                 cpuid    = cpuid_edx(0x80000005);
 507                 assoc    = cpuid >> 16 & 0xff;
 508                 upperbit = ((cpuid >> 24) << 10) / assoc;
 509
 510                 va_align.mask     = (upperbit - 1) & PAGE_MASK;
 511                 va_align.flags    = ALIGN_VA_32 | ALIGN_VA_64;
 512
 513                 /* A random value per boot for bit slice [12:upper_bit) */
 514                 va_align.bits = get_random_int() & va_align.mask;
 515         }
 516
 517         if (cpu_has(c, X86_FEATURE_MWAITX))
 518                 use_mwaitx_delay();
 519
 520         if (boot_cpu_has(X86_FEATURE_TOPOEXT)) {
 521                 u32 ecx;
 522
 523                 ecx = cpuid_ecx(0x8000001e);
 524                 nodes_per_socket = ((ecx >> 8) & 7) + 1;
 525         } else if (boot_cpu_has(X86_FEATURE_NODEID_MSR)) {
 526                 u64 value;
 527
 528                 rdmsrl(MSR_FAM10H_NODE_ID, value);
 529                 nodes_per_socket = ((value >> 3) & 7) + 1;
 530         }
 531 }
 532
 533 static void early_init_amd(struct cpuinfo_x86 *c)
 534 {
 535         early_init_amd_mc(c);
 536
 537         /*
 538          * c->x86_power is 8000_0007 edx. Bit 8 is TSC runs at constant rate
 539          * with P/T states and does not stop in deep C-states
 540          */
 541         if (c->x86_power & (1 << 8)) {
 542                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
 543                 set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC);
 544                 if (!check_tsc_unstable())
 545                         set_sched_clock_stable();
 546         }
 547
 548         /* Bit 12 of 8000_0007 edx is accumulated power mechanism. */
 549         if (c->x86_power & BIT(12))
 550                 set_cpu_cap(c, X86_FEATURE_ACC_POWER);
 551
 552 #ifdef CONFIG_X86_64
 553         set_cpu_cap(c, X86_FEATURE_SYSCALL32);
 554 #else
 555         /*  Set MTRR capability flag if appropriate */
 556         if (c->x86 == 5)
 557                 if (c->x86_model == 13 || c->x86_model == 9 ||
 558                     (c->x86_model == 8 && c->x86_mask >= 8))
 559                         set_cpu_cap(c, X86_FEATURE_K6_MTRR);
 560 #endif
 561 #if defined(CONFIG_X86_LOCAL_APIC) && defined(CONFIG_PCI)
 562         /*
 563          * ApicID can always be treated as an 8-bit value for AMD APIC versions
 564          * >= 0x10, but even old K8s came out of reset with version 0x10. So, we
 565          * can safely set X86_FEATURE_EXTD_APICID unconditionally for families
 566          * after 16h.
 567          */
 568         if (boot_cpu_has(X86_FEATURE_APIC)) {
 569                 if (c->x86 > 0x16)
 570                         set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
 571                 else if (c->x86 >= 0xf) {
 572                         /* check CPU config space for extended APIC ID */
 573                         unsigned int val;
 574
 575                         val = read_pci_config(0, 24, 0, 0x68);
 576                         if ((val >> 17 & 0x3) == 0x3)
 577                                 set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
 578                 }
 579         }
 580 #endif
 581
 582         /*
 583          * This is only needed to tell the kernel whether to use VMCALL
 584          * and VMMCALL.  VMMCALL is never executed except under virt, so
 585          * we can set it unconditionally.
 586          */
 587         set_cpu_cap(c, X86_FEATURE_VMMCALL);
 588
 589         /* F16h erratum 793, CVE-2013-6885 */
 590         if (c->x86 == 0x16 && c->x86_model <= 0xf)
 591                 msr_set_bit(MSR_AMD64_LS_CFG, 15);
 592
 593         /*
 594          * Check whether the machine is affected by erratum 400. This is
 595          * used to select the proper idle routine and to enable the check
 596          * whether the machine is affected in arch_post_acpi_init(), which
 597          * sets the X86_BUG_AMD_APIC_C1E bug depending on the MSR check.
 598          */
 599         if (cpu_has_amd_erratum(c, amd_erratum_400))
 600                 set_cpu_bug(c, X86_BUG_AMD_E400);
 601 }
 602
 603 static void init_amd_k8(struct cpuinfo_x86 *c)
 604 {
 605         u32 level;
 606         u64 value;
 607
 608         /* On C+ stepping K8 rep microcode works well for copy/memset */
 609         level = cpuid_eax(1);
 610         if ((level >= 0x0f48 && level < 0x0f50) || level >= 0x0f58)
 611                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 612
 613         /*
 614          * Some BIOSes incorrectly force this feature, but only K8 revision D
 615          * (model = 0x14) and later actually support it.
 616          * (AMD Erratum #110, docId: 25759).
 617          */
 618         if (c->x86_model < 0x14 && cpu_has(c, X86_FEATURE_LAHF_LM)) {
 619                 clear_cpu_cap(c, X86_FEATURE_LAHF_LM);
 620                 if (!rdmsrl_amd_safe(0xc001100d, &value)) {
 621                         value &= ~BIT_64(32);
 622                         wrmsrl_amd_safe(0xc001100d, value);
 623                 }
 624         }
 625
 626         if (!c->x86_model_id[0])
 627                 strcpy(c->x86_model_id, "Hammer");
 628
 629 #ifdef CONFIG_SMP
 630         /*
 631          * Disable TLB flush filter by setting HWCR.FFDIS on K8
 632          * bit 6 of msr C001_0015
 633          *
 634          * Errata 63 for SH-B3 steppings
 635          * Errata 122 for all steppings (F+ have it disabled by default)
 636          */
 637         msr_set_bit(MSR_K7_HWCR, 6);
 638 #endif
 639         set_cpu_bug(c, X86_BUG_SWAPGS_FENCE);
 640 }
 641
 642 static void init_amd_gh(struct cpuinfo_x86 *c)
 643 {
 644 #ifdef CONFIG_X86_64
 645         /* do this for boot cpu */
 646         if (c == &boot_cpu_data)
 647                 check_enable_amd_mmconf_dmi();
 648
 649         fam10h_check_enable_mmcfg();
 650 #endif
 651
 652         /*
 653          * Disable GART TLB Walk Errors on Fam10h. We do this here because this
 654          * is always needed when GART is enabled, even in a kernel which has no
 655          * MCE support built in. BIOS should disable GartTlbWlk Errors already.
 656          * If it doesn't, we do it here as suggested by the BKDG.
 657          *
 658          * Fixes: https://bugzilla.kernel.org/show_bug.cgi?id=33012
 659          */
 660         msr_set_bit(MSR_AMD64_MCx_MASK(4), 10);
 661
 662         /*
 663          * On family 10h BIOS may not have properly enabled WC+ support, causing
 664          * it to be converted to CD memtype. This may result in performance
 665          * degradation for certain nested-paging guests. Prevent this conversion
 666          * by clearing bit 24 in MSR_AMD64_BU_CFG2.
 667          *
 668          * NOTE: we want to use the _safe accessors so as not to #GP kvm
 669          * guests on older kvm hosts.
 670          */
 671         msr_clear_bit(MSR_AMD64_BU_CFG2, 24);
 672
 673         if (cpu_has_amd_erratum(c, amd_erratum_383))
 674                 set_cpu_bug(c, X86_BUG_AMD_TLB_MMATCH);
 675 }
 676
 677 #define MSR_AMD64_DE_CFG        0xC0011029
 678
 679 static void init_amd_ln(struct cpuinfo_x86 *c)
 680 {
 681         /*
 682          * Apply erratum 665 fix unconditionally so machines without a BIOS
 683          * fix work.
 684          */
 685         msr_set_bit(MSR_AMD64_DE_CFG, 31);
 686 }
 687
 688 static void init_amd_bd(struct cpuinfo_x86 *c)
 689 {
 690         u64 value;
 691
 692         /* re-enable TopologyExtensions if switched off by BIOS */
 693         if ((c->x86_model >= 0x10) && (c->x86_model <= 0x6f) &&
 694             !cpu_has(c, X86_FEATURE_TOPOEXT)) {
 695
 696                 if (msr_set_bit(0xc0011005, 54) > 0) {
 697                         rdmsrl(0xc0011005, value);
 698                         if (value & BIT_64(54)) {
 699                                 set_cpu_cap(c, X86_FEATURE_TOPOEXT);
 700                                 pr_info_once(FW_INFO "CPU: Re-enabling disabled Topology Extensions Support.\n");
 701                         }
 702                 }
 703         }
 704
 705         /*
 706          * The way access filter has a performance penalty on some workloads.
 707          * Disable it on the affected CPUs.
 708          */
 709         if ((c->x86_model >= 0x02) && (c->x86_model < 0x20)) {
 710                 if (!rdmsrl_safe(MSR_F15H_IC_CFG, &value) && !(value & 0x1E)) {
 711                         value |= 0x1E;
 712                         wrmsrl_safe(MSR_F15H_IC_CFG, value);
 713                 }
 714         }
 715 }
 716
 717 static void init_amd(struct cpuinfo_x86 *c)
 718 {
 719         u32 dummy;
 720
 721         early_init_amd(c);
 722
 723         /*
 724          * Bit 31 in normal CPUID used for nonstandard 3DNow ID;
 725          * 3DNow is IDd by bit 31 in extended CPUID (1*32+31) anyway
 726          */
 727         clear_cpu_cap(c, 0*32+31);
 728
 729         if (c->x86 >= 0x10)
 730                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 731
 732         /* get apicid instead of initial apic id from cpuid */
 733         c->apicid = hard_smp_processor_id();
 734
 735         /* K6s reports MCEs but don't actually have all the MSRs */
 736         if (c->x86 < 6)
 737                 clear_cpu_cap(c, X86_FEATURE_MCE);
 738
 739         switch (c->x86) {
 740         case 4:    init_amd_k5(c); break;
 741         case 5:    init_amd_k6(c); break;
 742         case 6:    init_amd_k7(c); break;
 743         case 0xf:  init_amd_k8(c); break;
 744         case 0x10: init_amd_gh(c); break;
 745         case 0x12: init_amd_ln(c); break;
 746         case 0x15: init_amd_bd(c); break;
 747         }
 748
 749         /* Enable workaround for FXSAVE leak */
 750         if (c->x86 >= 6)
 751                 set_cpu_bug(c, X86_BUG_FXSAVE_LEAK);
 752
 753         cpu_detect_cache_sizes(c);
 754
 755         /* Multi core CPU? */
 756         if (c->extended_cpuid_level >= 0x80000008) {
 757                 amd_detect_cmp(c);
 758                 srat_detect_node(c);
 759         }
 760
 761 #ifdef CONFIG_X86_32
 762         detect_ht(c);
 763 #endif
 764
 765         init_amd_cacheinfo(c);
 766
 767         if (c->x86 >= 0xf)
 768                 set_cpu_cap(c, X86_FEATURE_K8);
 769
 770         if (cpu_has(c, X86_FEATURE_XMM2)) {
 771                 /* MFENCE stops RDTSC speculation */
 772                 set_cpu_cap(c, X86_FEATURE_MFENCE_RDTSC);
 773         }
 774
 775         /*
 776          * Family 0x12 and above processors have APIC timer
 777          * running in deep C states.
 778          */
 779         if (c->x86 > 0x11)
 780                 set_cpu_cap(c, X86_FEATURE_ARAT);
 781
 782         rdmsr_safe(MSR_AMD64_PATCH_LEVEL, &c->microcode, &dummy);
 783
 784         /* 3DNow or LM implies PREFETCHW */
 785         if (!cpu_has(c, X86_FEATURE_3DNOWPREFETCH))
 786                 if (cpu_has(c, X86_FEATURE_3DNOW) || cpu_has(c, X86_FEATURE_LM))
 787                         set_cpu_cap(c, X86_FEATURE_3DNOWPREFETCH);
 788
 789         /* AMD CPUs don't reset SS attributes on SYSRET */
 790         set_cpu_bug(c, X86_BUG_SYSRET_SS_ATTRS);
 791 }
 792
 793 #ifdef CONFIG_X86_32
 794 static unsigned int amd_size_cache(struct cpuinfo_x86 *c, unsigned int size)
 795 {
 796         /* AMD errata T13 (order #21922) */
 797         if ((c->x86 == 6)) {
 798                 /* Duron Rev A0 */
 799                 if (c->x86_model == 3 && c->x86_mask == 0)
 800                         size = 64;
 801                 /* Tbird rev A1/A2 */
 802                 if (c->x86_model == 4 &&
 803                         (c->x86_mask == 0 || c->x86_mask == 1))
 804                         size = 256;
 805         }
 806         return size;
 807 }
 808 #endif
 809
 810 static void cpu_detect_tlb_amd(struct cpuinfo_x86 *c)
 811 {
 812         u32 ebx, eax, ecx, edx;
 813         u16 mask = 0xfff;
 814
 815         if (c->x86 < 0xf)
 816                 return;
 817
 818         if (c->extended_cpuid_level < 0x80000006)
 819                 return;
 820
 821         cpuid(0x80000006, &eax, &ebx, &ecx, &edx);
 822
 823         tlb_lld_4k[ENTRIES] = (ebx >> 16) & mask;
 824         tlb_lli_4k[ENTRIES] = ebx & mask;
 825
 826         /*
 827          * K8 doesn't have 2M/4M entries in the L2 TLB so read out the L1 TLB
 828          * characteristics from the CPUID function 0x80000005 instead.
 829          */
 830         if (c->x86 == 0xf) {
 831                 cpuid(0x80000005, &eax, &ebx, &ecx, &edx);
 832                 mask = 0xff;
 833         }
 834
 835         /* Handle DTLB 2M and 4M sizes, fall back to L1 if L2 is disabled */
 836         if (!((eax >> 16) & mask))
 837                 tlb_lld_2m[ENTRIES] = (cpuid_eax(0x80000005) >> 16) & 0xff;
 838         else
 839                 tlb_lld_2m[ENTRIES] = (eax >> 16) & mask;
 840
 841         /* a 4M entry uses two 2M entries */
 842         tlb_lld_4m[ENTRIES] = tlb_lld_2m[ENTRIES] >> 1;
 843
 844         /* Handle ITLB 2M and 4M sizes, fall back to L1 if L2 is disabled */
 845         if (!(eax & mask)) {
 846                 /* Erratum 658 */
 847                 if (c->x86 == 0x15 && c->x86_model <= 0x1f) {
 848                         tlb_lli_2m[ENTRIES] = 1024;
 849                 } else {
 850                         cpuid(0x80000005, &eax, &ebx, &ecx, &edx);
 851                         tlb_lli_2m[ENTRIES] = eax & 0xff;
 852                 }
 853         } else
 854                 tlb_lli_2m[ENTRIES] = eax & mask;
 855
 856         tlb_lli_4m[ENTRIES] = tlb_lli_2m[ENTRIES] >> 1;
 857 }
 858
 859 static const struct cpu_dev amd_cpu_dev = {
 860         .c_vendor       = "AMD",
 861         .c_ident        = { "AuthenticAMD" },
 862 #ifdef CONFIG_X86_32
 863         .legacy_models = {
 864                 { .family = 4, .model_names =
 865                   {
 866                           [3] = "486 DX/2",
 867                           [7] = "486 DX/2-WB",
 868                           [8] = "486 DX/4",
 869                           [9] = "486 DX/4-WB",
 870                           [14] = "Am5x86-WT",
 871                           [15] = "Am5x86-WB"
 872                   }
 873                 },
 874         },
 875         .legacy_cache_size = amd_size_cache,
 876 #endif
 877         .c_early_init   = early_init_amd,
 878         .c_detect_tlb   = cpu_detect_tlb_amd,
 879         .c_bsp_init     = bsp_init_amd,
 880         .c_init         = init_amd,
 881         .c_x86_vendor   = X86_VENDOR_AMD,
 882 };
 883
 884 cpu_dev_register(amd_cpu_dev);
 885
 886 /*
 887  * AMD errata checking
 888  *
 889  * Errata are defined as arrays of ints using the AMD_LEGACY_ERRATUM() or
 890  * AMD_OSVW_ERRATUM() macros. The latter is intended for newer errata that
 891  * have an OSVW id assigned, which it takes as first argument. Both take a
 892  * variable number of family-specific model-stepping ranges created by
 893  * AMD_MODEL_RANGE().
 894  *
 895  * Example:
 896  *
 897  * const int amd_erratum_319[] =
 898  *      AMD_LEGACY_ERRATUM(AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0x4, 0x2),
 899  *                         AMD_MODEL_RANGE(0x10, 0x8, 0x0, 0x8, 0x0),
 900  *                         AMD_MODEL_RANGE(0x10, 0x9, 0x0, 0x9, 0x0));
 901  */
 902
 903 #define AMD_LEGACY_ERRATUM(...)         { -1, __VA_ARGS__, 0 }
 904 #define AMD_OSVW_ERRATUM(osvw_id, ...)  { osvw_id, __VA_ARGS__, 0 }
 905 #define AMD_MODEL_RANGE(f, m_start, s_start, m_end, s_end) \
 906         ((f << 24) | (m_start << 16) | (s_start << 12) | (m_end << 4) | (s_end))
 907 #define AMD_MODEL_RANGE_FAMILY(range)   (((range) >> 24) & 0xff)
 908 #define AMD_MODEL_RANGE_START(range)    (((range) >> 12) & 0xfff)
 909 #define AMD_MODEL_RANGE_END(range)      ((range) & 0xfff)
 910
 911 static const int amd_erratum_400[] =
 912         AMD_OSVW_ERRATUM(1, AMD_MODEL_RANGE(0xf, 0x41, 0x2, 0xff, 0xf),
 913                             AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0xff, 0xf));
 914
 915 static const int amd_erratum_383[] =
 916         AMD_OSVW_ERRATUM(3, AMD_MODEL_RANGE(0x10, 0, 0, 0xff, 0xf));
 917
 918
 919 static bool cpu_has_amd_erratum(struct cpuinfo_x86 *cpu, const int *erratum)
 920 {
 921         int osvw_id = *erratum++;
 922         u32 range;
 923         u32 ms;
 924
 925         if (osvw_id >= 0 && osvw_id < 65536 &&
 926             cpu_has(cpu, X86_FEATURE_OSVW)) {
 927                 u64 osvw_len;
 928
 929                 rdmsrl(MSR_AMD64_OSVW_ID_LENGTH, osvw_len);
 930                 if (osvw_id < osvw_len) {
 931                         u64 osvw_bits;
 932
 933                         rdmsrl(MSR_AMD64_OSVW_STATUS + (osvw_id >> 6),
 934                             osvw_bits);
 935                         return osvw_bits & (1ULL << (osvw_id & 0x3f));
 936                 }
 937         }
 938
 939         /* OSVW unavailable or ID unknown, match family-model-stepping range */
 940         ms = (cpu->x86_model << 4) | cpu->x86_mask;
 941         while ((range = *erratum++))
 942                 if ((cpu->x86 == AMD_MODEL_RANGE_FAMILY(range)) &&
 943                     (ms >= AMD_MODEL_RANGE_START(range)) &&
 944                     (ms <= AMD_MODEL_RANGE_END(range)))
 945                         return true;
 946
 947         return false;
 948 }
 949
 950 void set_dr_addr_mask(unsigned long mask, int dr)
 951 {
 952         if (!boot_cpu_has(X86_FEATURE_BPEXT))
 953                 return;
 954
 955         switch (dr) {
 956         case 0:
 957                 wrmsr(MSR_F16H_DR0_ADDR_MASK, mask, 0);
 958                 break;
 959         case 1:
 960         case 2:
 961         case 3:
 962                 wrmsr(MSR_F16H_DR1_ADDR_MASK - 1 + dr, mask, 0);
 963                 break;
 964         default:
 965                 break;
 966         }
 967 }