arch/x86/kernel/cpu/amd.c

   1 #include <linux/export.h>
   2 #include <linux/bitops.h>
   3 #include <linux/elf.h>
   4 #include <linux/mm.h>
   5
   6 #include <linux/io.h>
   7 #include <linux/sched.h>
   8 #include <linux/sched/clock.h>
   9 #include <linux/random.h>
  10 #include <asm/processor.h>
  11 #include <asm/apic.h>
  12 #include <asm/cacheinfo.h>
  13 #include <asm/cpu.h>
  14 #include <asm/spec-ctrl.h>
  15 #include <asm/smp.h>
  16 #include <asm/pci-direct.h>
  17 #include <asm/delay.h>
  18
  19 #ifdef CONFIG_X86_64
  20 # include <asm/mmconfig.h>
  21 # include <asm/set_memory.h>
  22 #endif
  23
  24 #include "cpu.h"
  25
  26 static const int amd_erratum_383[];
  27 static const int amd_erratum_400[];
  28 static bool cpu_has_amd_erratum(struct cpuinfo_x86 *cpu, const int *erratum);
  29
  30 /*
  31  * nodes_per_socket: Stores the number of nodes per socket.
  32  * Refer to Fam15h Models 00-0fh BKDG - CPUID Fn8000_001E_ECX
  33  * Node Identifiers[10:8]
  34  */
  35 static u32 nodes_per_socket = 1;
  36
  37 static inline int rdmsrl_amd_safe(unsigned msr, unsigned long long *p)
  38 {
  39         u32 gprs[8] = { 0 };
  40         int err;
  41
  42         WARN_ONCE((boot_cpu_data.x86 != 0xf),
  43                   "%s should only be used on K8!\n", __func__);
  44
  45         gprs[1] = msr;
  46         gprs[7] = 0x9c5a203a;
  47
  48         err = rdmsr_safe_regs(gprs);
  49
  50         *p = gprs[0] | ((u64)gprs[2] << 32);
  51
  52         return err;
  53 }
  54
  55 static inline int wrmsrl_amd_safe(unsigned msr, unsigned long long val)
  56 {
  57         u32 gprs[8] = { 0 };
  58
  59         WARN_ONCE((boot_cpu_data.x86 != 0xf),
  60                   "%s should only be used on K8!\n", __func__);
  61
  62         gprs[0] = (u32)val;
  63         gprs[1] = msr;
  64         gprs[2] = val >> 32;
  65         gprs[7] = 0x9c5a203a;
  66
  67         return wrmsr_safe_regs(gprs);
  68 }
  69
  70 /*
  71  *      B step AMD K6 before B 9730xxxx have hardware bugs that can cause
  72  *      misexecution of code under Linux. Owners of such processors should
  73  *      contact AMD for precise details and a CPU swap.
  74  *
  75  *      See     http://www.multimania.com/poulot/k6bug.html
  76  *      and     section 2.6.2 of "AMD-K6 Processor Revision Guide - Model 6"
  77  *              (Publication # 21266  Issue Date: August 1998)
  78  *
  79  *      The following test is erm.. interesting. AMD neglected to up
  80  *      the chip setting when fixing the bug but they also tweaked some
  81  *      performance at the same time..
  82  */
  83
  84 extern __visible void vide(void);
  85 __asm__(".globl vide\n"
  86         ".type vide, @function\n"
  87         ".align 4\n"
  88         "vide: ret\n");
  89
  90 static void init_amd_k5(struct cpuinfo_x86 *c)
  91 {
  92 #ifdef CONFIG_X86_32
  93 /*
  94  * General Systems BIOSen alias the cpu frequency registers
  95  * of the Elan at 0x000df000. Unfortunately, one of the Linux
  96  * drivers subsequently pokes it, and changes the CPU speed.
  97  * Workaround : Remove the unneeded alias.
  98  */
  99 #define CBAR            (0xfffc) /* Configuration Base Address  (32-bit) */
 100 #define CBAR_ENB        (0x80000000)
 101 #define CBAR_KEY        (0X000000CB)
 102         if (c->x86_model == 9 || c->x86_model == 10) {
 103                 if (inl(CBAR) & CBAR_ENB)
 104                         outl(0 | CBAR_KEY, CBAR);
 105         }
 106 #endif
 107 }
 108
 109 static void init_amd_k6(struct cpuinfo_x86 *c)
 110 {
 111 #ifdef CONFIG_X86_32
 112         u32 l, h;
 113         int mbytes = get_num_physpages() >> (20-PAGE_SHIFT);
 114
 115         if (c->x86_model < 6) {
 116                 /* Based on AMD doc 20734R - June 2000 */
 117                 if (c->x86_model == 0) {
 118                         clear_cpu_cap(c, X86_FEATURE_APIC);
 119                         set_cpu_cap(c, X86_FEATURE_PGE);
 120                 }
 121                 return;
 122         }
 123
 124         if (c->x86_model == 6 && c->x86_stepping == 1) {
 125                 const int K6_BUG_LOOP = 1000000;
 126                 int n;
 127                 void (*f_vide)(void);
 128                 u64 d, d2;
 129
 130                 pr_info("AMD K6 stepping B detected - ");
 131
 132                 /*
 133                  * It looks like AMD fixed the 2.6.2 bug and improved indirect
 134                  * calls at the same time.
 135                  */
 136
 137                 n = K6_BUG_LOOP;
 138                 f_vide = vide;
 139                 OPTIMIZER_HIDE_VAR(f_vide);
 140                 d = rdtsc();
 141                 while (n--)
 142                         f_vide();
 143                 d2 = rdtsc();
 144                 d = d2-d;
 145
 146                 if (d > 20*K6_BUG_LOOP)
 147                         pr_cont("system stability may be impaired when more than 32 MB are used.\n");
 148                 else
 149                         pr_cont("probably OK (after B9730xxxx).\n");
 150         }
 151
 152         /* K6 with old style WHCR */
 153         if (c->x86_model < 8 ||
 154            (c->x86_model == 8 && c->x86_stepping < 8)) {
 155                 /* We can only write allocate on the low 508Mb */
 156                 if (mbytes > 508)
 157                         mbytes = 508;
 158
 159                 rdmsr(MSR_K6_WHCR, l, h);
 160                 if ((l&0x0000FFFF) == 0) {
 161                         unsigned long flags;
 162                         l = (1<<0)|((mbytes/4)<<1);
 163                         local_irq_save(flags);
 164                         wbinvd();
 165                         wrmsr(MSR_K6_WHCR, l, h);
 166                         local_irq_restore(flags);
 167                         pr_info("Enabling old style K6 write allocation for %d Mb\n",
 168                                 mbytes);
 169                 }
 170                 return;
 171         }
 172
 173         if ((c->x86_model == 8 && c->x86_stepping > 7) ||
 174              c->x86_model == 9 || c->x86_model == 13) {
 175                 /* The more serious chips .. */
 176
 177                 if (mbytes > 4092)
 178                         mbytes = 4092;
 179
 180                 rdmsr(MSR_K6_WHCR, l, h);
 181                 if ((l&0xFFFF0000) == 0) {
 182                         unsigned long flags;
 183                         l = ((mbytes>>2)<<22)|(1<<16);
 184                         local_irq_save(flags);
 185                         wbinvd();
 186                         wrmsr(MSR_K6_WHCR, l, h);
 187                         local_irq_restore(flags);
 188                         pr_info("Enabling new style K6 write allocation for %d Mb\n",
 189                                 mbytes);
 190                 }
 191
 192                 return;
 193         }
 194
 195         if (c->x86_model == 10) {
 196                 /* AMD Geode LX is model 10 */
 197                 /* placeholder for any needed mods */
 198                 return;
 199         }
 200 #endif
 201 }
 202
 203 static void init_amd_k7(struct cpuinfo_x86 *c)
 204 {
 205 #ifdef CONFIG_X86_32
 206         u32 l, h;
 207
 208         /*
 209          * Bit 15 of Athlon specific MSR 15, needs to be 0
 210          * to enable SSE on Palomino/Morgan/Barton CPU's.
 211          * If the BIOS didn't enable it already, enable it here.
 212          */
 213         if (c->x86_model >= 6 && c->x86_model <= 10) {
 214                 if (!cpu_has(c, X86_FEATURE_XMM)) {
 215                         pr_info("Enabling disabled K7/SSE Support.\n");
 216                         msr_clear_bit(MSR_K7_HWCR, 15);
 217                         set_cpu_cap(c, X86_FEATURE_XMM);
 218                 }
 219         }
 220
 221         /*
 222          * It's been determined by AMD that Athlons since model 8 stepping 1
 223          * are more robust with CLK_CTL set to 200xxxxx instead of 600xxxxx
 224          * As per AMD technical note 27212 0.2
 225          */
 226         if ((c->x86_model == 8 && c->x86_stepping >= 1) || (c->x86_model > 8)) {
 227                 rdmsr(MSR_K7_CLK_CTL, l, h);
 228                 if ((l & 0xfff00000) != 0x20000000) {
 229                         pr_info("CPU: CLK_CTL MSR was %x. Reprogramming to %x\n",
 230                                 l, ((l & 0x000fffff)|0x20000000));
 231                         wrmsr(MSR_K7_CLK_CTL, (l & 0x000fffff)|0x20000000, h);
 232                 }
 233         }
 234
 235         set_cpu_cap(c, X86_FEATURE_K7);
 236
 237         /* calling is from identify_secondary_cpu() ? */
 238         if (!c->cpu_index)
 239                 return;
 240
 241         /*
 242          * Certain Athlons might work (for various values of 'work') in SMP
 243          * but they are not certified as MP capable.
 244          */
 245         /* Athlon 660/661 is valid. */
 246         if ((c->x86_model == 6) && ((c->x86_stepping == 0) ||
 247             (c->x86_stepping == 1)))
 248                 return;
 249
 250         /* Duron 670 is valid */
 251         if ((c->x86_model == 7) && (c->x86_stepping == 0))
 252                 return;
 253
 254         /*
 255          * Athlon 662, Duron 671, and Athlon >model 7 have capability
 256          * bit. It's worth noting that the A5 stepping (662) of some
 257          * Athlon XP's have the MP bit set.
 258          * See http://www.heise.de/newsticker/data/jow-18.10.01-000 for
 259          * more.
 260          */
 261         if (((c->x86_model == 6) && (c->x86_stepping >= 2)) ||
 262             ((c->x86_model == 7) && (c->x86_stepping >= 1)) ||
 263              (c->x86_model > 7))
 264                 if (cpu_has(c, X86_FEATURE_MP))
 265                         return;
 266
 267         /* If we get here, not a certified SMP capable AMD system. */
 268
 269         /*
 270          * Don't taint if we are running SMP kernel on a single non-MP
 271          * approved Athlon
 272          */
 273         WARN_ONCE(1, "WARNING: This combination of AMD"
 274                 " processors is not suitable for SMP.\n");
 275         add_taint(TAINT_CPU_OUT_OF_SPEC, LOCKDEP_NOW_UNRELIABLE);
 276 #endif
 277 }
 278
 279 #ifdef CONFIG_NUMA
 280 /*
 281  * To workaround broken NUMA config.  Read the comment in
 282  * srat_detect_node().
 283  */
 284 static int nearby_node(int apicid)
 285 {
 286         int i, node;
 287
 288         for (i = apicid - 1; i >= 0; i--) {
 289                 node = __apicid_to_node[i];
 290                 if (node != NUMA_NO_NODE && node_online(node))
 291                         return node;
 292         }
 293         for (i = apicid + 1; i < MAX_LOCAL_APIC; i++) {
 294                 node = __apicid_to_node[i];
 295                 if (node != NUMA_NO_NODE && node_online(node))
 296                         return node;
 297         }
 298         return first_node(node_online_map); /* Shouldn't happen */
 299 }
 300 #endif
 301
 302 /*
 303  * Fix up cpu_core_id for pre-F17h systems to be in the
 304  * [0 .. cores_per_node - 1] range. Not really needed but
 305  * kept so as not to break existing setups.
 306  */
 307 static void legacy_fixup_core_id(struct cpuinfo_x86 *c)
 308 {
 309         u32 cus_per_node;
 310
 311         if (c->x86 >= 0x17)
 312                 return;
 313
 314         cus_per_node = c->x86_max_cores / nodes_per_socket;
 315         c->cpu_core_id %= cus_per_node;
 316 }
 317
 318
 319 static void amd_get_topology_early(struct cpuinfo_x86 *c)
 320 {
 321         if (boot_cpu_has(X86_FEATURE_TOPOEXT)) {
 322                 u32 eax, ebx, ecx, edx;
 323
 324                 cpuid(0x8000001e, &eax, &ebx, &ecx, &edx);
 325                 smp_num_siblings = ((ebx >> 8) & 0xff) + 1;
 326         }
 327 }
 328
 329 /*
 330  * Fixup core topology information for
 331  * (1) AMD multi-node processors
 332  *     Assumption: Number of cores in each internal node is the same.
 333  * (2) AMD processors supporting compute units
 334  */
 335 static void amd_get_topology(struct cpuinfo_x86 *c)
 336 {
 337         u8 node_id;
 338         int cpu = smp_processor_id();
 339
 340         /* get information required for multi-node processors */
 341         if (boot_cpu_has(X86_FEATURE_TOPOEXT)) {
 342                 int err;
 343                 u32 eax, ebx, ecx, edx;
 344
 345                 cpuid(0x8000001e, &eax, &ebx, &ecx, &edx);
 346
 347                 node_id  = ecx & 0xff;
 348                 smp_num_siblings = ((ebx >> 8) & 0xff) + 1;
 349
 350                 if (c->x86 == 0x15)
 351                         c->cu_id = ebx & 0xff;
 352
 353                 if (c->x86 >= 0x17) {
 354                         c->cpu_core_id = ebx & 0xff;
 355
 356                         if (smp_num_siblings > 1)
 357                                 c->x86_max_cores /= smp_num_siblings;
 358                 }
 359
 360                 /*
 361                  * In case leaf B is available, use it to derive
 362                  * topology information.
 363                  */
 364                 err = detect_extended_topology(c);
 365                 if (!err)
 366                         c->x86_coreid_bits = get_count_order(c->x86_max_cores);
 367
 368                 cacheinfo_amd_init_llc_id(c, cpu, node_id);
 369
 370         } else if (cpu_has(c, X86_FEATURE_NODEID_MSR)) {
 371                 u64 value;
 372
 373                 rdmsrl(MSR_FAM10H_NODE_ID, value);
 374                 node_id = value & 7;
 375
 376                 per_cpu(cpu_llc_id, cpu) = node_id;
 377         } else
 378                 return;
 379
 380         if (nodes_per_socket > 1) {
 381                 set_cpu_cap(c, X86_FEATURE_AMD_DCM);
 382                 legacy_fixup_core_id(c);
 383         }
 384 }
 385
 386 /*
 387  * On a AMD dual core setup the lower bits of the APIC id distinguish the cores.
 388  * Assumes number of cores is a power of two.
 389  */
 390 static void amd_detect_cmp(struct cpuinfo_x86 *c)
 391 {
 392         unsigned bits;
 393         int cpu = smp_processor_id();
 394
 395         bits = c->x86_coreid_bits;
 396         /* Low order bits define the core id (index of core in socket) */
 397         c->cpu_core_id = c->initial_apicid & ((1 << bits)-1);
 398         /* Convert the initial APIC ID into the socket ID */
 399         c->phys_proc_id = c->initial_apicid >> bits;
 400         /* use socket ID also for last level cache */
 401         per_cpu(cpu_llc_id, cpu) = c->phys_proc_id;
 402 }
 403
 404 u16 amd_get_nb_id(int cpu)
 405 {
 406         return per_cpu(cpu_llc_id, cpu);
 407 }
 408 EXPORT_SYMBOL_GPL(amd_get_nb_id);
 409
 410 u32 amd_get_nodes_per_socket(void)
 411 {
 412         return nodes_per_socket;
 413 }
 414 EXPORT_SYMBOL_GPL(amd_get_nodes_per_socket);
 415
 416 static void srat_detect_node(struct cpuinfo_x86 *c)
 417 {
 418 #ifdef CONFIG_NUMA
 419         int cpu = smp_processor_id();
 420         int node;
 421         unsigned apicid = c->apicid;
 422
 423         node = numa_cpu_node(cpu);
 424         if (node == NUMA_NO_NODE)
 425                 node = per_cpu(cpu_llc_id, cpu);
 426
 427         /*
 428          * On multi-fabric platform (e.g. Numascale NumaChip) a
 429          * platform-specific handler needs to be called to fixup some
 430          * IDs of the CPU.
 431          */
 432         if (x86_cpuinit.fixup_cpu_id)
 433                 x86_cpuinit.fixup_cpu_id(c, node);
 434
 435         if (!node_online(node)) {
 436                 /*
 437                  * Two possibilities here:
 438                  *
 439                  * - The CPU is missing memory and no node was created.  In
 440                  *   that case try picking one from a nearby CPU.
 441                  *
 442                  * - The APIC IDs differ from the HyperTransport node IDs
 443                  *   which the K8 northbridge parsing fills in.  Assume
 444                  *   they are all increased by a constant offset, but in
 445                  *   the same order as the HT nodeids.  If that doesn't
 446                  *   result in a usable node fall back to the path for the
 447                  *   previous case.
 448                  *
 449                  * This workaround operates directly on the mapping between
 450                  * APIC ID and NUMA node, assuming certain relationship
 451                  * between APIC ID, HT node ID and NUMA topology.  As going
 452                  * through CPU mapping may alter the outcome, directly
 453                  * access __apicid_to_node[].
 454                  */
 455                 int ht_nodeid = c->initial_apicid;
 456
 457                 if (__apicid_to_node[ht_nodeid] != NUMA_NO_NODE)
 458                         node = __apicid_to_node[ht_nodeid];
 459                 /* Pick a nearby node */
 460                 if (!node_online(node))
 461                         node = nearby_node(apicid);
 462         }
 463         numa_set_node(cpu, node);
 464 #endif
 465 }
 466
 467 static void early_init_amd_mc(struct cpuinfo_x86 *c)
 468 {
 469 #ifdef CONFIG_SMP
 470         unsigned bits, ecx;
 471
 472         /* Multi core CPU? */
 473         if (c->extended_cpuid_level < 0x80000008)
 474                 return;
 475
 476         ecx = cpuid_ecx(0x80000008);
 477
 478         c->x86_max_cores = (ecx & 0xff) + 1;
 479
 480         /* CPU telling us the core id bits shift? */
 481         bits = (ecx >> 12) & 0xF;
 482
 483         /* Otherwise recompute */
 484         if (bits == 0) {
 485                 while ((1 << bits) < c->x86_max_cores)
 486                         bits++;
 487         }
 488
 489         c->x86_coreid_bits = bits;
 490 #endif
 491 }
 492
 493 static void bsp_init_amd(struct cpuinfo_x86 *c)
 494 {
 495
 496 #ifdef CONFIG_X86_64
 497         if (c->x86 >= 0xf) {
 498                 unsigned long long tseg;
 499
 500                 /*
 501                  * Split up direct mapping around the TSEG SMM area.
 502                  * Don't do it for gbpages because there seems very little
 503                  * benefit in doing so.
 504                  */
 505                 if (!rdmsrl_safe(MSR_K8_TSEG_ADDR, &tseg)) {
 506                         unsigned long pfn = tseg >> PAGE_SHIFT;
 507
 508                         pr_debug("tseg: %010llx\n", tseg);
 509                         if (pfn_range_is_mapped(pfn, pfn + 1))
 510                                 set_memory_4k((unsigned long)__va(tseg), 1);
 511                 }
 512         }
 513 #endif
 514
 515         if (cpu_has(c, X86_FEATURE_CONSTANT_TSC)) {
 516
 517                 if (c->x86 > 0x10 ||
 518                     (c->x86 == 0x10 && c->x86_model >= 0x2)) {
 519                         u64 val;
 520
 521                         rdmsrl(MSR_K7_HWCR, val);
 522                         if (!(val & BIT(24)))
 523                                 pr_warn(FW_BUG "TSC doesn't count with P0 frequency!\n");
 524                 }
 525         }
 526
 527         if (c->x86 == 0x15) {
 528                 unsigned long upperbit;
 529                 u32 cpuid, assoc;
 530
 531                 cpuid    = cpuid_edx(0x80000005);
 532                 assoc    = cpuid >> 16 & 0xff;
 533                 upperbit = ((cpuid >> 24) << 10) / assoc;
 534
 535                 va_align.mask     = (upperbit - 1) & PAGE_MASK;
 536                 va_align.flags    = ALIGN_VA_32 | ALIGN_VA_64;
 537
 538                 /* A random value per boot for bit slice [12:upper_bit) */
 539                 va_align.bits = get_random_int() & va_align.mask;
 540         }
 541
 542         if (cpu_has(c, X86_FEATURE_MWAITX))
 543                 use_mwaitx_delay();
 544
 545         if (boot_cpu_has(X86_FEATURE_TOPOEXT)) {
 546                 u32 ecx;
 547
 548                 ecx = cpuid_ecx(0x8000001e);
 549                 nodes_per_socket = ((ecx >> 8) & 7) + 1;
 550         } else if (boot_cpu_has(X86_FEATURE_NODEID_MSR)) {
 551                 u64 value;
 552
 553                 rdmsrl(MSR_FAM10H_NODE_ID, value);
 554                 nodes_per_socket = ((value >> 3) & 7) + 1;
 555         }
 556
 557         if (c->x86 >= 0x15 && c->x86 <= 0x17) {
 558                 unsigned int bit;
 559
 560                 switch (c->x86) {
 561                 case 0x15: bit = 54; break;
 562                 case 0x16: bit = 33; break;
 563                 case 0x17: bit = 10; break;
 564                 default: return;
 565                 }
 566                 /*
 567                  * Try to cache the base value so further operations can
 568                  * avoid RMW. If that faults, do not enable SSBD.
 569                  */
 570                 if (!rdmsrl_safe(MSR_AMD64_LS_CFG, &x86_amd_ls_cfg_base)) {
 571                         setup_force_cpu_cap(X86_FEATURE_LS_CFG_SSBD);
 572                         setup_force_cpu_cap(X86_FEATURE_SSBD);
 573                         x86_amd_ls_cfg_ssbd_mask = 1ULL << bit;
 574                 }
 575         }
 576 }
 577
 578 static void early_detect_mem_encrypt(struct cpuinfo_x86 *c)
 579 {
 580         u64 msr;
 581
 582         /*
 583          * BIOS support is required for SME and SEV.
 584          *   For SME: If BIOS has enabled SME then adjust x86_phys_bits by
 585          *            the SME physical address space reduction value.
 586          *            If BIOS has not enabled SME then don't advertise the
 587          *            SME feature (set in scattered.c).
 588          *   For SEV: If BIOS has not enabled SEV then don't advertise the
 589          *            SEV feature (set in scattered.c).
 590          *
 591          *   In all cases, since support for SME and SEV requires long mode,
 592          *   don't advertise the feature under CONFIG_X86_32.
 593          */
 594         if (cpu_has(c, X86_FEATURE_SME) || cpu_has(c, X86_FEATURE_SEV)) {
 595                 /* Check if memory encryption is enabled */
 596                 rdmsrl(MSR_K8_SYSCFG, msr);
 597                 if (!(msr & MSR_K8_SYSCFG_MEM_ENCRYPT))
 598                         goto clear_all;
 599
 600                 /*
 601                  * Always adjust physical address bits. Even though this
 602                  * will be a value above 32-bits this is still done for
 603                  * CONFIG_X86_32 so that accurate values are reported.
 604                  */
 605                 c->x86_phys_bits -= (cpuid_ebx(0x8000001f) >> 6) & 0x3f;
 606
 607                 if (IS_ENABLED(CONFIG_X86_32))
 608                         goto clear_all;
 609
 610                 rdmsrl(MSR_K7_HWCR, msr);
 611                 if (!(msr & MSR_K7_HWCR_SMMLOCK))
 612                         goto clear_sev;
 613
 614                 return;
 615
 616 clear_all:
 617                 clear_cpu_cap(c, X86_FEATURE_SME);
 618 clear_sev:
 619                 clear_cpu_cap(c, X86_FEATURE_SEV);
 620         }
 621 }
 622
 623 static void early_init_amd(struct cpuinfo_x86 *c)
 624 {
 625         u32 dummy;
 626
 627         early_init_amd_mc(c);
 628
 629         rdmsr_safe(MSR_AMD64_PATCH_LEVEL, &c->microcode, &dummy);
 630
 631         /*
 632          * c->x86_power is 8000_0007 edx. Bit 8 is TSC runs at constant rate
 633          * with P/T states and does not stop in deep C-states
 634          */
 635         if (c->x86_power & (1 << 8)) {
 636                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
 637                 set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC);
 638         }
 639
 640         /* Bit 12 of 8000_0007 edx is accumulated power mechanism. */
 641         if (c->x86_power & BIT(12))
 642                 set_cpu_cap(c, X86_FEATURE_ACC_POWER);
 643
 644 #ifdef CONFIG_X86_64
 645         set_cpu_cap(c, X86_FEATURE_SYSCALL32);
 646 #else
 647         /*  Set MTRR capability flag if appropriate */
 648         if (c->x86 == 5)
 649                 if (c->x86_model == 13 || c->x86_model == 9 ||
 650                     (c->x86_model == 8 && c->x86_stepping >= 8))
 651                         set_cpu_cap(c, X86_FEATURE_K6_MTRR);
 652 #endif
 653 #if defined(CONFIG_X86_LOCAL_APIC) && defined(CONFIG_PCI)
 654         /*
 655          * ApicID can always be treated as an 8-bit value for AMD APIC versions
 656          * >= 0x10, but even old K8s came out of reset with version 0x10. So, we
 657          * can safely set X86_FEATURE_EXTD_APICID unconditionally for families
 658          * after 16h.
 659          */
 660         if (boot_cpu_has(X86_FEATURE_APIC)) {
 661                 if (c->x86 > 0x16)
 662                         set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
 663                 else if (c->x86 >= 0xf) {
 664                         /* check CPU config space for extended APIC ID */
 665                         unsigned int val;
 666
 667                         val = read_pci_config(0, 24, 0, 0x68);
 668                         if ((val >> 17 & 0x3) == 0x3)
 669                                 set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
 670                 }
 671         }
 672 #endif
 673
 674         /*
 675          * This is only needed to tell the kernel whether to use VMCALL
 676          * and VMMCALL.  VMMCALL is never executed except under virt, so
 677          * we can set it unconditionally.
 678          */
 679         set_cpu_cap(c, X86_FEATURE_VMMCALL);
 680
 681         /* F16h erratum 793, CVE-2013-6885 */
 682         if (c->x86 == 0x16 && c->x86_model <= 0xf)
 683                 msr_set_bit(MSR_AMD64_LS_CFG, 15);
 684
 685         /*
 686          * Check whether the machine is affected by erratum 400. This is
 687          * used to select the proper idle routine and to enable the check
 688          * whether the machine is affected in arch_post_acpi_init(), which
 689          * sets the X86_BUG_AMD_APIC_C1E bug depending on the MSR check.
 690          */
 691         if (cpu_has_amd_erratum(c, amd_erratum_400))
 692                 set_cpu_bug(c, X86_BUG_AMD_E400);
 693
 694         early_detect_mem_encrypt(c);
 695
 696         amd_get_topology_early(c);
 697 }
 698
 699 static void init_amd_k8(struct cpuinfo_x86 *c)
 700 {
 701         u32 level;
 702         u64 value;
 703
 704         /* On C+ stepping K8 rep microcode works well for copy/memset */
 705         level = cpuid_eax(1);
 706         if ((level >= 0x0f48 && level < 0x0f50) || level >= 0x0f58)
 707                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 708
 709         /*
 710          * Some BIOSes incorrectly force this feature, but only K8 revision D
 711          * (model = 0x14) and later actually support it.
 712          * (AMD Erratum #110, docId: 25759).
 713          */
 714         if (c->x86_model < 0x14 && cpu_has(c, X86_FEATURE_LAHF_LM)) {
 715                 clear_cpu_cap(c, X86_FEATURE_LAHF_LM);
 716                 if (!rdmsrl_amd_safe(0xc001100d, &value)) {
 717                         value &= ~BIT_64(32);
 718                         wrmsrl_amd_safe(0xc001100d, value);
 719                 }
 720         }
 721
 722         if (!c->x86_model_id[0])
 723                 strcpy(c->x86_model_id, "Hammer");
 724
 725 #ifdef CONFIG_SMP
 726         /*
 727          * Disable TLB flush filter by setting HWCR.FFDIS on K8
 728          * bit 6 of msr C001_0015
 729          *
 730          * Errata 63 for SH-B3 steppings
 731          * Errata 122 for all steppings (F+ have it disabled by default)
 732          */
 733         msr_set_bit(MSR_K7_HWCR, 6);
 734 #endif
 735         set_cpu_bug(c, X86_BUG_SWAPGS_FENCE);
 736 }
 737
 738 static void init_amd_gh(struct cpuinfo_x86 *c)
 739 {
 740 #ifdef CONFIG_MMCONF_FAM10H
 741         /* do this for boot cpu */
 742         if (c == &boot_cpu_data)
 743                 check_enable_amd_mmconf_dmi();
 744
 745         fam10h_check_enable_mmcfg();
 746 #endif
 747
 748         /*
 749          * Disable GART TLB Walk Errors on Fam10h. We do this here because this
 750          * is always needed when GART is enabled, even in a kernel which has no
 751          * MCE support built in. BIOS should disable GartTlbWlk Errors already.
 752          * If it doesn't, we do it here as suggested by the BKDG.
 753          *
 754          * Fixes: https://bugzilla.kernel.org/show_bug.cgi?id=33012
 755          */
 756         msr_set_bit(MSR_AMD64_MCx_MASK(4), 10);
 757
 758         /*
 759          * On family 10h BIOS may not have properly enabled WC+ support, causing
 760          * it to be converted to CD memtype. This may result in performance
 761          * degradation for certain nested-paging guests. Prevent this conversion
 762          * by clearing bit 24 in MSR_AMD64_BU_CFG2.
 763          *
 764          * NOTE: we want to use the _safe accessors so as not to #GP kvm
 765          * guests on older kvm hosts.
 766          */
 767         msr_clear_bit(MSR_AMD64_BU_CFG2, 24);
 768
 769         if (cpu_has_amd_erratum(c, amd_erratum_383))
 770                 set_cpu_bug(c, X86_BUG_AMD_TLB_MMATCH);
 771 }
 772
 773 #define MSR_AMD64_DE_CFG        0xC0011029
 774
 775 static void init_amd_ln(struct cpuinfo_x86 *c)
 776 {
 777         /*
 778          * Apply erratum 665 fix unconditionally so machines without a BIOS
 779          * fix work.
 780          */
 781         msr_set_bit(MSR_AMD64_DE_CFG, 31);
 782 }
 783
 784 static void init_amd_bd(struct cpuinfo_x86 *c)
 785 {
 786         u64 value;
 787
 788         /* re-enable TopologyExtensions if switched off by BIOS */
 789         if ((c->x86_model >= 0x10) && (c->x86_model <= 0x6f) &&
 790             !cpu_has(c, X86_FEATURE_TOPOEXT)) {
 791
 792                 if (msr_set_bit(0xc0011005, 54) > 0) {
 793                         rdmsrl(0xc0011005, value);
 794                         if (value & BIT_64(54)) {
 795                                 set_cpu_cap(c, X86_FEATURE_TOPOEXT);
 796                                 pr_info_once(FW_INFO "CPU: Re-enabling disabled Topology Extensions Support.\n");
 797                         }
 798                 }
 799         }
 800
 801         /*
 802          * The way access filter has a performance penalty on some workloads.
 803          * Disable it on the affected CPUs.
 804          */
 805         if ((c->x86_model >= 0x02) && (c->x86_model < 0x20)) {
 806                 if (!rdmsrl_safe(MSR_F15H_IC_CFG, &value) && !(value & 0x1E)) {
 807                         value |= 0x1E;
 808                         wrmsrl_safe(MSR_F15H_IC_CFG, value);
 809                 }
 810         }
 811 }
 812
 813 static void init_amd_zn(struct cpuinfo_x86 *c)
 814 {
 815         set_cpu_cap(c, X86_FEATURE_ZEN);
 816         /*
 817          * Fix erratum 1076: CPB feature bit not being set in CPUID. It affects
 818          * all up to and including B1.
 819          */
 820         if (c->x86_model <= 1 && c->x86_stepping <= 1)
 821                 set_cpu_cap(c, X86_FEATURE_CPB);
 822 }
 823
 824 static void init_amd(struct cpuinfo_x86 *c)
 825 {
 826         early_init_amd(c);
 827
 828         /*
 829          * Bit 31 in normal CPUID used for nonstandard 3DNow ID;
 830          * 3DNow is IDd by bit 31 in extended CPUID (1*32+31) anyway
 831          */
 832         clear_cpu_cap(c, 0*32+31);
 833
 834         if (c->x86 >= 0x10)
 835                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 836
 837         /* get apicid instead of initial apic id from cpuid */
 838         c->apicid = hard_smp_processor_id();
 839
 840         /* K6s reports MCEs but don't actually have all the MSRs */
 841         if (c->x86 < 6)
 842                 clear_cpu_cap(c, X86_FEATURE_MCE);
 843
 844         switch (c->x86) {
 845         case 4:    init_amd_k5(c); break;
 846         case 5:    init_amd_k6(c); break;
 847         case 6:    init_amd_k7(c); break;
 848         case 0xf:  init_amd_k8(c); break;
 849         case 0x10: init_amd_gh(c); break;
 850         case 0x12: init_amd_ln(c); break;
 851         case 0x15: init_amd_bd(c); break;
 852         case 0x17: init_amd_zn(c); break;
 853         }
 854
 855         /*
 856          * Enable workaround for FXSAVE leak on CPUs
 857          * without a XSaveErPtr feature
 858          */
 859         if ((c->x86 >= 6) && (!cpu_has(c, X86_FEATURE_XSAVEERPTR)))
 860                 set_cpu_bug(c, X86_BUG_FXSAVE_LEAK);
 861
 862         cpu_detect_cache_sizes(c);
 863
 864         amd_detect_cmp(c);
 865         amd_get_topology(c);
 866         srat_detect_node(c);
 867
 868         init_amd_cacheinfo(c);
 869
 870         if (c->x86 >= 0xf)
 871                 set_cpu_cap(c, X86_FEATURE_K8);
 872
 873         if (cpu_has(c, X86_FEATURE_XMM2)) {
 874                 unsigned long long val;
 875                 int ret;
 876
 877                 /*
 878                  * A serializing LFENCE has less overhead than MFENCE, so
 879                  * use it for execution serialization.  On families which
 880                  * don't have that MSR, LFENCE is already serializing.
 881                  * msr_set_bit() uses the safe accessors, too, even if the MSR
 882                  * is not present.
 883                  */
 884                 msr_set_bit(MSR_F10H_DECFG,
 885                             MSR_F10H_DECFG_LFENCE_SERIALIZE_BIT);
 886
 887                 /*
 888                  * Verify that the MSR write was successful (could be running
 889                  * under a hypervisor) and only then assume that LFENCE is
 890                  * serializing.
 891                  */
 892                 ret = rdmsrl_safe(MSR_F10H_DECFG, &val);
 893                 if (!ret && (val & MSR_F10H_DECFG_LFENCE_SERIALIZE)) {
 894                         /* A serializing LFENCE stops RDTSC speculation */
 895                         set_cpu_cap(c, X86_FEATURE_LFENCE_RDTSC);
 896                 } else {
 897                         /* MFENCE stops RDTSC speculation */
 898                         set_cpu_cap(c, X86_FEATURE_MFENCE_RDTSC);
 899                 }
 900         }
 901
 902         /*
 903          * Family 0x12 and above processors have APIC timer
 904          * running in deep C states.
 905          */
 906         if (c->x86 > 0x11)
 907                 set_cpu_cap(c, X86_FEATURE_ARAT);
 908
 909         /* 3DNow or LM implies PREFETCHW */
 910         if (!cpu_has(c, X86_FEATURE_3DNOWPREFETCH))
 911                 if (cpu_has(c, X86_FEATURE_3DNOW) || cpu_has(c, X86_FEATURE_LM))
 912                         set_cpu_cap(c, X86_FEATURE_3DNOWPREFETCH);
 913
 914         /* AMD CPUs don't reset SS attributes on SYSRET, Xen does. */
 915         if (!cpu_has(c, X86_FEATURE_XENPV))
 916                 set_cpu_bug(c, X86_BUG_SYSRET_SS_ATTRS);
 917 }
 918
 919 #ifdef CONFIG_X86_32
 920 static unsigned int amd_size_cache(struct cpuinfo_x86 *c, unsigned int size)
 921 {
 922         /* AMD errata T13 (order #21922) */
 923         if ((c->x86 == 6)) {
 924                 /* Duron Rev A0 */
 925                 if (c->x86_model == 3 && c->x86_stepping == 0)
 926                         size = 64;
 927                 /* Tbird rev A1/A2 */
 928                 if (c->x86_model == 4 &&
 929                         (c->x86_stepping == 0 || c->x86_stepping == 1))
 930                         size = 256;
 931         }
 932         return size;
 933 }
 934 #endif
 935
 936 static void cpu_detect_tlb_amd(struct cpuinfo_x86 *c)
 937 {
 938         u32 ebx, eax, ecx, edx;
 939         u16 mask = 0xfff;
 940
 941         if (c->x86 < 0xf)
 942                 return;
 943
 944         if (c->extended_cpuid_level < 0x80000006)
 945                 return;
 946
 947         cpuid(0x80000006, &eax, &ebx, &ecx, &edx);
 948
 949         tlb_lld_4k[ENTRIES] = (ebx >> 16) & mask;
 950         tlb_lli_4k[ENTRIES] = ebx & mask;
 951
 952         /*
 953          * K8 doesn't have 2M/4M entries in the L2 TLB so read out the L1 TLB
 954          * characteristics from the CPUID function 0x80000005 instead.
 955          */
 956         if (c->x86 == 0xf) {
 957                 cpuid(0x80000005, &eax, &ebx, &ecx, &edx);
 958                 mask = 0xff;
 959         }
 960
 961         /* Handle DTLB 2M and 4M sizes, fall back to L1 if L2 is disabled */
 962         if (!((eax >> 16) & mask))
 963                 tlb_lld_2m[ENTRIES] = (cpuid_eax(0x80000005) >> 16) & 0xff;
 964         else
 965                 tlb_lld_2m[ENTRIES] = (eax >> 16) & mask;
 966
 967         /* a 4M entry uses two 2M entries */
 968         tlb_lld_4m[ENTRIES] = tlb_lld_2m[ENTRIES] >> 1;
 969
 970         /* Handle ITLB 2M and 4M sizes, fall back to L1 if L2 is disabled */
 971         if (!(eax & mask)) {
 972                 /* Erratum 658 */
 973                 if (c->x86 == 0x15 && c->x86_model <= 0x1f) {
 974                         tlb_lli_2m[ENTRIES] = 1024;
 975                 } else {
 976                         cpuid(0x80000005, &eax, &ebx, &ecx, &edx);
 977                         tlb_lli_2m[ENTRIES] = eax & 0xff;
 978                 }
 979         } else
 980                 tlb_lli_2m[ENTRIES] = eax & mask;
 981
 982         tlb_lli_4m[ENTRIES] = tlb_lli_2m[ENTRIES] >> 1;
 983 }
 984
 985 static const struct cpu_dev amd_cpu_dev = {
 986         .c_vendor       = "AMD",
 987         .c_ident        = { "AuthenticAMD" },
 988 #ifdef CONFIG_X86_32
 989         .legacy_models = {
 990                 { .family = 4, .model_names =
 991                   {
 992                           [3] = "486 DX/2",
 993                           [7] = "486 DX/2-WB",
 994                           [8] = "486 DX/4",
 995                           [9] = "486 DX/4-WB",
 996                           [14] = "Am5x86-WT",
 997                           [15] = "Am5x86-WB"
 998                   }
 999                 },
1000         },
1001         .legacy_cache_size = amd_size_cache,
1002 #endif
1003         .c_early_init   = early_init_amd,
1004         .c_detect_tlb   = cpu_detect_tlb_amd,
1005         .c_bsp_init     = bsp_init_amd,
1006         .c_init         = init_amd,
1007         .c_x86_vendor   = X86_VENDOR_AMD,
1008 };
1009
1010 cpu_dev_register(amd_cpu_dev);
1011
1012 /*
1013  * AMD errata checking
1014  *
1015  * Errata are defined as arrays of ints using the AMD_LEGACY_ERRATUM() or
1016  * AMD_OSVW_ERRATUM() macros. The latter is intended for newer errata that
1017  * have an OSVW id assigned, which it takes as first argument. Both take a
1018  * variable number of family-specific model-stepping ranges created by
1019  * AMD_MODEL_RANGE().
1020  *
1021  * Example:
1022  *
1023  * const int amd_erratum_319[] =
1024  *      AMD_LEGACY_ERRATUM(AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0x4, 0x2),
1025  *                         AMD_MODEL_RANGE(0x10, 0x8, 0x0, 0x8, 0x0),
1026  *                         AMD_MODEL_RANGE(0x10, 0x9, 0x0, 0x9, 0x0));
1027  */
1028
1029 #define AMD_LEGACY_ERRATUM(...)         { -1, __VA_ARGS__, 0 }
1030 #define AMD_OSVW_ERRATUM(osvw_id, ...)  { osvw_id, __VA_ARGS__, 0 }
1031 #define AMD_MODEL_RANGE(f, m_start, s_start, m_end, s_end) \
1032         ((f << 24) | (m_start << 16) | (s_start << 12) | (m_end << 4) | (s_end))
1033 #define AMD_MODEL_RANGE_FAMILY(range)   (((range) >> 24) & 0xff)
1034 #define AMD_MODEL_RANGE_START(range)    (((range) >> 12) & 0xfff)
1035 #define AMD_MODEL_RANGE_END(range)      ((range) & 0xfff)
1036
1037 static const int amd_erratum_400[] =
1038         AMD_OSVW_ERRATUM(1, AMD_MODEL_RANGE(0xf, 0x41, 0x2, 0xff, 0xf),
1039                             AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0xff, 0xf));
1040
1041 static const int amd_erratum_383[] =
1042         AMD_OSVW_ERRATUM(3, AMD_MODEL_RANGE(0x10, 0, 0, 0xff, 0xf));
1043
1044
1045 static bool cpu_has_amd_erratum(struct cpuinfo_x86 *cpu, const int *erratum)
1046 {
1047         int osvw_id = *erratum++;
1048         u32 range;
1049         u32 ms;
1050
1051         if (osvw_id >= 0 && osvw_id < 65536 &&
1052             cpu_has(cpu, X86_FEATURE_OSVW)) {
1053                 u64 osvw_len;
1054
1055                 rdmsrl(MSR_AMD64_OSVW_ID_LENGTH, osvw_len);
1056                 if (osvw_id < osvw_len) {
1057                         u64 osvw_bits;
1058
1059                         rdmsrl(MSR_AMD64_OSVW_STATUS + (osvw_id >> 6),
1060                             osvw_bits);
1061                         return osvw_bits & (1ULL << (osvw_id & 0x3f));
1062                 }
1063         }
1064
1065         /* OSVW unavailable or ID unknown, match family-model-stepping range */
1066         ms = (cpu->x86_model << 4) | cpu->x86_stepping;
1067         while ((range = *erratum++))
1068                 if ((cpu->x86 == AMD_MODEL_RANGE_FAMILY(range)) &&
1069                     (ms >= AMD_MODEL_RANGE_START(range)) &&
1070                     (ms <= AMD_MODEL_RANGE_END(range)))
1071                         return true;
1072
1073         return false;
1074 }
1075
1076 void set_dr_addr_mask(unsigned long mask, int dr)
1077 {
1078         if (!boot_cpu_has(X86_FEATURE_BPEXT))
1079                 return;
1080
1081         switch (dr) {
1082         case 0:
1083                 wrmsr(MSR_F16H_DR0_ADDR_MASK, mask, 0);
1084                 break;
1085         case 1:
1086         case 2:
1087         case 3:
1088                 wrmsr(MSR_F16H_DR1_ADDR_MASK - 1 + dr, mask, 0);
1089                 break;
1090         default:
1091                 break;
1092         }
1093 }