arch/x86/kernel/cpu/common.c

   1 #include <linux/bootmem.h>
   2 #include <linux/linkage.h>
   3 #include <linux/bitops.h>
   4 #include <linux/kernel.h>
   5 #include <linux/export.h>
   6 #include <linux/percpu.h>
   7 #include <linux/string.h>
   8 #include <linux/ctype.h>
   9 #include <linux/delay.h>
  10 #include <linux/sched.h>
  11 #include <linux/init.h>
  12 #include <linux/kprobes.h>
  13 #include <linux/kgdb.h>
  14 #include <linux/smp.h>
  15 #include <linux/io.h>
  16 #include <linux/syscore_ops.h>
  17
  18 #include <asm/stackprotector.h>
  19 #include <asm/perf_event.h>
  20 #include <asm/mmu_context.h>
  21 #include <asm/archrandom.h>
  22 #include <asm/hypervisor.h>
  23 #include <asm/processor.h>
  24 #include <asm/tlbflush.h>
  25 #include <asm/debugreg.h>
  26 #include <asm/sections.h>
  27 #include <asm/vsyscall.h>
  28 #include <linux/topology.h>
  29 #include <linux/cpumask.h>
  30 #include <asm/pgtable.h>
  31 #include <linux/atomic.h>
  32 #include <asm/proto.h>
  33 #include <asm/setup.h>
  34 #include <asm/apic.h>
  35 #include <asm/desc.h>
  36 #include <asm/fpu/internal.h>
  37 #include <asm/mtrr.h>
  38 #include <asm/hwcap2.h>
  39 #include <linux/numa.h>
  40 #include <asm/asm.h>
  41 #include <asm/bugs.h>
  42 #include <asm/cpu.h>
  43 #include <asm/mce.h>
  44 #include <asm/msr.h>
  45 #include <asm/pat.h>
  46 #include <asm/microcode.h>
  47 #include <asm/microcode_intel.h>
  48
  49 #ifdef CONFIG_X86_LOCAL_APIC
  50 #include <asm/uv/uv.h>
  51 #endif
  52
  53 #include "cpu.h"
  54
  55 u32 elf_hwcap2 __read_mostly;
  56
  57 /* all of these masks are initialized in setup_cpu_local_masks() */
  58 cpumask_var_t cpu_initialized_mask;
  59 cpumask_var_t cpu_callout_mask;
  60 cpumask_var_t cpu_callin_mask;
  61
  62 /* representing cpus for which sibling maps can be computed */
  63 cpumask_var_t cpu_sibling_setup_mask;
  64
  65 /* correctly size the local cpu masks */
  66 void __init setup_cpu_local_masks(void)
  67 {
  68         alloc_bootmem_cpumask_var(&cpu_initialized_mask);
  69         alloc_bootmem_cpumask_var(&cpu_callin_mask);
  70         alloc_bootmem_cpumask_var(&cpu_callout_mask);
  71         alloc_bootmem_cpumask_var(&cpu_sibling_setup_mask);
  72 }
  73
  74 static void default_init(struct cpuinfo_x86 *c)
  75 {
  76 #ifdef CONFIG_X86_64
  77         cpu_detect_cache_sizes(c);
  78 #else
  79         /* Not much we can do here... */
  80         /* Check if at least it has cpuid */
  81         if (c->cpuid_level == -1) {
  82                 /* No cpuid. It must be an ancient CPU */
  83                 if (c->x86 == 4)
  84                         strcpy(c->x86_model_id, "486");
  85                 else if (c->x86 == 3)
  86                         strcpy(c->x86_model_id, "386");
  87         }
  88 #endif
  89 }
  90
  91 static const struct cpu_dev default_cpu = {
  92         .c_init         = default_init,
  93         .c_vendor       = "Unknown",
  94         .c_x86_vendor   = X86_VENDOR_UNKNOWN,
  95 };
  96
  97 static const struct cpu_dev *this_cpu = &default_cpu;
  98
  99 DEFINE_PER_CPU_PAGE_ALIGNED(struct gdt_page, gdt_page) = { .gdt = {
 100 #ifdef CONFIG_X86_64
 101         /*
 102          * We need valid kernel segments for data and code in long mode too
 103          * IRET will check the segment types  kkeil 2000/10/28
 104          * Also sysret mandates a special GDT layout
 105          *
 106          * TLS descriptors are currently at a different place compared to i386.
 107          * Hopefully nobody expects them at a fixed place (Wine?)
 108          */
 109         [GDT_ENTRY_KERNEL32_CS]         = GDT_ENTRY_INIT(0xc09b, 0, 0xfffff),
 110         [GDT_ENTRY_KERNEL_CS]           = GDT_ENTRY_INIT(0xa09b, 0, 0xfffff),
 111         [GDT_ENTRY_KERNEL_DS]           = GDT_ENTRY_INIT(0xc093, 0, 0xfffff),
 112         [GDT_ENTRY_DEFAULT_USER32_CS]   = GDT_ENTRY_INIT(0xc0fb, 0, 0xfffff),
 113         [GDT_ENTRY_DEFAULT_USER_DS]     = GDT_ENTRY_INIT(0xc0f3, 0, 0xfffff),
 114         [GDT_ENTRY_DEFAULT_USER_CS]     = GDT_ENTRY_INIT(0xa0fb, 0, 0xfffff),
 115 #else
 116         [GDT_ENTRY_KERNEL_CS]           = GDT_ENTRY_INIT(0xc09a, 0, 0xfffff),
 117         [GDT_ENTRY_KERNEL_DS]           = GDT_ENTRY_INIT(0xc092, 0, 0xfffff),
 118         [GDT_ENTRY_DEFAULT_USER_CS]     = GDT_ENTRY_INIT(0xc0fa, 0, 0xfffff),
 119         [GDT_ENTRY_DEFAULT_USER_DS]     = GDT_ENTRY_INIT(0xc0f2, 0, 0xfffff),
 120         /*
 121          * Segments used for calling PnP BIOS have byte granularity.
 122          * They code segments and data segments have fixed 64k limits,
 123          * the transfer segment sizes are set at run time.
 124          */
 125         /* 32-bit code */
 126         [GDT_ENTRY_PNPBIOS_CS32]        = GDT_ENTRY_INIT(0x409a, 0, 0xffff),
 127         /* 16-bit code */
 128         [GDT_ENTRY_PNPBIOS_CS16]        = GDT_ENTRY_INIT(0x009a, 0, 0xffff),
 129         /* 16-bit data */
 130         [GDT_ENTRY_PNPBIOS_DS]          = GDT_ENTRY_INIT(0x0092, 0, 0xffff),
 131         /* 16-bit data */
 132         [GDT_ENTRY_PNPBIOS_TS1]         = GDT_ENTRY_INIT(0x0092, 0, 0),
 133         /* 16-bit data */
 134         [GDT_ENTRY_PNPBIOS_TS2]         = GDT_ENTRY_INIT(0x0092, 0, 0),
 135         /*
 136          * The APM segments have byte granularity and their bases
 137          * are set at run time.  All have 64k limits.
 138          */
 139         /* 32-bit code */
 140         [GDT_ENTRY_APMBIOS_BASE]        = GDT_ENTRY_INIT(0x409a, 0, 0xffff),
 141         /* 16-bit code */
 142         [GDT_ENTRY_APMBIOS_BASE+1]      = GDT_ENTRY_INIT(0x009a, 0, 0xffff),
 143         /* data */
 144         [GDT_ENTRY_APMBIOS_BASE+2]      = GDT_ENTRY_INIT(0x4092, 0, 0xffff),
 145
 146         [GDT_ENTRY_ESPFIX_SS]           = GDT_ENTRY_INIT(0xc092, 0, 0xfffff),
 147         [GDT_ENTRY_PERCPU]              = GDT_ENTRY_INIT(0xc092, 0, 0xfffff),
 148         GDT_STACK_CANARY_INIT
 149 #endif
 150 } };
 151 EXPORT_PER_CPU_SYMBOL_GPL(gdt_page);
 152
 153 static int __init x86_mpx_setup(char *s)
 154 {
 155         /* require an exact match without trailing characters */
 156         if (strlen(s))
 157                 return 0;
 158
 159         /* do not emit a message if the feature is not present */
 160         if (!boot_cpu_has(X86_FEATURE_MPX))
 161                 return 1;
 162
 163         setup_clear_cpu_cap(X86_FEATURE_MPX);
 164         pr_info("nompx: Intel Memory Protection Extensions (MPX) disabled\n");
 165         return 1;
 166 }
 167 __setup("nompx", x86_mpx_setup);
 168
 169 static int __init x86_noinvpcid_setup(char *s)
 170 {
 171         /* noinvpcid doesn't accept parameters */
 172         if (s)
 173                 return -EINVAL;
 174
 175         /* do not emit a message if the feature is not present */
 176         if (!boot_cpu_has(X86_FEATURE_INVPCID))
 177                 return 0;
 178
 179         setup_clear_cpu_cap(X86_FEATURE_INVPCID);
 180         pr_info("noinvpcid: INVPCID feature disabled\n");
 181         return 0;
 182 }
 183 early_param("noinvpcid", x86_noinvpcid_setup);
 184
 185 #ifdef CONFIG_X86_32
 186 static int cachesize_override = -1;
 187 static int disable_x86_serial_nr = 1;
 188
 189 static int __init cachesize_setup(char *str)
 190 {
 191         get_option(&str, &cachesize_override);
 192         return 1;
 193 }
 194 __setup("cachesize=", cachesize_setup);
 195
 196 static int __init x86_sep_setup(char *s)
 197 {
 198         setup_clear_cpu_cap(X86_FEATURE_SEP);
 199         return 1;
 200 }
 201 __setup("nosep", x86_sep_setup);
 202
 203 /* Standard macro to see if a specific flag is changeable */
 204 static inline int flag_is_changeable_p(u32 flag)
 205 {
 206         u32 f1, f2;
 207
 208         /*
 209          * Cyrix and IDT cpus allow disabling of CPUID
 210          * so the code below may return different results
 211          * when it is executed before and after enabling
 212          * the CPUID. Add "volatile" to not allow gcc to
 213          * optimize the subsequent calls to this function.
 214          */
 215         asm volatile ("pushfl           \n\t"
 216                       "pushfl           \n\t"
 217                       "popl %0          \n\t"
 218                       "movl %0, %1      \n\t"
 219                       "xorl %2, %0      \n\t"
 220                       "pushl %0         \n\t"
 221                       "popfl            \n\t"
 222                       "pushfl           \n\t"
 223                       "popl %0          \n\t"
 224                       "popfl            \n\t"
 225
 226                       : "=&r" (f1), "=&r" (f2)
 227                       : "ir" (flag));
 228
 229         return ((f1^f2) & flag) != 0;
 230 }
 231
 232 /* Probe for the CPUID instruction */
 233 int have_cpuid_p(void)
 234 {
 235         return flag_is_changeable_p(X86_EFLAGS_ID);
 236 }
 237
 238 static void squash_the_stupid_serial_number(struct cpuinfo_x86 *c)
 239 {
 240         unsigned long lo, hi;
 241
 242         if (!cpu_has(c, X86_FEATURE_PN) || !disable_x86_serial_nr)
 243                 return;
 244
 245         /* Disable processor serial number: */
 246
 247         rdmsr(MSR_IA32_BBL_CR_CTL, lo, hi);
 248         lo |= 0x200000;
 249         wrmsr(MSR_IA32_BBL_CR_CTL, lo, hi);
 250
 251         pr_notice("CPU serial number disabled.\n");
 252         clear_cpu_cap(c, X86_FEATURE_PN);
 253
 254         /* Disabling the serial number may affect the cpuid level */
 255         c->cpuid_level = cpuid_eax(0);
 256 }
 257
 258 static int __init x86_serial_nr_setup(char *s)
 259 {
 260         disable_x86_serial_nr = 0;
 261         return 1;
 262 }
 263 __setup("serialnumber", x86_serial_nr_setup);
 264 #else
 265 static inline int flag_is_changeable_p(u32 flag)
 266 {
 267         return 1;
 268 }
 269 static inline void squash_the_stupid_serial_number(struct cpuinfo_x86 *c)
 270 {
 271 }
 272 #endif
 273
 274 static __init int setup_disable_smep(char *arg)
 275 {
 276         setup_clear_cpu_cap(X86_FEATURE_SMEP);
 277         /* Check for things that depend on SMEP being enabled: */
 278         check_mpx_erratum(&boot_cpu_data);
 279         return 1;
 280 }
 281 __setup("nosmep", setup_disable_smep);
 282
 283 static __always_inline void setup_smep(struct cpuinfo_x86 *c)
 284 {
 285         if (cpu_has(c, X86_FEATURE_SMEP))
 286                 cr4_set_bits(X86_CR4_SMEP);
 287 }
 288
 289 static __init int setup_disable_smap(char *arg)
 290 {
 291         setup_clear_cpu_cap(X86_FEATURE_SMAP);
 292         return 1;
 293 }
 294 __setup("nosmap", setup_disable_smap);
 295
 296 static __always_inline void setup_smap(struct cpuinfo_x86 *c)
 297 {
 298         unsigned long eflags = native_save_fl();
 299
 300         /* This should have been cleared long ago */
 301         BUG_ON(eflags & X86_EFLAGS_AC);
 302
 303         if (cpu_has(c, X86_FEATURE_SMAP)) {
 304 #ifdef CONFIG_X86_SMAP
 305                 cr4_set_bits(X86_CR4_SMAP);
 306 #else
 307                 cr4_clear_bits(X86_CR4_SMAP);
 308 #endif
 309         }
 310 }
 311
 312 /*
 313  * Protection Keys are not available in 32-bit mode.
 314  */
 315 static bool pku_disabled;
 316
 317 static __always_inline void setup_pku(struct cpuinfo_x86 *c)
 318 {
 319         /* check the boot processor, plus compile options for PKU: */
 320         if (!cpu_feature_enabled(X86_FEATURE_PKU))
 321                 return;
 322         /* checks the actual processor's cpuid bits: */
 323         if (!cpu_has(c, X86_FEATURE_PKU))
 324                 return;
 325         if (pku_disabled)
 326                 return;
 327
 328         cr4_set_bits(X86_CR4_PKE);
 329         /*
 330          * Seting X86_CR4_PKE will cause the X86_FEATURE_OSPKE
 331          * cpuid bit to be set.  We need to ensure that we
 332          * update that bit in this CPU's "cpu_info".
 333          */
 334         get_cpu_cap(c);
 335 }
 336
 337 #ifdef CONFIG_X86_INTEL_MEMORY_PROTECTION_KEYS
 338 static __init int setup_disable_pku(char *arg)
 339 {
 340         /*
 341          * Do not clear the X86_FEATURE_PKU bit.  All of the
 342          * runtime checks are against OSPKE so clearing the
 343          * bit does nothing.
 344          *
 345          * This way, we will see "pku" in cpuinfo, but not
 346          * "ospke", which is exactly what we want.  It shows
 347          * that the CPU has PKU, but the OS has not enabled it.
 348          * This happens to be exactly how a system would look
 349          * if we disabled the config option.
 350          */
 351         pr_info("x86: 'nopku' specified, disabling Memory Protection Keys\n");
 352         pku_disabled = true;
 353         return 1;
 354 }
 355 __setup("nopku", setup_disable_pku);
 356 #endif /* CONFIG_X86_64 */
 357
 358 /*
 359  * Some CPU features depend on higher CPUID levels, which may not always
 360  * be available due to CPUID level capping or broken virtualization
 361  * software.  Add those features to this table to auto-disable them.
 362  */
 363 struct cpuid_dependent_feature {
 364         u32 feature;
 365         u32 level;
 366 };
 367
 368 static const struct cpuid_dependent_feature
 369 cpuid_dependent_features[] = {
 370         { X86_FEATURE_MWAIT,            0x00000005 },
 371         { X86_FEATURE_DCA,              0x00000009 },
 372         { X86_FEATURE_XSAVE,            0x0000000d },
 373         { 0, 0 }
 374 };
 375
 376 static void filter_cpuid_features(struct cpuinfo_x86 *c, bool warn)
 377 {
 378         const struct cpuid_dependent_feature *df;
 379
 380         for (df = cpuid_dependent_features; df->feature; df++) {
 381
 382                 if (!cpu_has(c, df->feature))
 383                         continue;
 384                 /*
 385                  * Note: cpuid_level is set to -1 if unavailable, but
 386                  * extended_extended_level is set to 0 if unavailable
 387                  * and the legitimate extended levels are all negative
 388                  * when signed; hence the weird messing around with
 389                  * signs here...
 390                  */
 391                 if (!((s32)df->level < 0 ?
 392                      (u32)df->level > (u32)c->extended_cpuid_level :
 393                      (s32)df->level > (s32)c->cpuid_level))
 394                         continue;
 395
 396                 clear_cpu_cap(c, df->feature);
 397                 if (!warn)
 398                         continue;
 399
 400                 pr_warn("CPU: CPU feature " X86_CAP_FMT " disabled, no CPUID level 0x%x\n",
 401                         x86_cap_flag(df->feature), df->level);
 402         }
 403 }
 404
 405 /*
 406  * Naming convention should be: <Name> [(<Codename>)]
 407  * This table only is used unless init_<vendor>() below doesn't set it;
 408  * in particular, if CPUID levels 0x80000002..4 are supported, this
 409  * isn't used
 410  */
 411
 412 /* Look up CPU names by table lookup. */
 413 static const char *table_lookup_model(struct cpuinfo_x86 *c)
 414 {
 415 #ifdef CONFIG_X86_32
 416         const struct legacy_cpu_model_info *info;
 417
 418         if (c->x86_model >= 16)
 419                 return NULL;    /* Range check */
 420
 421         if (!this_cpu)
 422                 return NULL;
 423
 424         info = this_cpu->legacy_models;
 425
 426         while (info->family) {
 427                 if (info->family == c->x86)
 428                         return info->model_names[c->x86_model];
 429                 info++;
 430         }
 431 #endif
 432         return NULL;            /* Not found */
 433 }
 434
 435 __u32 cpu_caps_cleared[NCAPINTS];
 436 __u32 cpu_caps_set[NCAPINTS];
 437
 438 void load_percpu_segment(int cpu)
 439 {
 440 #ifdef CONFIG_X86_32
 441         loadsegment(fs, __KERNEL_PERCPU);
 442 #else
 443         __loadsegment_simple(gs, 0);
 444         wrmsrl(MSR_GS_BASE, (unsigned long)per_cpu(irq_stack_union.gs_base, cpu));
 445 #endif
 446         load_stack_canary_segment();
 447 }
 448
 449 /*
 450  * Current gdt points %fs at the "master" per-cpu area: after this,
 451  * it's on the real one.
 452  */
 453 void switch_to_new_gdt(int cpu)
 454 {
 455         struct desc_ptr gdt_descr;
 456
 457         gdt_descr.address = (long)get_cpu_gdt_table(cpu);
 458         gdt_descr.size = GDT_SIZE - 1;
 459         load_gdt(&gdt_descr);
 460         /* Reload the per-cpu base */
 461
 462         load_percpu_segment(cpu);
 463 }
 464
 465 static const struct cpu_dev *cpu_devs[X86_VENDOR_NUM] = {};
 466
 467 static void get_model_name(struct cpuinfo_x86 *c)
 468 {
 469         unsigned int *v;
 470         char *p, *q, *s;
 471
 472         if (c->extended_cpuid_level < 0x80000004)
 473                 return;
 474
 475         v = (unsigned int *)c->x86_model_id;
 476         cpuid(0x80000002, &v[0], &v[1], &v[2], &v[3]);
 477         cpuid(0x80000003, &v[4], &v[5], &v[6], &v[7]);
 478         cpuid(0x80000004, &v[8], &v[9], &v[10], &v[11]);
 479         c->x86_model_id[48] = 0;
 480
 481         /* Trim whitespace */
 482         p = q = s = &c->x86_model_id[0];
 483
 484         while (*p == ' ')
 485                 p++;
 486
 487         while (*p) {
 488                 /* Note the last non-whitespace index */
 489                 if (!isspace(*p))
 490                         s = q;
 491
 492                 *q++ = *p++;
 493         }
 494
 495         *(s + 1) = '\0';
 496 }
 497
 498 void cpu_detect_cache_sizes(struct cpuinfo_x86 *c)
 499 {
 500         unsigned int n, dummy, ebx, ecx, edx, l2size;
 501
 502         n = c->extended_cpuid_level;
 503
 504         if (n >= 0x80000005) {
 505                 cpuid(0x80000005, &dummy, &ebx, &ecx, &edx);
 506                 c->x86_cache_size = (ecx>>24) + (edx>>24);
 507 #ifdef CONFIG_X86_64
 508                 /* On K8 L1 TLB is inclusive, so don't count it */
 509                 c->x86_tlbsize = 0;
 510 #endif
 511         }
 512
 513         if (n < 0x80000006)     /* Some chips just has a large L1. */
 514                 return;
 515
 516         cpuid(0x80000006, &dummy, &ebx, &ecx, &edx);
 517         l2size = ecx >> 16;
 518
 519 #ifdef CONFIG_X86_64
 520         c->x86_tlbsize += ((ebx >> 16) & 0xfff) + (ebx & 0xfff);
 521 #else
 522         /* do processor-specific cache resizing */
 523         if (this_cpu->legacy_cache_size)
 524                 l2size = this_cpu->legacy_cache_size(c, l2size);
 525
 526         /* Allow user to override all this if necessary. */
 527         if (cachesize_override != -1)
 528                 l2size = cachesize_override;
 529
 530         if (l2size == 0)
 531                 return;         /* Again, no L2 cache is possible */
 532 #endif
 533
 534         c->x86_cache_size = l2size;
 535 }
 536
 537 u16 __read_mostly tlb_lli_4k[NR_INFO];
 538 u16 __read_mostly tlb_lli_2m[NR_INFO];
 539 u16 __read_mostly tlb_lli_4m[NR_INFO];
 540 u16 __read_mostly tlb_lld_4k[NR_INFO];
 541 u16 __read_mostly tlb_lld_2m[NR_INFO];
 542 u16 __read_mostly tlb_lld_4m[NR_INFO];
 543 u16 __read_mostly tlb_lld_1g[NR_INFO];
 544
 545 static void cpu_detect_tlb(struct cpuinfo_x86 *c)
 546 {
 547         if (this_cpu->c_detect_tlb)
 548                 this_cpu->c_detect_tlb(c);
 549
 550         pr_info("Last level iTLB entries: 4KB %d, 2MB %d, 4MB %d\n",
 551                 tlb_lli_4k[ENTRIES], tlb_lli_2m[ENTRIES],
 552                 tlb_lli_4m[ENTRIES]);
 553
 554         pr_info("Last level dTLB entries: 4KB %d, 2MB %d, 4MB %d, 1GB %d\n",
 555                 tlb_lld_4k[ENTRIES], tlb_lld_2m[ENTRIES],
 556                 tlb_lld_4m[ENTRIES], tlb_lld_1g[ENTRIES]);
 557 }
 558
 559 void detect_ht(struct cpuinfo_x86 *c)
 560 {
 561 #ifdef CONFIG_SMP
 562         u32 eax, ebx, ecx, edx;
 563         int index_msb, core_bits;
 564         static bool printed;
 565
 566         if (!cpu_has(c, X86_FEATURE_HT))
 567                 return;
 568
 569         if (cpu_has(c, X86_FEATURE_CMP_LEGACY))
 570                 goto out;
 571
 572         if (cpu_has(c, X86_FEATURE_XTOPOLOGY))
 573                 return;
 574
 575         cpuid(1, &eax, &ebx, &ecx, &edx);
 576
 577         smp_num_siblings = (ebx & 0xff0000) >> 16;
 578
 579         if (smp_num_siblings == 1) {
 580                 pr_info_once("CPU0: Hyper-Threading is disabled\n");
 581                 goto out;
 582         }
 583
 584         if (smp_num_siblings <= 1)
 585                 goto out;
 586
 587         index_msb = get_count_order(smp_num_siblings);
 588         c->phys_proc_id = apic->phys_pkg_id(c->initial_apicid, index_msb);
 589
 590         smp_num_siblings = smp_num_siblings / c->x86_max_cores;
 591
 592         index_msb = get_count_order(smp_num_siblings);
 593
 594         core_bits = get_count_order(c->x86_max_cores);
 595
 596         c->cpu_core_id = apic->phys_pkg_id(c->initial_apicid, index_msb) &
 597                                        ((1 << core_bits) - 1);
 598
 599 out:
 600         if (!printed && (c->x86_max_cores * smp_num_siblings) > 1) {
 601                 pr_info("CPU: Physical Processor ID: %d\n",
 602                         c->phys_proc_id);
 603                 pr_info("CPU: Processor Core ID: %d\n",
 604                         c->cpu_core_id);
 605                 printed = 1;
 606         }
 607 #endif
 608 }
 609
 610 static void get_cpu_vendor(struct cpuinfo_x86 *c)
 611 {
 612         char *v = c->x86_vendor_id;
 613         int i;
 614
 615         for (i = 0; i < X86_VENDOR_NUM; i++) {
 616                 if (!cpu_devs[i])
 617                         break;
 618
 619                 if (!strcmp(v, cpu_devs[i]->c_ident[0]) ||
 620                     (cpu_devs[i]->c_ident[1] &&
 621                      !strcmp(v, cpu_devs[i]->c_ident[1]))) {
 622
 623                         this_cpu = cpu_devs[i];
 624                         c->x86_vendor = this_cpu->c_x86_vendor;
 625                         return;
 626                 }
 627         }
 628
 629         pr_err_once("CPU: vendor_id '%s' unknown, using generic init.\n" \
 630                     "CPU: Your system may be unstable.\n", v);
 631
 632         c->x86_vendor = X86_VENDOR_UNKNOWN;
 633         this_cpu = &default_cpu;
 634 }
 635
 636 void cpu_detect(struct cpuinfo_x86 *c)
 637 {
 638         /* Get vendor name */
 639         cpuid(0x00000000, (unsigned int *)&c->cpuid_level,
 640               (unsigned int *)&c->x86_vendor_id[0],
 641               (unsigned int *)&c->x86_vendor_id[8],
 642               (unsigned int *)&c->x86_vendor_id[4]);
 643
 644         c->x86 = 4;
 645         /* Intel-defined flags: level 0x00000001 */
 646         if (c->cpuid_level >= 0x00000001) {
 647                 u32 junk, tfms, cap0, misc;
 648
 649                 cpuid(0x00000001, &tfms, &misc, &junk, &cap0);
 650                 c->x86          = x86_family(tfms);
 651                 c->x86_model    = x86_model(tfms);
 652                 c->x86_mask     = x86_stepping(tfms);
 653
 654                 if (cap0 & (1<<19)) {
 655                         c->x86_clflush_size = ((misc >> 8) & 0xff) * 8;
 656                         c->x86_cache_alignment = c->x86_clflush_size;
 657                 }
 658         }
 659 }
 660
 661 void get_cpu_cap(struct cpuinfo_x86 *c)
 662 {
 663         u32 eax, ebx, ecx, edx;
 664
 665         /* Intel-defined flags: level 0x00000001 */
 666         if (c->cpuid_level >= 0x00000001) {
 667                 cpuid(0x00000001, &eax, &ebx, &ecx, &edx);
 668
 669                 c->x86_capability[CPUID_1_ECX] = ecx;
 670                 c->x86_capability[CPUID_1_EDX] = edx;
 671         }
 672
 673         /* Thermal and Power Management Leaf: level 0x00000006 (eax) */
 674         if (c->cpuid_level >= 0x00000006)
 675                 c->x86_capability[CPUID_6_EAX] = cpuid_eax(0x00000006);
 676
 677         /* Additional Intel-defined flags: level 0x00000007 */
 678         if (c->cpuid_level >= 0x00000007) {
 679                 cpuid_count(0x00000007, 0, &eax, &ebx, &ecx, &edx);
 680                 c->x86_capability[CPUID_7_0_EBX] = ebx;
 681                 c->x86_capability[CPUID_7_ECX] = ecx;
 682         }
 683
 684         /* Extended state features: level 0x0000000d */
 685         if (c->cpuid_level >= 0x0000000d) {
 686                 cpuid_count(0x0000000d, 1, &eax, &ebx, &ecx, &edx);
 687
 688                 c->x86_capability[CPUID_D_1_EAX] = eax;
 689         }
 690
 691         /* Additional Intel-defined flags: level 0x0000000F */
 692         if (c->cpuid_level >= 0x0000000F) {
 693
 694                 /* QoS sub-leaf, EAX=0Fh, ECX=0 */
 695                 cpuid_count(0x0000000F, 0, &eax, &ebx, &ecx, &edx);
 696                 c->x86_capability[CPUID_F_0_EDX] = edx;
 697
 698                 if (cpu_has(c, X86_FEATURE_CQM_LLC)) {
 699                         /* will be overridden if occupancy monitoring exists */
 700                         c->x86_cache_max_rmid = ebx;
 701
 702                         /* QoS sub-leaf, EAX=0Fh, ECX=1 */
 703                         cpuid_count(0x0000000F, 1, &eax, &ebx, &ecx, &edx);
 704                         c->x86_capability[CPUID_F_1_EDX] = edx;
 705
 706                         if ((cpu_has(c, X86_FEATURE_CQM_OCCUP_LLC)) ||
 707                               ((cpu_has(c, X86_FEATURE_CQM_MBM_TOTAL)) ||
 708                                (cpu_has(c, X86_FEATURE_CQM_MBM_LOCAL)))) {
 709                                 c->x86_cache_max_rmid = ecx;
 710                                 c->x86_cache_occ_scale = ebx;
 711                         }
 712                 } else {
 713                         c->x86_cache_max_rmid = -1;
 714                         c->x86_cache_occ_scale = -1;
 715                 }
 716         }
 717
 718         /* AMD-defined flags: level 0x80000001 */
 719         eax = cpuid_eax(0x80000000);
 720         c->extended_cpuid_level = eax;
 721
 722         if ((eax & 0xffff0000) == 0x80000000) {
 723                 if (eax >= 0x80000001) {
 724                         cpuid(0x80000001, &eax, &ebx, &ecx, &edx);
 725
 726                         c->x86_capability[CPUID_8000_0001_ECX] = ecx;
 727                         c->x86_capability[CPUID_8000_0001_EDX] = edx;
 728                 }
 729         }
 730
 731         if (c->extended_cpuid_level >= 0x80000007) {
 732                 cpuid(0x80000007, &eax, &ebx, &ecx, &edx);
 733
 734                 c->x86_capability[CPUID_8000_0007_EBX] = ebx;
 735                 c->x86_power = edx;
 736         }
 737
 738         if (c->extended_cpuid_level >= 0x80000008) {
 739                 cpuid(0x80000008, &eax, &ebx, &ecx, &edx);
 740
 741                 c->x86_virt_bits = (eax >> 8) & 0xff;
 742                 c->x86_phys_bits = eax & 0xff;
 743                 c->x86_capability[CPUID_8000_0008_EBX] = ebx;
 744         }
 745 #ifdef CONFIG_X86_32
 746         else if (cpu_has(c, X86_FEATURE_PAE) || cpu_has(c, X86_FEATURE_PSE36))
 747                 c->x86_phys_bits = 36;
 748 #endif
 749
 750         if (c->extended_cpuid_level >= 0x8000000a)
 751                 c->x86_capability[CPUID_8000_000A_EDX] = cpuid_edx(0x8000000a);
 752
 753         init_scattered_cpuid_features(c);
 754 }
 755
 756 static void identify_cpu_without_cpuid(struct cpuinfo_x86 *c)
 757 {
 758 #ifdef CONFIG_X86_32
 759         int i;
 760
 761         /*
 762          * First of all, decide if this is a 486 or higher
 763          * It's a 486 if we can modify the AC flag
 764          */
 765         if (flag_is_changeable_p(X86_EFLAGS_AC))
 766                 c->x86 = 4;
 767         else
 768                 c->x86 = 3;
 769
 770         for (i = 0; i < X86_VENDOR_NUM; i++)
 771                 if (cpu_devs[i] && cpu_devs[i]->c_identify) {
 772                         c->x86_vendor_id[0] = 0;
 773                         cpu_devs[i]->c_identify(c);
 774                         if (c->x86_vendor_id[0]) {
 775                                 get_cpu_vendor(c);
 776                                 break;
 777                         }
 778                 }
 779 #endif
 780 }
 781
 782 /*
 783  * Do minimum CPU detection early.
 784  * Fields really needed: vendor, cpuid_level, family, model, mask,
 785  * cache alignment.
 786  * The others are not touched to avoid unwanted side effects.
 787  *
 788  * WARNING: this function is only called on the BP.  Don't add code here
 789  * that is supposed to run on all CPUs.
 790  */
 791 static void __init early_identify_cpu(struct cpuinfo_x86 *c)
 792 {
 793 #ifdef CONFIG_X86_64
 794         c->x86_clflush_size = 64;
 795         c->x86_phys_bits = 36;
 796         c->x86_virt_bits = 48;
 797 #else
 798         c->x86_clflush_size = 32;
 799         c->x86_phys_bits = 32;
 800         c->x86_virt_bits = 32;
 801 #endif
 802         c->x86_cache_alignment = c->x86_clflush_size;
 803
 804         memset(&c->x86_capability, 0, sizeof c->x86_capability);
 805         c->extended_cpuid_level = 0;
 806
 807         if (!have_cpuid_p())
 808                 identify_cpu_without_cpuid(c);
 809
 810         /* cyrix could have cpuid enabled via c_identify()*/
 811         if (have_cpuid_p()) {
 812                 cpu_detect(c);
 813                 get_cpu_vendor(c);
 814                 get_cpu_cap(c);
 815
 816                 if (this_cpu->c_early_init)
 817                         this_cpu->c_early_init(c);
 818
 819                 c->cpu_index = 0;
 820                 filter_cpuid_features(c, false);
 821
 822                 if (this_cpu->c_bsp_init)
 823                         this_cpu->c_bsp_init(c);
 824         }
 825
 826         setup_force_cpu_cap(X86_FEATURE_ALWAYS);
 827         fpu__init_system(c);
 828 }
 829
 830 void __init early_cpu_init(void)
 831 {
 832         const struct cpu_dev *const *cdev;
 833         int count = 0;
 834
 835 #ifdef CONFIG_PROCESSOR_SELECT
 836         pr_info("KERNEL supported cpus:\n");
 837 #endif
 838
 839         for (cdev = __x86_cpu_dev_start; cdev < __x86_cpu_dev_end; cdev++) {
 840                 const struct cpu_dev *cpudev = *cdev;
 841
 842                 if (count >= X86_VENDOR_NUM)
 843                         break;
 844                 cpu_devs[count] = cpudev;
 845                 count++;
 846
 847 #ifdef CONFIG_PROCESSOR_SELECT
 848                 {
 849                         unsigned int j;
 850
 851                         for (j = 0; j < 2; j++) {
 852                                 if (!cpudev->c_ident[j])
 853                                         continue;
 854                                 pr_info("  %s %s\n", cpudev->c_vendor,
 855                                         cpudev->c_ident[j]);
 856                         }
 857                 }
 858 #endif
 859         }
 860         early_identify_cpu(&boot_cpu_data);
 861 }
 862
 863 /*
 864  * The NOPL instruction is supposed to exist on all CPUs of family >= 6;
 865  * unfortunately, that's not true in practice because of early VIA
 866  * chips and (more importantly) broken virtualizers that are not easy
 867  * to detect. In the latter case it doesn't even *fail* reliably, so
 868  * probing for it doesn't even work. Disable it completely on 32-bit
 869  * unless we can find a reliable way to detect all the broken cases.
 870  * Enable it explicitly on 64-bit for non-constant inputs of cpu_has().
 871  */
 872 static void detect_nopl(struct cpuinfo_x86 *c)
 873 {
 874 #ifdef CONFIG_X86_32
 875         clear_cpu_cap(c, X86_FEATURE_NOPL);
 876 #else
 877         set_cpu_cap(c, X86_FEATURE_NOPL);
 878 #endif
 879 }
 880
 881 static void detect_null_seg_behavior(struct cpuinfo_x86 *c)
 882 {
 883 #ifdef CONFIG_X86_64
 884         /*
 885          * Empirically, writing zero to a segment selector on AMD does
 886          * not clear the base, whereas writing zero to a segment
 887          * selector on Intel does clear the base.  Intel's behavior
 888          * allows slightly faster context switches in the common case
 889          * where GS is unused by the prev and next threads.
 890          *
 891          * Since neither vendor documents this anywhere that I can see,
 892          * detect it directly instead of hardcoding the choice by
 893          * vendor.
 894          *
 895          * I've designated AMD's behavior as the "bug" because it's
 896          * counterintuitive and less friendly.
 897          */
 898
 899         unsigned long old_base, tmp;
 900         rdmsrl(MSR_FS_BASE, old_base);
 901         wrmsrl(MSR_FS_BASE, 1);
 902         loadsegment(fs, 0);
 903         rdmsrl(MSR_FS_BASE, tmp);
 904         if (tmp != 0)
 905                 set_cpu_bug(c, X86_BUG_NULL_SEG);
 906         wrmsrl(MSR_FS_BASE, old_base);
 907 #endif
 908 }
 909
 910 static void generic_identify(struct cpuinfo_x86 *c)
 911 {
 912         c->extended_cpuid_level = 0;
 913
 914         if (!have_cpuid_p())
 915                 identify_cpu_without_cpuid(c);
 916
 917         /* cyrix could have cpuid enabled via c_identify()*/
 918         if (!have_cpuid_p())
 919                 return;
 920
 921         cpu_detect(c);
 922
 923         get_cpu_vendor(c);
 924
 925         get_cpu_cap(c);
 926
 927         if (c->cpuid_level >= 0x00000001) {
 928                 c->initial_apicid = (cpuid_ebx(1) >> 24) & 0xFF;
 929 #ifdef CONFIG_X86_32
 930 # ifdef CONFIG_SMP
 931                 c->apicid = apic->phys_pkg_id(c->initial_apicid, 0);
 932 # else
 933                 c->apicid = c->initial_apicid;
 934 # endif
 935 #endif
 936                 c->phys_proc_id = c->initial_apicid;
 937         }
 938
 939         get_model_name(c); /* Default name */
 940
 941         detect_nopl(c);
 942
 943         detect_null_seg_behavior(c);
 944
 945         /*
 946          * ESPFIX is a strange bug.  All real CPUs have it.  Paravirt
 947          * systems that run Linux at CPL > 0 may or may not have the
 948          * issue, but, even if they have the issue, there's absolutely
 949          * nothing we can do about it because we can't use the real IRET
 950          * instruction.
 951          *
 952          * NB: For the time being, only 32-bit kernels support
 953          * X86_BUG_ESPFIX as such.  64-bit kernels directly choose
 954          * whether to apply espfix using paravirt hooks.  If any
 955          * non-paravirt system ever shows up that does *not* have the
 956          * ESPFIX issue, we can change this.
 957          */
 958 #ifdef CONFIG_X86_32
 959 # ifdef CONFIG_PARAVIRT
 960         do {
 961                 extern void native_iret(void);
 962                 if (pv_cpu_ops.iret == native_iret)
 963                         set_cpu_bug(c, X86_BUG_ESPFIX);
 964         } while (0);
 965 # else
 966         set_cpu_bug(c, X86_BUG_ESPFIX);
 967 # endif
 968 #endif
 969 }
 970
 971 static void x86_init_cache_qos(struct cpuinfo_x86 *c)
 972 {
 973         /*
 974          * The heavy lifting of max_rmid and cache_occ_scale are handled
 975          * in get_cpu_cap().  Here we just set the max_rmid for the boot_cpu
 976          * in case CQM bits really aren't there in this CPU.
 977          */
 978         if (c != &boot_cpu_data) {
 979                 boot_cpu_data.x86_cache_max_rmid =
 980                         min(boot_cpu_data.x86_cache_max_rmid,
 981                             c->x86_cache_max_rmid);
 982         }
 983 }
 984
 985 /*
 986  * Validate that ACPI/mptables have the same information about the
 987  * effective APIC id and update the package map.
 988  */
 989 static void validate_apic_and_package_id(struct cpuinfo_x86 *c)
 990 {
 991 #ifdef CONFIG_SMP
 992         unsigned int apicid, cpu = smp_processor_id();
 993
 994         apicid = apic->cpu_present_to_apicid(cpu);
 995
 996         if (apicid != c->apicid) {
 997                 pr_err(FW_BUG "CPU%u: APIC id mismatch. Firmware: %x APIC: %x\n",
 998                        cpu, apicid, c->initial_apicid);
 999         }
1000         BUG_ON(topology_update_package_map(c->phys_proc_id, cpu));
1001 #else
1002         c->logical_proc_id = 0;
1003 #endif
1004 }
1005
1006 /*
1007  * This does the hard work of actually picking apart the CPU stuff...
1008  */
1009 static void identify_cpu(struct cpuinfo_x86 *c)
1010 {
1011         int i;
1012
1013         c->loops_per_jiffy = loops_per_jiffy;
1014         c->x86_cache_size = -1;
1015         c->x86_vendor = X86_VENDOR_UNKNOWN;
1016         c->x86_model = c->x86_mask = 0; /* So far unknown... */
1017         c->x86_vendor_id[0] = '\0'; /* Unset */
1018         c->x86_model_id[0] = '\0';  /* Unset */
1019         c->x86_max_cores = 1;
1020         c->x86_coreid_bits = 0;
1021 #ifdef CONFIG_X86_64
1022         c->x86_clflush_size = 64;
1023         c->x86_phys_bits = 36;
1024         c->x86_virt_bits = 48;
1025 #else
1026         c->cpuid_level = -1;    /* CPUID not detected */
1027         c->x86_clflush_size = 32;
1028         c->x86_phys_bits = 32;
1029         c->x86_virt_bits = 32;
1030 #endif
1031         c->x86_cache_alignment = c->x86_clflush_size;
1032         memset(&c->x86_capability, 0, sizeof c->x86_capability);
1033
1034         generic_identify(c);
1035
1036         if (this_cpu->c_identify)
1037                 this_cpu->c_identify(c);
1038
1039         /* Clear/Set all flags overridden by options, after probe */
1040         for (i = 0; i < NCAPINTS; i++) {
1041                 c->x86_capability[i] &= ~cpu_caps_cleared[i];
1042                 c->x86_capability[i] |= cpu_caps_set[i];
1043         }
1044
1045 #ifdef CONFIG_X86_64
1046         c->apicid = apic->phys_pkg_id(c->initial_apicid, 0);
1047 #endif
1048
1049         /*
1050          * Vendor-specific initialization.  In this section we
1051          * canonicalize the feature flags, meaning if there are
1052          * features a certain CPU supports which CPUID doesn't
1053          * tell us, CPUID claiming incorrect flags, or other bugs,
1054          * we handle them here.
1055          *
1056          * At the end of this section, c->x86_capability better
1057          * indicate the features this CPU genuinely supports!
1058          */
1059         if (this_cpu->c_init)
1060                 this_cpu->c_init(c);
1061
1062         /* Disable the PN if appropriate */
1063         squash_the_stupid_serial_number(c);
1064
1065         /* Set up SMEP/SMAP */
1066         setup_smep(c);
1067         setup_smap(c);
1068
1069         /*
1070          * The vendor-specific functions might have changed features.
1071          * Now we do "generic changes."
1072          */
1073
1074         /* Filter out anything that depends on CPUID levels we don't have */
1075         filter_cpuid_features(c, true);
1076
1077         /* If the model name is still unset, do table lookup. */
1078         if (!c->x86_model_id[0]) {
1079                 const char *p;
1080                 p = table_lookup_model(c);
1081                 if (p)
1082                         strcpy(c->x86_model_id, p);
1083                 else
1084                         /* Last resort... */
1085                         sprintf(c->x86_model_id, "%02x/%02x",
1086                                 c->x86, c->x86_model);
1087         }
1088
1089 #ifdef CONFIG_X86_64
1090         detect_ht(c);
1091 #endif
1092
1093         init_hypervisor(c);
1094         x86_init_rdrand(c);
1095         x86_init_cache_qos(c);
1096         setup_pku(c);
1097
1098         /*
1099          * Clear/Set all flags overridden by options, need do it
1100          * before following smp all cpus cap AND.
1101          */
1102         for (i = 0; i < NCAPINTS; i++) {
1103                 c->x86_capability[i] &= ~cpu_caps_cleared[i];
1104                 c->x86_capability[i] |= cpu_caps_set[i];
1105         }
1106
1107         /*
1108          * On SMP, boot_cpu_data holds the common feature set between
1109          * all CPUs; so make sure that we indicate which features are
1110          * common between the CPUs.  The first time this routine gets
1111          * executed, c == &boot_cpu_data.
1112          */
1113         if (c != &boot_cpu_data) {
1114                 /* AND the already accumulated flags with these */
1115                 for (i = 0; i < NCAPINTS; i++)
1116                         boot_cpu_data.x86_capability[i] &= c->x86_capability[i];
1117
1118                 /* OR, i.e. replicate the bug flags */
1119                 for (i = NCAPINTS; i < NCAPINTS + NBUGINTS; i++)
1120                         c->x86_capability[i] |= boot_cpu_data.x86_capability[i];
1121         }
1122
1123         /* Init Machine Check Exception if available. */
1124         mcheck_cpu_init(c);
1125
1126         select_idle_routine(c);
1127
1128 #ifdef CONFIG_NUMA
1129         numa_add_cpu(smp_processor_id());
1130 #endif
1131 }
1132
1133 /*
1134  * Set up the CPU state needed to execute SYSENTER/SYSEXIT instructions
1135  * on 32-bit kernels:
1136  */
1137 #ifdef CONFIG_X86_32
1138 void enable_sep_cpu(void)
1139 {
1140         struct tss_struct *tss;
1141         int cpu;
1142
1143         if (!boot_cpu_has(X86_FEATURE_SEP))
1144                 return;
1145
1146         cpu = get_cpu();
1147         tss = &per_cpu(cpu_tss, cpu);
1148
1149         /*
1150          * We cache MSR_IA32_SYSENTER_CS's value in the TSS's ss1 field --
1151          * see the big comment in struct x86_hw_tss's definition.
1152          */
1153
1154         tss->x86_tss.ss1 = __KERNEL_CS;
1155         wrmsr(MSR_IA32_SYSENTER_CS, tss->x86_tss.ss1, 0);
1156
1157         wrmsr(MSR_IA32_SYSENTER_ESP,
1158               (unsigned long)tss + offsetofend(struct tss_struct, SYSENTER_stack),
1159               0);
1160
1161         wrmsr(MSR_IA32_SYSENTER_EIP, (unsigned long)entry_SYSENTER_32, 0);
1162
1163         put_cpu();
1164 }
1165 #endif
1166
1167 void __init identify_boot_cpu(void)
1168 {
1169         identify_cpu(&boot_cpu_data);
1170 #ifdef CONFIG_X86_32
1171         sysenter_setup();
1172         enable_sep_cpu();
1173 #endif
1174         cpu_detect_tlb(&boot_cpu_data);
1175 }
1176
1177 void identify_secondary_cpu(struct cpuinfo_x86 *c)
1178 {
1179         BUG_ON(c == &boot_cpu_data);
1180         identify_cpu(c);
1181 #ifdef CONFIG_X86_32
1182         enable_sep_cpu();
1183 #endif
1184         mtrr_ap_init();
1185         validate_apic_and_package_id(c);
1186 }
1187
1188 static __init int setup_noclflush(char *arg)
1189 {
1190         setup_clear_cpu_cap(X86_FEATURE_CLFLUSH);
1191         setup_clear_cpu_cap(X86_FEATURE_CLFLUSHOPT);
1192         return 1;
1193 }
1194 __setup("noclflush", setup_noclflush);
1195
1196 void print_cpu_info(struct cpuinfo_x86 *c)
1197 {
1198         const char *vendor = NULL;
1199
1200         if (c->x86_vendor < X86_VENDOR_NUM) {
1201                 vendor = this_cpu->c_vendor;
1202         } else {
1203                 if (c->cpuid_level >= 0)
1204                         vendor = c->x86_vendor_id;
1205         }
1206
1207         if (vendor && !strstr(c->x86_model_id, vendor))
1208                 pr_cont("%s ", vendor);
1209
1210         if (c->x86_model_id[0])
1211                 pr_cont("%s", c->x86_model_id);
1212         else
1213                 pr_cont("%d86", c->x86);
1214
1215         pr_cont(" (family: 0x%x, model: 0x%x", c->x86, c->x86_model);
1216
1217         if (c->x86_mask || c->cpuid_level >= 0)
1218                 pr_cont(", stepping: 0x%x)\n", c->x86_mask);
1219         else
1220                 pr_cont(")\n");
1221 }
1222
1223 static __init int setup_disablecpuid(char *arg)
1224 {
1225         int bit;
1226
1227         if (get_option(&arg, &bit) && bit >= 0 && bit < NCAPINTS * 32)
1228                 setup_clear_cpu_cap(bit);
1229         else
1230                 return 0;
1231
1232         return 1;
1233 }
1234 __setup("clearcpuid=", setup_disablecpuid);
1235
1236 #ifdef CONFIG_X86_64
1237 struct desc_ptr idt_descr __ro_after_init = {
1238         .size = NR_VECTORS * 16 - 1,
1239         .address = (unsigned long) idt_table,
1240 };
1241 const struct desc_ptr debug_idt_descr = {
1242         .size = NR_VECTORS * 16 - 1,
1243         .address = (unsigned long) debug_idt_table,
1244 };
1245
1246 DEFINE_PER_CPU_FIRST(union irq_stack_union,
1247                      irq_stack_union) __aligned(PAGE_SIZE) __visible;
1248
1249 /*
1250  * The following percpu variables are hot.  Align current_task to
1251  * cacheline size such that they fall in the same cacheline.
1252  */
1253 DEFINE_PER_CPU(struct task_struct *, current_task) ____cacheline_aligned =
1254         &init_task;
1255 EXPORT_PER_CPU_SYMBOL(current_task);
1256
1257 DEFINE_PER_CPU(char *, irq_stack_ptr) =
1258         init_per_cpu_var(irq_stack_union.irq_stack) + IRQ_STACK_SIZE;
1259
1260 DEFINE_PER_CPU(unsigned int, irq_count) __visible = -1;
1261
1262 DEFINE_PER_CPU(int, __preempt_count) = INIT_PREEMPT_COUNT;
1263 EXPORT_PER_CPU_SYMBOL(__preempt_count);
1264
1265 /*
1266  * Special IST stacks which the CPU switches to when it calls
1267  * an IST-marked descriptor entry. Up to 7 stacks (hardware
1268  * limit), all of them are 4K, except the debug stack which
1269  * is 8K.
1270  */
1271 static const unsigned int exception_stack_sizes[N_EXCEPTION_STACKS] = {
1272           [0 ... N_EXCEPTION_STACKS - 1]        = EXCEPTION_STKSZ,
1273           [DEBUG_STACK - 1]                     = DEBUG_STKSZ
1274 };
1275
1276 static DEFINE_PER_CPU_PAGE_ALIGNED(char, exception_stacks
1277         [(N_EXCEPTION_STACKS - 1) * EXCEPTION_STKSZ + DEBUG_STKSZ]);
1278
1279 /* May not be marked __init: used by software suspend */
1280 void syscall_init(void)
1281 {
1282         wrmsr(MSR_STAR, 0, (__USER32_CS << 16) | __KERNEL_CS);
1283         wrmsrl(MSR_LSTAR, (unsigned long)entry_SYSCALL_64);
1284
1285 #ifdef CONFIG_IA32_EMULATION
1286         wrmsrl(MSR_CSTAR, (unsigned long)entry_SYSCALL_compat);
1287         /*
1288          * This only works on Intel CPUs.
1289          * On AMD CPUs these MSRs are 32-bit, CPU truncates MSR_IA32_SYSENTER_EIP.
1290          * This does not cause SYSENTER to jump to the wrong location, because
1291          * AMD doesn't allow SYSENTER in long mode (either 32- or 64-bit).
1292          */
1293         wrmsrl_safe(MSR_IA32_SYSENTER_CS, (u64)__KERNEL_CS);
1294         wrmsrl_safe(MSR_IA32_SYSENTER_ESP, 0ULL);
1295         wrmsrl_safe(MSR_IA32_SYSENTER_EIP, (u64)entry_SYSENTER_compat);
1296 #else
1297         wrmsrl(MSR_CSTAR, (unsigned long)ignore_sysret);
1298         wrmsrl_safe(MSR_IA32_SYSENTER_CS, (u64)GDT_ENTRY_INVALID_SEG);
1299         wrmsrl_safe(MSR_IA32_SYSENTER_ESP, 0ULL);
1300         wrmsrl_safe(MSR_IA32_SYSENTER_EIP, 0ULL);
1301 #endif
1302
1303         /* Flags to clear on syscall */
1304         wrmsrl(MSR_SYSCALL_MASK,
1305                X86_EFLAGS_TF|X86_EFLAGS_DF|X86_EFLAGS_IF|
1306                X86_EFLAGS_IOPL|X86_EFLAGS_AC|X86_EFLAGS_NT);
1307 }
1308
1309 /*
1310  * Copies of the original ist values from the tss are only accessed during
1311  * debugging, no special alignment required.
1312  */
1313 DEFINE_PER_CPU(struct orig_ist, orig_ist);
1314
1315 static DEFINE_PER_CPU(unsigned long, debug_stack_addr);
1316 DEFINE_PER_CPU(int, debug_stack_usage);
1317
1318 int is_debug_stack(unsigned long addr)
1319 {
1320         return __this_cpu_read(debug_stack_usage) ||
1321                 (addr <= __this_cpu_read(debug_stack_addr) &&
1322                  addr > (__this_cpu_read(debug_stack_addr) - DEBUG_STKSZ));
1323 }
1324 NOKPROBE_SYMBOL(is_debug_stack);
1325
1326 DEFINE_PER_CPU(u32, debug_idt_ctr);
1327
1328 void debug_stack_set_zero(void)
1329 {
1330         this_cpu_inc(debug_idt_ctr);
1331         load_current_idt();
1332 }
1333 NOKPROBE_SYMBOL(debug_stack_set_zero);
1334
1335 void debug_stack_reset(void)
1336 {
1337         if (WARN_ON(!this_cpu_read(debug_idt_ctr)))
1338                 return;
1339         if (this_cpu_dec_return(debug_idt_ctr) == 0)
1340                 load_current_idt();
1341 }
1342 NOKPROBE_SYMBOL(debug_stack_reset);
1343
1344 #else   /* CONFIG_X86_64 */
1345
1346 DEFINE_PER_CPU(struct task_struct *, current_task) = &init_task;
1347 EXPORT_PER_CPU_SYMBOL(current_task);
1348 DEFINE_PER_CPU(int, __preempt_count) = INIT_PREEMPT_COUNT;
1349 EXPORT_PER_CPU_SYMBOL(__preempt_count);
1350
1351 /*
1352  * On x86_32, vm86 modifies tss.sp0, so sp0 isn't a reliable way to find
1353  * the top of the kernel stack.  Use an extra percpu variable to track the
1354  * top of the kernel stack directly.
1355  */
1356 DEFINE_PER_CPU(unsigned long, cpu_current_top_of_stack) =
1357         (unsigned long)&init_thread_union + THREAD_SIZE;
1358 EXPORT_PER_CPU_SYMBOL(cpu_current_top_of_stack);
1359
1360 #ifdef CONFIG_CC_STACKPROTECTOR
1361 DEFINE_PER_CPU_ALIGNED(struct stack_canary, stack_canary);
1362 #endif
1363
1364 #endif  /* CONFIG_X86_64 */
1365
1366 /*
1367  * Clear all 6 debug registers:
1368  */
1369 static void clear_all_debug_regs(void)
1370 {
1371         int i;
1372
1373         for (i = 0; i < 8; i++) {
1374                 /* Ignore db4, db5 */
1375                 if ((i == 4) || (i == 5))
1376                         continue;
1377
1378                 set_debugreg(0, i);
1379         }
1380 }
1381
1382 #ifdef CONFIG_KGDB
1383 /*
1384  * Restore debug regs if using kgdbwait and you have a kernel debugger
1385  * connection established.
1386  */
1387 static void dbg_restore_debug_regs(void)
1388 {
1389         if (unlikely(kgdb_connected && arch_kgdb_ops.correct_hw_break))
1390                 arch_kgdb_ops.correct_hw_break();
1391 }
1392 #else /* ! CONFIG_KGDB */
1393 #define dbg_restore_debug_regs()
1394 #endif /* ! CONFIG_KGDB */
1395
1396 static void wait_for_master_cpu(int cpu)
1397 {
1398 #ifdef CONFIG_SMP
1399         /*
1400          * wait for ACK from master CPU before continuing
1401          * with AP initialization
1402          */
1403         WARN_ON(cpumask_test_and_set_cpu(cpu, cpu_initialized_mask));
1404         while (!cpumask_test_cpu(cpu, cpu_callout_mask))
1405                 cpu_relax();
1406 #endif
1407 }
1408
1409 /*
1410  * cpu_init() initializes state that is per-CPU. Some data is already
1411  * initialized (naturally) in the bootstrap process, such as the GDT
1412  * and IDT. We reload them nevertheless, this function acts as a
1413  * 'CPU state barrier', nothing should get across.
1414  * A lot of state is already set up in PDA init for 64 bit
1415  */
1416 #ifdef CONFIG_X86_64
1417
1418 void cpu_init(void)
1419 {
1420         struct orig_ist *oist;
1421         struct task_struct *me;
1422         struct tss_struct *t;
1423         unsigned long v;
1424         int cpu = raw_smp_processor_id();
1425         int i;
1426
1427         wait_for_master_cpu(cpu);
1428
1429         /*
1430          * Initialize the CR4 shadow before doing anything that could
1431          * try to read it.
1432          */
1433         cr4_init_shadow();
1434
1435         if (cpu)
1436                 load_ucode_ap();
1437
1438         t = &per_cpu(cpu_tss, cpu);
1439         oist = &per_cpu(orig_ist, cpu);
1440
1441 #ifdef CONFIG_NUMA
1442         if (this_cpu_read(numa_node) == 0 &&
1443             early_cpu_to_node(cpu) != NUMA_NO_NODE)
1444                 set_numa_node(early_cpu_to_node(cpu));
1445 #endif
1446
1447         me = current;
1448
1449         pr_debug("Initializing CPU#%d\n", cpu);
1450
1451         cr4_clear_bits(X86_CR4_VME|X86_CR4_PVI|X86_CR4_TSD|X86_CR4_DE);
1452
1453         /*
1454          * Initialize the per-CPU GDT with the boot GDT,
1455          * and set up the GDT descriptor:
1456          */
1457
1458         switch_to_new_gdt(cpu);
1459         loadsegment(fs, 0);
1460
1461         load_current_idt();
1462
1463         memset(me->thread.tls_array, 0, GDT_ENTRY_TLS_ENTRIES * 8);
1464         syscall_init();
1465
1466         wrmsrl(MSR_FS_BASE, 0);
1467         wrmsrl(MSR_KERNEL_GS_BASE, 0);
1468         barrier();
1469
1470         x86_configure_nx();
1471         x2apic_setup();
1472
1473         /*
1474          * set up and load the per-CPU TSS
1475          */
1476         if (!oist->ist[0]) {
1477                 char *estacks = per_cpu(exception_stacks, cpu);
1478
1479                 for (v = 0; v < N_EXCEPTION_STACKS; v++) {
1480                         estacks += exception_stack_sizes[v];
1481                         oist->ist[v] = t->x86_tss.ist[v] =
1482                                         (unsigned long)estacks;
1483                         if (v == DEBUG_STACK-1)
1484                                 per_cpu(debug_stack_addr, cpu) = (unsigned long)estacks;
1485                 }
1486         }
1487
1488         t->x86_tss.io_bitmap_base = offsetof(struct tss_struct, io_bitmap);
1489
1490         /*
1491          * <= is required because the CPU will access up to
1492          * 8 bits beyond the end of the IO permission bitmap.
1493          */
1494         for (i = 0; i <= IO_BITMAP_LONGS; i++)
1495                 t->io_bitmap[i] = ~0UL;
1496
1497         atomic_inc(&init_mm.mm_count);
1498         me->active_mm = &init_mm;
1499         BUG_ON(me->mm);
1500         enter_lazy_tlb(&init_mm, me);
1501
1502         load_sp0(t, &current->thread);
1503         set_tss_desc(cpu, t);
1504         load_TR_desc();
1505         load_mm_ldt(&init_mm);
1506
1507         clear_all_debug_regs();
1508         dbg_restore_debug_regs();
1509
1510         fpu__init_cpu();
1511
1512         if (is_uv_system())
1513                 uv_cpu_init();
1514 }
1515
1516 #else
1517
1518 void cpu_init(void)
1519 {
1520         int cpu = smp_processor_id();
1521         struct task_struct *curr = current;
1522         struct tss_struct *t = &per_cpu(cpu_tss, cpu);
1523         struct thread_struct *thread = &curr->thread;
1524
1525         wait_for_master_cpu(cpu);
1526
1527         /*
1528          * Initialize the CR4 shadow before doing anything that could
1529          * try to read it.
1530          */
1531         cr4_init_shadow();
1532
1533         show_ucode_info_early();
1534
1535         pr_info("Initializing CPU#%d\n", cpu);
1536
1537         if (cpu_feature_enabled(X86_FEATURE_VME) ||
1538             boot_cpu_has(X86_FEATURE_TSC) ||
1539             boot_cpu_has(X86_FEATURE_DE))
1540                 cr4_clear_bits(X86_CR4_VME|X86_CR4_PVI|X86_CR4_TSD|X86_CR4_DE);
1541
1542         load_current_idt();
1543         switch_to_new_gdt(cpu);
1544
1545         /*
1546          * Set up and load the per-CPU TSS and LDT
1547          */
1548         atomic_inc(&init_mm.mm_count);
1549         curr->active_mm = &init_mm;
1550         BUG_ON(curr->mm);
1551         enter_lazy_tlb(&init_mm, curr);
1552
1553         load_sp0(t, thread);
1554         set_tss_desc(cpu, t);
1555         load_TR_desc();
1556         load_mm_ldt(&init_mm);
1557
1558         t->x86_tss.io_bitmap_base = offsetof(struct tss_struct, io_bitmap);
1559
1560 #ifdef CONFIG_DOUBLEFAULT
1561         /* Set up doublefault TSS pointer in the GDT */
1562         __set_tss_desc(cpu, GDT_ENTRY_DOUBLEFAULT_TSS, &doublefault_tss);
1563 #endif
1564
1565         clear_all_debug_regs();
1566         dbg_restore_debug_regs();
1567
1568         fpu__init_cpu();
1569 }
1570 #endif
1571
1572 static void bsp_resume(void)
1573 {
1574         if (this_cpu->c_bsp_resume)
1575                 this_cpu->c_bsp_resume(&boot_cpu_data);
1576 }
1577
1578 static struct syscore_ops cpu_syscore_ops = {
1579         .resume         = bsp_resume,
1580 };
1581
1582 static int __init init_cpu_syscore(void)
1583 {
1584         register_syscore_ops(&cpu_syscore_ops);
1585         return 0;
1586 }
1587 core_initcall(init_cpu_syscore);