arch/x86/kernel/cpu/common.c

   1 #include <linux/bootmem.h>
   2 #include <linux/linkage.h>
   3 #include <linux/bitops.h>
   4 #include <linux/kernel.h>
   5 #include <linux/export.h>
   6 #include <linux/percpu.h>
   7 #include <linux/string.h>
   8 #include <linux/ctype.h>
   9 #include <linux/delay.h>
  10 #include <linux/sched.h>
  11 #include <linux/init.h>
  12 #include <linux/kprobes.h>
  13 #include <linux/kgdb.h>
  14 #include <linux/smp.h>
  15 #include <linux/io.h>
  16 #include <linux/syscore_ops.h>
  17
  18 #include <asm/stackprotector.h>
  19 #include <asm/perf_event.h>
  20 #include <asm/mmu_context.h>
  21 #include <asm/archrandom.h>
  22 #include <asm/hypervisor.h>
  23 #include <asm/processor.h>
  24 #include <asm/tlbflush.h>
  25 #include <asm/debugreg.h>
  26 #include <asm/sections.h>
  27 #include <asm/vsyscall.h>
  28 #include <linux/topology.h>
  29 #include <linux/cpumask.h>
  30 #include <asm/pgtable.h>
  31 #include <linux/atomic.h>
  32 #include <asm/proto.h>
  33 #include <asm/setup.h>
  34 #include <asm/apic.h>
  35 #include <asm/desc.h>
  36 #include <asm/fpu/internal.h>
  37 #include <asm/mtrr.h>
  38 #include <asm/hwcap2.h>
  39 #include <linux/numa.h>
  40 #include <asm/asm.h>
  41 #include <asm/bugs.h>
  42 #include <asm/cpu.h>
  43 #include <asm/mce.h>
  44 #include <asm/msr.h>
  45 #include <asm/pat.h>
  46 #include <asm/microcode.h>
  47 #include <asm/microcode_intel.h>
  48
  49 #ifdef CONFIG_X86_LOCAL_APIC
  50 #include <asm/uv/uv.h>
  51 #endif
  52
  53 #include "cpu.h"
  54
  55 u32 elf_hwcap2 __read_mostly;
  56
  57 /* all of these masks are initialized in setup_cpu_local_masks() */
  58 cpumask_var_t cpu_initialized_mask;
  59 cpumask_var_t cpu_callout_mask;
  60 cpumask_var_t cpu_callin_mask;
  61
  62 /* representing cpus for which sibling maps can be computed */
  63 cpumask_var_t cpu_sibling_setup_mask;
  64
  65 /* correctly size the local cpu masks */
  66 void __init setup_cpu_local_masks(void)
  67 {
  68         alloc_bootmem_cpumask_var(&cpu_initialized_mask);
  69         alloc_bootmem_cpumask_var(&cpu_callin_mask);
  70         alloc_bootmem_cpumask_var(&cpu_callout_mask);
  71         alloc_bootmem_cpumask_var(&cpu_sibling_setup_mask);
  72 }
  73
  74 static void default_init(struct cpuinfo_x86 *c)
  75 {
  76 #ifdef CONFIG_X86_64
  77         cpu_detect_cache_sizes(c);
  78 #else
  79         /* Not much we can do here... */
  80         /* Check if at least it has cpuid */
  81         if (c->cpuid_level == -1) {
  82                 /* No cpuid. It must be an ancient CPU */
  83                 if (c->x86 == 4)
  84                         strcpy(c->x86_model_id, "486");
  85                 else if (c->x86 == 3)
  86                         strcpy(c->x86_model_id, "386");
  87         }
  88 #endif
  89         clear_sched_clock_stable();
  90 }
  91
  92 static const struct cpu_dev default_cpu = {
  93         .c_init         = default_init,
  94         .c_vendor       = "Unknown",
  95         .c_x86_vendor   = X86_VENDOR_UNKNOWN,
  96 };
  97
  98 static const struct cpu_dev *this_cpu = &default_cpu;
  99
 100 DEFINE_PER_CPU_PAGE_ALIGNED(struct gdt_page, gdt_page) = { .gdt = {
 101 #ifdef CONFIG_X86_64
 102         /*
 103          * We need valid kernel segments for data and code in long mode too
 104          * IRET will check the segment types  kkeil 2000/10/28
 105          * Also sysret mandates a special GDT layout
 106          *
 107          * TLS descriptors are currently at a different place compared to i386.
 108          * Hopefully nobody expects them at a fixed place (Wine?)
 109          */
 110         [GDT_ENTRY_KERNEL32_CS]         = GDT_ENTRY_INIT(0xc09b, 0, 0xfffff),
 111         [GDT_ENTRY_KERNEL_CS]           = GDT_ENTRY_INIT(0xa09b, 0, 0xfffff),
 112         [GDT_ENTRY_KERNEL_DS]           = GDT_ENTRY_INIT(0xc093, 0, 0xfffff),
 113         [GDT_ENTRY_DEFAULT_USER32_CS]   = GDT_ENTRY_INIT(0xc0fb, 0, 0xfffff),
 114         [GDT_ENTRY_DEFAULT_USER_DS]     = GDT_ENTRY_INIT(0xc0f3, 0, 0xfffff),
 115         [GDT_ENTRY_DEFAULT_USER_CS]     = GDT_ENTRY_INIT(0xa0fb, 0, 0xfffff),
 116 #else
 117         [GDT_ENTRY_KERNEL_CS]           = GDT_ENTRY_INIT(0xc09a, 0, 0xfffff),
 118         [GDT_ENTRY_KERNEL_DS]           = GDT_ENTRY_INIT(0xc092, 0, 0xfffff),
 119         [GDT_ENTRY_DEFAULT_USER_CS]     = GDT_ENTRY_INIT(0xc0fa, 0, 0xfffff),
 120         [GDT_ENTRY_DEFAULT_USER_DS]     = GDT_ENTRY_INIT(0xc0f2, 0, 0xfffff),
 121         /*
 122          * Segments used for calling PnP BIOS have byte granularity.
 123          * They code segments and data segments have fixed 64k limits,
 124          * the transfer segment sizes are set at run time.
 125          */
 126         /* 32-bit code */
 127         [GDT_ENTRY_PNPBIOS_CS32]        = GDT_ENTRY_INIT(0x409a, 0, 0xffff),
 128         /* 16-bit code */
 129         [GDT_ENTRY_PNPBIOS_CS16]        = GDT_ENTRY_INIT(0x009a, 0, 0xffff),
 130         /* 16-bit data */
 131         [GDT_ENTRY_PNPBIOS_DS]          = GDT_ENTRY_INIT(0x0092, 0, 0xffff),
 132         /* 16-bit data */
 133         [GDT_ENTRY_PNPBIOS_TS1]         = GDT_ENTRY_INIT(0x0092, 0, 0),
 134         /* 16-bit data */
 135         [GDT_ENTRY_PNPBIOS_TS2]         = GDT_ENTRY_INIT(0x0092, 0, 0),
 136         /*
 137          * The APM segments have byte granularity and their bases
 138          * are set at run time.  All have 64k limits.
 139          */
 140         /* 32-bit code */
 141         [GDT_ENTRY_APMBIOS_BASE]        = GDT_ENTRY_INIT(0x409a, 0, 0xffff),
 142         /* 16-bit code */
 143         [GDT_ENTRY_APMBIOS_BASE+1]      = GDT_ENTRY_INIT(0x009a, 0, 0xffff),
 144         /* data */
 145         [GDT_ENTRY_APMBIOS_BASE+2]      = GDT_ENTRY_INIT(0x4092, 0, 0xffff),
 146
 147         [GDT_ENTRY_ESPFIX_SS]           = GDT_ENTRY_INIT(0xc092, 0, 0xfffff),
 148         [GDT_ENTRY_PERCPU]              = GDT_ENTRY_INIT(0xc092, 0, 0xfffff),
 149         GDT_STACK_CANARY_INIT
 150 #endif
 151 } };
 152 EXPORT_PER_CPU_SYMBOL_GPL(gdt_page);
 153
 154 static int __init x86_mpx_setup(char *s)
 155 {
 156         /* require an exact match without trailing characters */
 157         if (strlen(s))
 158                 return 0;
 159
 160         /* do not emit a message if the feature is not present */
 161         if (!boot_cpu_has(X86_FEATURE_MPX))
 162                 return 1;
 163
 164         setup_clear_cpu_cap(X86_FEATURE_MPX);
 165         pr_info("nompx: Intel Memory Protection Extensions (MPX) disabled\n");
 166         return 1;
 167 }
 168 __setup("nompx", x86_mpx_setup);
 169
 170 static int __init x86_noinvpcid_setup(char *s)
 171 {
 172         /* noinvpcid doesn't accept parameters */
 173         if (s)
 174                 return -EINVAL;
 175
 176         /* do not emit a message if the feature is not present */
 177         if (!boot_cpu_has(X86_FEATURE_INVPCID))
 178                 return 0;
 179
 180         setup_clear_cpu_cap(X86_FEATURE_INVPCID);
 181         pr_info("noinvpcid: INVPCID feature disabled\n");
 182         return 0;
 183 }
 184 early_param("noinvpcid", x86_noinvpcid_setup);
 185
 186 #ifdef CONFIG_X86_32
 187 static int cachesize_override = -1;
 188 static int disable_x86_serial_nr = 1;
 189
 190 static int __init cachesize_setup(char *str)
 191 {
 192         get_option(&str, &cachesize_override);
 193         return 1;
 194 }
 195 __setup("cachesize=", cachesize_setup);
 196
 197 static int __init x86_sep_setup(char *s)
 198 {
 199         setup_clear_cpu_cap(X86_FEATURE_SEP);
 200         return 1;
 201 }
 202 __setup("nosep", x86_sep_setup);
 203
 204 /* Standard macro to see if a specific flag is changeable */
 205 static inline int flag_is_changeable_p(u32 flag)
 206 {
 207         u32 f1, f2;
 208
 209         /*
 210          * Cyrix and IDT cpus allow disabling of CPUID
 211          * so the code below may return different results
 212          * when it is executed before and after enabling
 213          * the CPUID. Add "volatile" to not allow gcc to
 214          * optimize the subsequent calls to this function.
 215          */
 216         asm volatile ("pushfl           \n\t"
 217                       "pushfl           \n\t"
 218                       "popl %0          \n\t"
 219                       "movl %0, %1      \n\t"
 220                       "xorl %2, %0      \n\t"
 221                       "pushl %0         \n\t"
 222                       "popfl            \n\t"
 223                       "pushfl           \n\t"
 224                       "popl %0          \n\t"
 225                       "popfl            \n\t"
 226
 227                       : "=&r" (f1), "=&r" (f2)
 228                       : "ir" (flag));
 229
 230         return ((f1^f2) & flag) != 0;
 231 }
 232
 233 /* Probe for the CPUID instruction */
 234 int have_cpuid_p(void)
 235 {
 236         return flag_is_changeable_p(X86_EFLAGS_ID);
 237 }
 238
 239 static void squash_the_stupid_serial_number(struct cpuinfo_x86 *c)
 240 {
 241         unsigned long lo, hi;
 242
 243         if (!cpu_has(c, X86_FEATURE_PN) || !disable_x86_serial_nr)
 244                 return;
 245
 246         /* Disable processor serial number: */
 247
 248         rdmsr(MSR_IA32_BBL_CR_CTL, lo, hi);
 249         lo |= 0x200000;
 250         wrmsr(MSR_IA32_BBL_CR_CTL, lo, hi);
 251
 252         pr_notice("CPU serial number disabled.\n");
 253         clear_cpu_cap(c, X86_FEATURE_PN);
 254
 255         /* Disabling the serial number may affect the cpuid level */
 256         c->cpuid_level = cpuid_eax(0);
 257 }
 258
 259 static int __init x86_serial_nr_setup(char *s)
 260 {
 261         disable_x86_serial_nr = 0;
 262         return 1;
 263 }
 264 __setup("serialnumber", x86_serial_nr_setup);
 265 #else
 266 static inline int flag_is_changeable_p(u32 flag)
 267 {
 268         return 1;
 269 }
 270 static inline void squash_the_stupid_serial_number(struct cpuinfo_x86 *c)
 271 {
 272 }
 273 #endif
 274
 275 static __init int setup_disable_smep(char *arg)
 276 {
 277         setup_clear_cpu_cap(X86_FEATURE_SMEP);
 278         /* Check for things that depend on SMEP being enabled: */
 279         check_mpx_erratum(&boot_cpu_data);
 280         return 1;
 281 }
 282 __setup("nosmep", setup_disable_smep);
 283
 284 static __always_inline void setup_smep(struct cpuinfo_x86 *c)
 285 {
 286         if (cpu_has(c, X86_FEATURE_SMEP))
 287                 cr4_set_bits(X86_CR4_SMEP);
 288 }
 289
 290 static __init int setup_disable_smap(char *arg)
 291 {
 292         setup_clear_cpu_cap(X86_FEATURE_SMAP);
 293         return 1;
 294 }
 295 __setup("nosmap", setup_disable_smap);
 296
 297 static __always_inline void setup_smap(struct cpuinfo_x86 *c)
 298 {
 299         unsigned long eflags = native_save_fl();
 300
 301         /* This should have been cleared long ago */
 302         BUG_ON(eflags & X86_EFLAGS_AC);
 303
 304         if (cpu_has(c, X86_FEATURE_SMAP)) {
 305 #ifdef CONFIG_X86_SMAP
 306                 cr4_set_bits(X86_CR4_SMAP);
 307 #else
 308                 cr4_clear_bits(X86_CR4_SMAP);
 309 #endif
 310         }
 311 }
 312
 313 /*
 314  * Protection Keys are not available in 32-bit mode.
 315  */
 316 static bool pku_disabled;
 317
 318 static __always_inline void setup_pku(struct cpuinfo_x86 *c)
 319 {
 320         /* check the boot processor, plus compile options for PKU: */
 321         if (!cpu_feature_enabled(X86_FEATURE_PKU))
 322                 return;
 323         /* checks the actual processor's cpuid bits: */
 324         if (!cpu_has(c, X86_FEATURE_PKU))
 325                 return;
 326         if (pku_disabled)
 327                 return;
 328
 329         cr4_set_bits(X86_CR4_PKE);
 330         /*
 331          * Seting X86_CR4_PKE will cause the X86_FEATURE_OSPKE
 332          * cpuid bit to be set.  We need to ensure that we
 333          * update that bit in this CPU's "cpu_info".
 334          */
 335         get_cpu_cap(c);
 336 }
 337
 338 #ifdef CONFIG_X86_INTEL_MEMORY_PROTECTION_KEYS
 339 static __init int setup_disable_pku(char *arg)
 340 {
 341         /*
 342          * Do not clear the X86_FEATURE_PKU bit.  All of the
 343          * runtime checks are against OSPKE so clearing the
 344          * bit does nothing.
 345          *
 346          * This way, we will see "pku" in cpuinfo, but not
 347          * "ospke", which is exactly what we want.  It shows
 348          * that the CPU has PKU, but the OS has not enabled it.
 349          * This happens to be exactly how a system would look
 350          * if we disabled the config option.
 351          */
 352         pr_info("x86: 'nopku' specified, disabling Memory Protection Keys\n");
 353         pku_disabled = true;
 354         return 1;
 355 }
 356 __setup("nopku", setup_disable_pku);
 357 #endif /* CONFIG_X86_64 */
 358
 359 /*
 360  * Some CPU features depend on higher CPUID levels, which may not always
 361  * be available due to CPUID level capping or broken virtualization
 362  * software.  Add those features to this table to auto-disable them.
 363  */
 364 struct cpuid_dependent_feature {
 365         u32 feature;
 366         u32 level;
 367 };
 368
 369 static const struct cpuid_dependent_feature
 370 cpuid_dependent_features[] = {
 371         { X86_FEATURE_MWAIT,            0x00000005 },
 372         { X86_FEATURE_DCA,              0x00000009 },
 373         { X86_FEATURE_XSAVE,            0x0000000d },
 374         { 0, 0 }
 375 };
 376
 377 static void filter_cpuid_features(struct cpuinfo_x86 *c, bool warn)
 378 {
 379         const struct cpuid_dependent_feature *df;
 380
 381         for (df = cpuid_dependent_features; df->feature; df++) {
 382
 383                 if (!cpu_has(c, df->feature))
 384                         continue;
 385                 /*
 386                  * Note: cpuid_level is set to -1 if unavailable, but
 387                  * extended_extended_level is set to 0 if unavailable
 388                  * and the legitimate extended levels are all negative
 389                  * when signed; hence the weird messing around with
 390                  * signs here...
 391                  */
 392                 if (!((s32)df->level < 0 ?
 393                      (u32)df->level > (u32)c->extended_cpuid_level :
 394                      (s32)df->level > (s32)c->cpuid_level))
 395                         continue;
 396
 397                 clear_cpu_cap(c, df->feature);
 398                 if (!warn)
 399                         continue;
 400
 401                 pr_warn("CPU: CPU feature " X86_CAP_FMT " disabled, no CPUID level 0x%x\n",
 402                         x86_cap_flag(df->feature), df->level);
 403         }
 404 }
 405
 406 /*
 407  * Naming convention should be: <Name> [(<Codename>)]
 408  * This table only is used unless init_<vendor>() below doesn't set it;
 409  * in particular, if CPUID levels 0x80000002..4 are supported, this
 410  * isn't used
 411  */
 412
 413 /* Look up CPU names by table lookup. */
 414 static const char *table_lookup_model(struct cpuinfo_x86 *c)
 415 {
 416 #ifdef CONFIG_X86_32
 417         const struct legacy_cpu_model_info *info;
 418
 419         if (c->x86_model >= 16)
 420                 return NULL;    /* Range check */
 421
 422         if (!this_cpu)
 423                 return NULL;
 424
 425         info = this_cpu->legacy_models;
 426
 427         while (info->family) {
 428                 if (info->family == c->x86)
 429                         return info->model_names[c->x86_model];
 430                 info++;
 431         }
 432 #endif
 433         return NULL;            /* Not found */
 434 }
 435
 436 __u32 cpu_caps_cleared[NCAPINTS];
 437 __u32 cpu_caps_set[NCAPINTS];
 438
 439 void load_percpu_segment(int cpu)
 440 {
 441 #ifdef CONFIG_X86_32
 442         loadsegment(fs, __KERNEL_PERCPU);
 443 #else
 444         __loadsegment_simple(gs, 0);
 445         wrmsrl(MSR_GS_BASE, (unsigned long)per_cpu(irq_stack_union.gs_base, cpu));
 446 #endif
 447         load_stack_canary_segment();
 448 }
 449
 450 /*
 451  * Current gdt points %fs at the "master" per-cpu area: after this,
 452  * it's on the real one.
 453  */
 454 void switch_to_new_gdt(int cpu)
 455 {
 456         struct desc_ptr gdt_descr;
 457
 458         gdt_descr.address = (long)get_cpu_gdt_table(cpu);
 459         gdt_descr.size = GDT_SIZE - 1;
 460         load_gdt(&gdt_descr);
 461         /* Reload the per-cpu base */
 462
 463         load_percpu_segment(cpu);
 464 }
 465
 466 static const struct cpu_dev *cpu_devs[X86_VENDOR_NUM] = {};
 467
 468 static void get_model_name(struct cpuinfo_x86 *c)
 469 {
 470         unsigned int *v;
 471         char *p, *q, *s;
 472
 473         if (c->extended_cpuid_level < 0x80000004)
 474                 return;
 475
 476         v = (unsigned int *)c->x86_model_id;
 477         cpuid(0x80000002, &v[0], &v[1], &v[2], &v[3]);
 478         cpuid(0x80000003, &v[4], &v[5], &v[6], &v[7]);
 479         cpuid(0x80000004, &v[8], &v[9], &v[10], &v[11]);
 480         c->x86_model_id[48] = 0;
 481
 482         /* Trim whitespace */
 483         p = q = s = &c->x86_model_id[0];
 484
 485         while (*p == ' ')
 486                 p++;
 487
 488         while (*p) {
 489                 /* Note the last non-whitespace index */
 490                 if (!isspace(*p))
 491                         s = q;
 492
 493                 *q++ = *p++;
 494         }
 495
 496         *(s + 1) = '\0';
 497 }
 498
 499 void cpu_detect_cache_sizes(struct cpuinfo_x86 *c)
 500 {
 501         unsigned int n, dummy, ebx, ecx, edx, l2size;
 502
 503         n = c->extended_cpuid_level;
 504
 505         if (n >= 0x80000005) {
 506                 cpuid(0x80000005, &dummy, &ebx, &ecx, &edx);
 507                 c->x86_cache_size = (ecx>>24) + (edx>>24);
 508 #ifdef CONFIG_X86_64
 509                 /* On K8 L1 TLB is inclusive, so don't count it */
 510                 c->x86_tlbsize = 0;
 511 #endif
 512         }
 513
 514         if (n < 0x80000006)     /* Some chips just has a large L1. */
 515                 return;
 516
 517         cpuid(0x80000006, &dummy, &ebx, &ecx, &edx);
 518         l2size = ecx >> 16;
 519
 520 #ifdef CONFIG_X86_64
 521         c->x86_tlbsize += ((ebx >> 16) & 0xfff) + (ebx & 0xfff);
 522 #else
 523         /* do processor-specific cache resizing */
 524         if (this_cpu->legacy_cache_size)
 525                 l2size = this_cpu->legacy_cache_size(c, l2size);
 526
 527         /* Allow user to override all this if necessary. */
 528         if (cachesize_override != -1)
 529                 l2size = cachesize_override;
 530
 531         if (l2size == 0)
 532                 return;         /* Again, no L2 cache is possible */
 533 #endif
 534
 535         c->x86_cache_size = l2size;
 536 }
 537
 538 u16 __read_mostly tlb_lli_4k[NR_INFO];
 539 u16 __read_mostly tlb_lli_2m[NR_INFO];
 540 u16 __read_mostly tlb_lli_4m[NR_INFO];
 541 u16 __read_mostly tlb_lld_4k[NR_INFO];
 542 u16 __read_mostly tlb_lld_2m[NR_INFO];
 543 u16 __read_mostly tlb_lld_4m[NR_INFO];
 544 u16 __read_mostly tlb_lld_1g[NR_INFO];
 545
 546 static void cpu_detect_tlb(struct cpuinfo_x86 *c)
 547 {
 548         if (this_cpu->c_detect_tlb)
 549                 this_cpu->c_detect_tlb(c);
 550
 551         pr_info("Last level iTLB entries: 4KB %d, 2MB %d, 4MB %d\n",
 552                 tlb_lli_4k[ENTRIES], tlb_lli_2m[ENTRIES],
 553                 tlb_lli_4m[ENTRIES]);
 554
 555         pr_info("Last level dTLB entries: 4KB %d, 2MB %d, 4MB %d, 1GB %d\n",
 556                 tlb_lld_4k[ENTRIES], tlb_lld_2m[ENTRIES],
 557                 tlb_lld_4m[ENTRIES], tlb_lld_1g[ENTRIES]);
 558 }
 559
 560 void detect_ht(struct cpuinfo_x86 *c)
 561 {
 562 #ifdef CONFIG_SMP
 563         u32 eax, ebx, ecx, edx;
 564         int index_msb, core_bits;
 565         static bool printed;
 566
 567         if (!cpu_has(c, X86_FEATURE_HT))
 568                 return;
 569
 570         if (cpu_has(c, X86_FEATURE_CMP_LEGACY))
 571                 goto out;
 572
 573         if (cpu_has(c, X86_FEATURE_XTOPOLOGY))
 574                 return;
 575
 576         cpuid(1, &eax, &ebx, &ecx, &edx);
 577
 578         smp_num_siblings = (ebx & 0xff0000) >> 16;
 579
 580         if (smp_num_siblings == 1) {
 581                 pr_info_once("CPU0: Hyper-Threading is disabled\n");
 582                 goto out;
 583         }
 584
 585         if (smp_num_siblings <= 1)
 586                 goto out;
 587
 588         index_msb = get_count_order(smp_num_siblings);
 589         c->phys_proc_id = apic->phys_pkg_id(c->initial_apicid, index_msb);
 590
 591         smp_num_siblings = smp_num_siblings / c->x86_max_cores;
 592
 593         index_msb = get_count_order(smp_num_siblings);
 594
 595         core_bits = get_count_order(c->x86_max_cores);
 596
 597         c->cpu_core_id = apic->phys_pkg_id(c->initial_apicid, index_msb) &
 598                                        ((1 << core_bits) - 1);
 599
 600 out:
 601         if (!printed && (c->x86_max_cores * smp_num_siblings) > 1) {
 602                 pr_info("CPU: Physical Processor ID: %d\n",
 603                         c->phys_proc_id);
 604                 pr_info("CPU: Processor Core ID: %d\n",
 605                         c->cpu_core_id);
 606                 printed = 1;
 607         }
 608 #endif
 609 }
 610
 611 static void get_cpu_vendor(struct cpuinfo_x86 *c)
 612 {
 613         char *v = c->x86_vendor_id;
 614         int i;
 615
 616         for (i = 0; i < X86_VENDOR_NUM; i++) {
 617                 if (!cpu_devs[i])
 618                         break;
 619
 620                 if (!strcmp(v, cpu_devs[i]->c_ident[0]) ||
 621                     (cpu_devs[i]->c_ident[1] &&
 622                      !strcmp(v, cpu_devs[i]->c_ident[1]))) {
 623
 624                         this_cpu = cpu_devs[i];
 625                         c->x86_vendor = this_cpu->c_x86_vendor;
 626                         return;
 627                 }
 628         }
 629
 630         pr_err_once("CPU: vendor_id '%s' unknown, using generic init.\n" \
 631                     "CPU: Your system may be unstable.\n", v);
 632
 633         c->x86_vendor = X86_VENDOR_UNKNOWN;
 634         this_cpu = &default_cpu;
 635 }
 636
 637 void cpu_detect(struct cpuinfo_x86 *c)
 638 {
 639         /* Get vendor name */
 640         cpuid(0x00000000, (unsigned int *)&c->cpuid_level,
 641               (unsigned int *)&c->x86_vendor_id[0],
 642               (unsigned int *)&c->x86_vendor_id[8],
 643               (unsigned int *)&c->x86_vendor_id[4]);
 644
 645         c->x86 = 4;
 646         /* Intel-defined flags: level 0x00000001 */
 647         if (c->cpuid_level >= 0x00000001) {
 648                 u32 junk, tfms, cap0, misc;
 649
 650                 cpuid(0x00000001, &tfms, &misc, &junk, &cap0);
 651                 c->x86          = x86_family(tfms);
 652                 c->x86_model    = x86_model(tfms);
 653                 c->x86_mask     = x86_stepping(tfms);
 654
 655                 if (cap0 & (1<<19)) {
 656                         c->x86_clflush_size = ((misc >> 8) & 0xff) * 8;
 657                         c->x86_cache_alignment = c->x86_clflush_size;
 658                 }
 659         }
 660 }
 661
 662 void get_cpu_cap(struct cpuinfo_x86 *c)
 663 {
 664         u32 eax, ebx, ecx, edx;
 665
 666         /* Intel-defined flags: level 0x00000001 */
 667         if (c->cpuid_level >= 0x00000001) {
 668                 cpuid(0x00000001, &eax, &ebx, &ecx, &edx);
 669
 670                 c->x86_capability[CPUID_1_ECX] = ecx;
 671                 c->x86_capability[CPUID_1_EDX] = edx;
 672         }
 673
 674         /* Thermal and Power Management Leaf: level 0x00000006 (eax) */
 675         if (c->cpuid_level >= 0x00000006)
 676                 c->x86_capability[CPUID_6_EAX] = cpuid_eax(0x00000006);
 677
 678         /* Additional Intel-defined flags: level 0x00000007 */
 679         if (c->cpuid_level >= 0x00000007) {
 680                 cpuid_count(0x00000007, 0, &eax, &ebx, &ecx, &edx);
 681                 c->x86_capability[CPUID_7_0_EBX] = ebx;
 682                 c->x86_capability[CPUID_7_ECX] = ecx;
 683         }
 684
 685         /* Extended state features: level 0x0000000d */
 686         if (c->cpuid_level >= 0x0000000d) {
 687                 cpuid_count(0x0000000d, 1, &eax, &ebx, &ecx, &edx);
 688
 689                 c->x86_capability[CPUID_D_1_EAX] = eax;
 690         }
 691
 692         /* Additional Intel-defined flags: level 0x0000000F */
 693         if (c->cpuid_level >= 0x0000000F) {
 694
 695                 /* QoS sub-leaf, EAX=0Fh, ECX=0 */
 696                 cpuid_count(0x0000000F, 0, &eax, &ebx, &ecx, &edx);
 697                 c->x86_capability[CPUID_F_0_EDX] = edx;
 698
 699                 if (cpu_has(c, X86_FEATURE_CQM_LLC)) {
 700                         /* will be overridden if occupancy monitoring exists */
 701                         c->x86_cache_max_rmid = ebx;
 702
 703                         /* QoS sub-leaf, EAX=0Fh, ECX=1 */
 704                         cpuid_count(0x0000000F, 1, &eax, &ebx, &ecx, &edx);
 705                         c->x86_capability[CPUID_F_1_EDX] = edx;
 706
 707                         if ((cpu_has(c, X86_FEATURE_CQM_OCCUP_LLC)) ||
 708                               ((cpu_has(c, X86_FEATURE_CQM_MBM_TOTAL)) ||
 709                                (cpu_has(c, X86_FEATURE_CQM_MBM_LOCAL)))) {
 710                                 c->x86_cache_max_rmid = ecx;
 711                                 c->x86_cache_occ_scale = ebx;
 712                         }
 713                 } else {
 714                         c->x86_cache_max_rmid = -1;
 715                         c->x86_cache_occ_scale = -1;
 716                 }
 717         }
 718
 719         /* AMD-defined flags: level 0x80000001 */
 720         eax = cpuid_eax(0x80000000);
 721         c->extended_cpuid_level = eax;
 722
 723         if ((eax & 0xffff0000) == 0x80000000) {
 724                 if (eax >= 0x80000001) {
 725                         cpuid(0x80000001, &eax, &ebx, &ecx, &edx);
 726
 727                         c->x86_capability[CPUID_8000_0001_ECX] = ecx;
 728                         c->x86_capability[CPUID_8000_0001_EDX] = edx;
 729                 }
 730         }
 731
 732         if (c->extended_cpuid_level >= 0x80000007) {
 733                 cpuid(0x80000007, &eax, &ebx, &ecx, &edx);
 734
 735                 c->x86_capability[CPUID_8000_0007_EBX] = ebx;
 736                 c->x86_power = edx;
 737         }
 738
 739         if (c->extended_cpuid_level >= 0x80000008) {
 740                 cpuid(0x80000008, &eax, &ebx, &ecx, &edx);
 741
 742                 c->x86_virt_bits = (eax >> 8) & 0xff;
 743                 c->x86_phys_bits = eax & 0xff;
 744                 c->x86_capability[CPUID_8000_0008_EBX] = ebx;
 745         }
 746 #ifdef CONFIG_X86_32
 747         else if (cpu_has(c, X86_FEATURE_PAE) || cpu_has(c, X86_FEATURE_PSE36))
 748                 c->x86_phys_bits = 36;
 749 #endif
 750
 751         if (c->extended_cpuid_level >= 0x8000000a)
 752                 c->x86_capability[CPUID_8000_000A_EDX] = cpuid_edx(0x8000000a);
 753
 754         init_scattered_cpuid_features(c);
 755 }
 756
 757 static void identify_cpu_without_cpuid(struct cpuinfo_x86 *c)
 758 {
 759 #ifdef CONFIG_X86_32
 760         int i;
 761
 762         /*
 763          * First of all, decide if this is a 486 or higher
 764          * It's a 486 if we can modify the AC flag
 765          */
 766         if (flag_is_changeable_p(X86_EFLAGS_AC))
 767                 c->x86 = 4;
 768         else
 769                 c->x86 = 3;
 770
 771         for (i = 0; i < X86_VENDOR_NUM; i++)
 772                 if (cpu_devs[i] && cpu_devs[i]->c_identify) {
 773                         c->x86_vendor_id[0] = 0;
 774                         cpu_devs[i]->c_identify(c);
 775                         if (c->x86_vendor_id[0]) {
 776                                 get_cpu_vendor(c);
 777                                 break;
 778                         }
 779                 }
 780 #endif
 781 }
 782
 783 /*
 784  * Do minimum CPU detection early.
 785  * Fields really needed: vendor, cpuid_level, family, model, mask,
 786  * cache alignment.
 787  * The others are not touched to avoid unwanted side effects.
 788  *
 789  * WARNING: this function is only called on the BP.  Don't add code here
 790  * that is supposed to run on all CPUs.
 791  */
 792 static void __init early_identify_cpu(struct cpuinfo_x86 *c)
 793 {
 794 #ifdef CONFIG_X86_64
 795         c->x86_clflush_size = 64;
 796         c->x86_phys_bits = 36;
 797         c->x86_virt_bits = 48;
 798 #else
 799         c->x86_clflush_size = 32;
 800         c->x86_phys_bits = 32;
 801         c->x86_virt_bits = 32;
 802 #endif
 803         c->x86_cache_alignment = c->x86_clflush_size;
 804
 805         memset(&c->x86_capability, 0, sizeof c->x86_capability);
 806         c->extended_cpuid_level = 0;
 807
 808         if (!have_cpuid_p())
 809                 identify_cpu_without_cpuid(c);
 810
 811         /* cyrix could have cpuid enabled via c_identify()*/
 812         if (have_cpuid_p()) {
 813                 cpu_detect(c);
 814                 get_cpu_vendor(c);
 815                 get_cpu_cap(c);
 816
 817                 if (this_cpu->c_early_init)
 818                         this_cpu->c_early_init(c);
 819
 820                 c->cpu_index = 0;
 821                 filter_cpuid_features(c, false);
 822
 823                 if (this_cpu->c_bsp_init)
 824                         this_cpu->c_bsp_init(c);
 825         }
 826
 827         setup_force_cpu_cap(X86_FEATURE_ALWAYS);
 828         fpu__init_system(c);
 829 }
 830
 831 void __init early_cpu_init(void)
 832 {
 833         const struct cpu_dev *const *cdev;
 834         int count = 0;
 835
 836 #ifdef CONFIG_PROCESSOR_SELECT
 837         pr_info("KERNEL supported cpus:\n");
 838 #endif
 839
 840         for (cdev = __x86_cpu_dev_start; cdev < __x86_cpu_dev_end; cdev++) {
 841                 const struct cpu_dev *cpudev = *cdev;
 842
 843                 if (count >= X86_VENDOR_NUM)
 844                         break;
 845                 cpu_devs[count] = cpudev;
 846                 count++;
 847
 848 #ifdef CONFIG_PROCESSOR_SELECT
 849                 {
 850                         unsigned int j;
 851
 852                         for (j = 0; j < 2; j++) {
 853                                 if (!cpudev->c_ident[j])
 854                                         continue;
 855                                 pr_info("  %s %s\n", cpudev->c_vendor,
 856                                         cpudev->c_ident[j]);
 857                         }
 858                 }
 859 #endif
 860         }
 861         early_identify_cpu(&boot_cpu_data);
 862 }
 863
 864 /*
 865  * The NOPL instruction is supposed to exist on all CPUs of family >= 6;
 866  * unfortunately, that's not true in practice because of early VIA
 867  * chips and (more importantly) broken virtualizers that are not easy
 868  * to detect. In the latter case it doesn't even *fail* reliably, so
 869  * probing for it doesn't even work. Disable it completely on 32-bit
 870  * unless we can find a reliable way to detect all the broken cases.
 871  * Enable it explicitly on 64-bit for non-constant inputs of cpu_has().
 872  */
 873 static void detect_nopl(struct cpuinfo_x86 *c)
 874 {
 875 #ifdef CONFIG_X86_32
 876         clear_cpu_cap(c, X86_FEATURE_NOPL);
 877 #else
 878         set_cpu_cap(c, X86_FEATURE_NOPL);
 879 #endif
 880 }
 881
 882 static void detect_null_seg_behavior(struct cpuinfo_x86 *c)
 883 {
 884 #ifdef CONFIG_X86_64
 885         /*
 886          * Empirically, writing zero to a segment selector on AMD does
 887          * not clear the base, whereas writing zero to a segment
 888          * selector on Intel does clear the base.  Intel's behavior
 889          * allows slightly faster context switches in the common case
 890          * where GS is unused by the prev and next threads.
 891          *
 892          * Since neither vendor documents this anywhere that I can see,
 893          * detect it directly instead of hardcoding the choice by
 894          * vendor.
 895          *
 896          * I've designated AMD's behavior as the "bug" because it's
 897          * counterintuitive and less friendly.
 898          */
 899
 900         unsigned long old_base, tmp;
 901         rdmsrl(MSR_FS_BASE, old_base);
 902         wrmsrl(MSR_FS_BASE, 1);
 903         loadsegment(fs, 0);
 904         rdmsrl(MSR_FS_BASE, tmp);
 905         if (tmp != 0)
 906                 set_cpu_bug(c, X86_BUG_NULL_SEG);
 907         wrmsrl(MSR_FS_BASE, old_base);
 908 #endif
 909 }
 910
 911 static void generic_identify(struct cpuinfo_x86 *c)
 912 {
 913         c->extended_cpuid_level = 0;
 914
 915         if (!have_cpuid_p())
 916                 identify_cpu_without_cpuid(c);
 917
 918         /* cyrix could have cpuid enabled via c_identify()*/
 919         if (!have_cpuid_p())
 920                 return;
 921
 922         cpu_detect(c);
 923
 924         get_cpu_vendor(c);
 925
 926         get_cpu_cap(c);
 927
 928         if (c->cpuid_level >= 0x00000001) {
 929                 c->initial_apicid = (cpuid_ebx(1) >> 24) & 0xFF;
 930 #ifdef CONFIG_X86_32
 931 # ifdef CONFIG_SMP
 932                 c->apicid = apic->phys_pkg_id(c->initial_apicid, 0);
 933 # else
 934                 c->apicid = c->initial_apicid;
 935 # endif
 936 #endif
 937                 c->phys_proc_id = c->initial_apicid;
 938         }
 939
 940         get_model_name(c); /* Default name */
 941
 942         detect_nopl(c);
 943
 944         detect_null_seg_behavior(c);
 945
 946         /*
 947          * ESPFIX is a strange bug.  All real CPUs have it.  Paravirt
 948          * systems that run Linux at CPL > 0 may or may not have the
 949          * issue, but, even if they have the issue, there's absolutely
 950          * nothing we can do about it because we can't use the real IRET
 951          * instruction.
 952          *
 953          * NB: For the time being, only 32-bit kernels support
 954          * X86_BUG_ESPFIX as such.  64-bit kernels directly choose
 955          * whether to apply espfix using paravirt hooks.  If any
 956          * non-paravirt system ever shows up that does *not* have the
 957          * ESPFIX issue, we can change this.
 958          */
 959 #ifdef CONFIG_X86_32
 960 # ifdef CONFIG_PARAVIRT
 961         do {
 962                 extern void native_iret(void);
 963                 if (pv_cpu_ops.iret == native_iret)
 964                         set_cpu_bug(c, X86_BUG_ESPFIX);
 965         } while (0);
 966 # else
 967         set_cpu_bug(c, X86_BUG_ESPFIX);
 968 # endif
 969 #endif
 970 }
 971
 972 static void x86_init_cache_qos(struct cpuinfo_x86 *c)
 973 {
 974         /*
 975          * The heavy lifting of max_rmid and cache_occ_scale are handled
 976          * in get_cpu_cap().  Here we just set the max_rmid for the boot_cpu
 977          * in case CQM bits really aren't there in this CPU.
 978          */
 979         if (c != &boot_cpu_data) {
 980                 boot_cpu_data.x86_cache_max_rmid =
 981                         min(boot_cpu_data.x86_cache_max_rmid,
 982                             c->x86_cache_max_rmid);
 983         }
 984 }
 985
 986 /*
 987  * Validate that ACPI/mptables have the same information about the
 988  * effective APIC id and update the package map.
 989  */
 990 static void validate_apic_and_package_id(struct cpuinfo_x86 *c)
 991 {
 992 #ifdef CONFIG_SMP
 993         unsigned int apicid, cpu = smp_processor_id();
 994
 995         apicid = apic->cpu_present_to_apicid(cpu);
 996
 997         if (apicid != c->apicid) {
 998                 pr_err(FW_BUG "CPU%u: APIC id mismatch. Firmware: %x APIC: %x\n",
 999                        cpu, apicid, c->initial_apicid);
1000         }
1001         BUG_ON(topology_update_package_map(c->phys_proc_id, cpu));
1002 #else
1003         c->logical_proc_id = 0;
1004 #endif
1005 }
1006
1007 /*
1008  * This does the hard work of actually picking apart the CPU stuff...
1009  */
1010 static void identify_cpu(struct cpuinfo_x86 *c)
1011 {
1012         int i;
1013
1014         c->loops_per_jiffy = loops_per_jiffy;
1015         c->x86_cache_size = -1;
1016         c->x86_vendor = X86_VENDOR_UNKNOWN;
1017         c->x86_model = c->x86_mask = 0; /* So far unknown... */
1018         c->x86_vendor_id[0] = '\0'; /* Unset */
1019         c->x86_model_id[0] = '\0';  /* Unset */
1020         c->x86_max_cores = 1;
1021         c->x86_coreid_bits = 0;
1022         c->cu_id = 0xff;
1023 #ifdef CONFIG_X86_64
1024         c->x86_clflush_size = 64;
1025         c->x86_phys_bits = 36;
1026         c->x86_virt_bits = 48;
1027 #else
1028         c->cpuid_level = -1;    /* CPUID not detected */
1029         c->x86_clflush_size = 32;
1030         c->x86_phys_bits = 32;
1031         c->x86_virt_bits = 32;
1032 #endif
1033         c->x86_cache_alignment = c->x86_clflush_size;
1034         memset(&c->x86_capability, 0, sizeof c->x86_capability);
1035
1036         generic_identify(c);
1037
1038         if (this_cpu->c_identify)
1039                 this_cpu->c_identify(c);
1040
1041         /* Clear/Set all flags overridden by options, after probe */
1042         for (i = 0; i < NCAPINTS; i++) {
1043                 c->x86_capability[i] &= ~cpu_caps_cleared[i];
1044                 c->x86_capability[i] |= cpu_caps_set[i];
1045         }
1046
1047 #ifdef CONFIG_X86_64
1048         c->apicid = apic->phys_pkg_id(c->initial_apicid, 0);
1049 #endif
1050
1051         /*
1052          * Vendor-specific initialization.  In this section we
1053          * canonicalize the feature flags, meaning if there are
1054          * features a certain CPU supports which CPUID doesn't
1055          * tell us, CPUID claiming incorrect flags, or other bugs,
1056          * we handle them here.
1057          *
1058          * At the end of this section, c->x86_capability better
1059          * indicate the features this CPU genuinely supports!
1060          */
1061         if (this_cpu->c_init)
1062                 this_cpu->c_init(c);
1063         else
1064                 clear_sched_clock_stable();
1065
1066         /* Disable the PN if appropriate */
1067         squash_the_stupid_serial_number(c);
1068
1069         /* Set up SMEP/SMAP */
1070         setup_smep(c);
1071         setup_smap(c);
1072
1073         /*
1074          * The vendor-specific functions might have changed features.
1075          * Now we do "generic changes."
1076          */
1077
1078         /* Filter out anything that depends on CPUID levels we don't have */
1079         filter_cpuid_features(c, true);
1080
1081         /* If the model name is still unset, do table lookup. */
1082         if (!c->x86_model_id[0]) {
1083                 const char *p;
1084                 p = table_lookup_model(c);
1085                 if (p)
1086                         strcpy(c->x86_model_id, p);
1087                 else
1088                         /* Last resort... */
1089                         sprintf(c->x86_model_id, "%02x/%02x",
1090                                 c->x86, c->x86_model);
1091         }
1092
1093 #ifdef CONFIG_X86_64
1094         detect_ht(c);
1095 #endif
1096
1097         init_hypervisor(c);
1098         x86_init_rdrand(c);
1099         x86_init_cache_qos(c);
1100         setup_pku(c);
1101
1102         /*
1103          * Clear/Set all flags overridden by options, need do it
1104          * before following smp all cpus cap AND.
1105          */
1106         for (i = 0; i < NCAPINTS; i++) {
1107                 c->x86_capability[i] &= ~cpu_caps_cleared[i];
1108                 c->x86_capability[i] |= cpu_caps_set[i];
1109         }
1110
1111         /*
1112          * On SMP, boot_cpu_data holds the common feature set between
1113          * all CPUs; so make sure that we indicate which features are
1114          * common between the CPUs.  The first time this routine gets
1115          * executed, c == &boot_cpu_data.
1116          */
1117         if (c != &boot_cpu_data) {
1118                 /* AND the already accumulated flags with these */
1119                 for (i = 0; i < NCAPINTS; i++)
1120                         boot_cpu_data.x86_capability[i] &= c->x86_capability[i];
1121
1122                 /* OR, i.e. replicate the bug flags */
1123                 for (i = NCAPINTS; i < NCAPINTS + NBUGINTS; i++)
1124                         c->x86_capability[i] |= boot_cpu_data.x86_capability[i];
1125         }
1126
1127         /* Init Machine Check Exception if available. */
1128         mcheck_cpu_init(c);
1129
1130         select_idle_routine(c);
1131
1132 #ifdef CONFIG_NUMA
1133         numa_add_cpu(smp_processor_id());
1134 #endif
1135 }
1136
1137 /*
1138  * Set up the CPU state needed to execute SYSENTER/SYSEXIT instructions
1139  * on 32-bit kernels:
1140  */
1141 #ifdef CONFIG_X86_32
1142 void enable_sep_cpu(void)
1143 {
1144         struct tss_struct *tss;
1145         int cpu;
1146
1147         if (!boot_cpu_has(X86_FEATURE_SEP))
1148                 return;
1149
1150         cpu = get_cpu();
1151         tss = &per_cpu(cpu_tss, cpu);
1152
1153         /*
1154          * We cache MSR_IA32_SYSENTER_CS's value in the TSS's ss1 field --
1155          * see the big comment in struct x86_hw_tss's definition.
1156          */
1157
1158         tss->x86_tss.ss1 = __KERNEL_CS;
1159         wrmsr(MSR_IA32_SYSENTER_CS, tss->x86_tss.ss1, 0);
1160
1161         wrmsr(MSR_IA32_SYSENTER_ESP,
1162               (unsigned long)tss + offsetofend(struct tss_struct, SYSENTER_stack),
1163               0);
1164
1165         wrmsr(MSR_IA32_SYSENTER_EIP, (unsigned long)entry_SYSENTER_32, 0);
1166
1167         put_cpu();
1168 }
1169 #endif
1170
1171 void __init identify_boot_cpu(void)
1172 {
1173         identify_cpu(&boot_cpu_data);
1174 #ifdef CONFIG_X86_32
1175         sysenter_setup();
1176         enable_sep_cpu();
1177 #endif
1178         cpu_detect_tlb(&boot_cpu_data);
1179 }
1180
1181 void identify_secondary_cpu(struct cpuinfo_x86 *c)
1182 {
1183         BUG_ON(c == &boot_cpu_data);
1184         identify_cpu(c);
1185 #ifdef CONFIG_X86_32
1186         enable_sep_cpu();
1187 #endif
1188         mtrr_ap_init();
1189         validate_apic_and_package_id(c);
1190 }
1191
1192 static __init int setup_noclflush(char *arg)
1193 {
1194         setup_clear_cpu_cap(X86_FEATURE_CLFLUSH);
1195         setup_clear_cpu_cap(X86_FEATURE_CLFLUSHOPT);
1196         return 1;
1197 }
1198 __setup("noclflush", setup_noclflush);
1199
1200 void print_cpu_info(struct cpuinfo_x86 *c)
1201 {
1202         const char *vendor = NULL;
1203
1204         if (c->x86_vendor < X86_VENDOR_NUM) {
1205                 vendor = this_cpu->c_vendor;
1206         } else {
1207                 if (c->cpuid_level >= 0)
1208                         vendor = c->x86_vendor_id;
1209         }
1210
1211         if (vendor && !strstr(c->x86_model_id, vendor))
1212                 pr_cont("%s ", vendor);
1213
1214         if (c->x86_model_id[0])
1215                 pr_cont("%s", c->x86_model_id);
1216         else
1217                 pr_cont("%d86", c->x86);
1218
1219         pr_cont(" (family: 0x%x, model: 0x%x", c->x86, c->x86_model);
1220
1221         if (c->x86_mask || c->cpuid_level >= 0)
1222                 pr_cont(", stepping: 0x%x)\n", c->x86_mask);
1223         else
1224                 pr_cont(")\n");
1225 }
1226
1227 static __init int setup_disablecpuid(char *arg)
1228 {
1229         int bit;
1230
1231         if (get_option(&arg, &bit) && bit >= 0 && bit < NCAPINTS * 32)
1232                 setup_clear_cpu_cap(bit);
1233         else
1234                 return 0;
1235
1236         return 1;
1237 }
1238 __setup("clearcpuid=", setup_disablecpuid);
1239
1240 #ifdef CONFIG_X86_64
1241 struct desc_ptr idt_descr __ro_after_init = {
1242         .size = NR_VECTORS * 16 - 1,
1243         .address = (unsigned long) idt_table,
1244 };
1245 const struct desc_ptr debug_idt_descr = {
1246         .size = NR_VECTORS * 16 - 1,
1247         .address = (unsigned long) debug_idt_table,
1248 };
1249
1250 DEFINE_PER_CPU_FIRST(union irq_stack_union,
1251                      irq_stack_union) __aligned(PAGE_SIZE) __visible;
1252
1253 /*
1254  * The following percpu variables are hot.  Align current_task to
1255  * cacheline size such that they fall in the same cacheline.
1256  */
1257 DEFINE_PER_CPU(struct task_struct *, current_task) ____cacheline_aligned =
1258         &init_task;
1259 EXPORT_PER_CPU_SYMBOL(current_task);
1260
1261 DEFINE_PER_CPU(char *, irq_stack_ptr) =
1262         init_per_cpu_var(irq_stack_union.irq_stack) + IRQ_STACK_SIZE;
1263
1264 DEFINE_PER_CPU(unsigned int, irq_count) __visible = -1;
1265
1266 DEFINE_PER_CPU(int, __preempt_count) = INIT_PREEMPT_COUNT;
1267 EXPORT_PER_CPU_SYMBOL(__preempt_count);
1268
1269 /*
1270  * Special IST stacks which the CPU switches to when it calls
1271  * an IST-marked descriptor entry. Up to 7 stacks (hardware
1272  * limit), all of them are 4K, except the debug stack which
1273  * is 8K.
1274  */
1275 static const unsigned int exception_stack_sizes[N_EXCEPTION_STACKS] = {
1276           [0 ... N_EXCEPTION_STACKS - 1]        = EXCEPTION_STKSZ,
1277           [DEBUG_STACK - 1]                     = DEBUG_STKSZ
1278 };
1279
1280 static DEFINE_PER_CPU_PAGE_ALIGNED(char, exception_stacks
1281         [(N_EXCEPTION_STACKS - 1) * EXCEPTION_STKSZ + DEBUG_STKSZ]);
1282
1283 /* May not be marked __init: used by software suspend */
1284 void syscall_init(void)
1285 {
1286         wrmsr(MSR_STAR, 0, (__USER32_CS << 16) | __KERNEL_CS);
1287         wrmsrl(MSR_LSTAR, (unsigned long)entry_SYSCALL_64);
1288
1289 #ifdef CONFIG_IA32_EMULATION
1290         wrmsrl(MSR_CSTAR, (unsigned long)entry_SYSCALL_compat);
1291         /*
1292          * This only works on Intel CPUs.
1293          * On AMD CPUs these MSRs are 32-bit, CPU truncates MSR_IA32_SYSENTER_EIP.
1294          * This does not cause SYSENTER to jump to the wrong location, because
1295          * AMD doesn't allow SYSENTER in long mode (either 32- or 64-bit).
1296          */
1297         wrmsrl_safe(MSR_IA32_SYSENTER_CS, (u64)__KERNEL_CS);
1298         wrmsrl_safe(MSR_IA32_SYSENTER_ESP, 0ULL);
1299         wrmsrl_safe(MSR_IA32_SYSENTER_EIP, (u64)entry_SYSENTER_compat);
1300 #else
1301         wrmsrl(MSR_CSTAR, (unsigned long)ignore_sysret);
1302         wrmsrl_safe(MSR_IA32_SYSENTER_CS, (u64)GDT_ENTRY_INVALID_SEG);
1303         wrmsrl_safe(MSR_IA32_SYSENTER_ESP, 0ULL);
1304         wrmsrl_safe(MSR_IA32_SYSENTER_EIP, 0ULL);
1305 #endif
1306
1307         /* Flags to clear on syscall */
1308         wrmsrl(MSR_SYSCALL_MASK,
1309                X86_EFLAGS_TF|X86_EFLAGS_DF|X86_EFLAGS_IF|
1310                X86_EFLAGS_IOPL|X86_EFLAGS_AC|X86_EFLAGS_NT);
1311 }
1312
1313 /*
1314  * Copies of the original ist values from the tss are only accessed during
1315  * debugging, no special alignment required.
1316  */
1317 DEFINE_PER_CPU(struct orig_ist, orig_ist);
1318
1319 static DEFINE_PER_CPU(unsigned long, debug_stack_addr);
1320 DEFINE_PER_CPU(int, debug_stack_usage);
1321
1322 int is_debug_stack(unsigned long addr)
1323 {
1324         return __this_cpu_read(debug_stack_usage) ||
1325                 (addr <= __this_cpu_read(debug_stack_addr) &&
1326                  addr > (__this_cpu_read(debug_stack_addr) - DEBUG_STKSZ));
1327 }
1328 NOKPROBE_SYMBOL(is_debug_stack);
1329
1330 DEFINE_PER_CPU(u32, debug_idt_ctr);
1331
1332 void debug_stack_set_zero(void)
1333 {
1334         this_cpu_inc(debug_idt_ctr);
1335         load_current_idt();
1336 }
1337 NOKPROBE_SYMBOL(debug_stack_set_zero);
1338
1339 void debug_stack_reset(void)
1340 {
1341         if (WARN_ON(!this_cpu_read(debug_idt_ctr)))
1342                 return;
1343         if (this_cpu_dec_return(debug_idt_ctr) == 0)
1344                 load_current_idt();
1345 }
1346 NOKPROBE_SYMBOL(debug_stack_reset);
1347
1348 #else   /* CONFIG_X86_64 */
1349
1350 DEFINE_PER_CPU(struct task_struct *, current_task) = &init_task;
1351 EXPORT_PER_CPU_SYMBOL(current_task);
1352 DEFINE_PER_CPU(int, __preempt_count) = INIT_PREEMPT_COUNT;
1353 EXPORT_PER_CPU_SYMBOL(__preempt_count);
1354
1355 /*
1356  * On x86_32, vm86 modifies tss.sp0, so sp0 isn't a reliable way to find
1357  * the top of the kernel stack.  Use an extra percpu variable to track the
1358  * top of the kernel stack directly.
1359  */
1360 DEFINE_PER_CPU(unsigned long, cpu_current_top_of_stack) =
1361         (unsigned long)&init_thread_union + THREAD_SIZE;
1362 EXPORT_PER_CPU_SYMBOL(cpu_current_top_of_stack);
1363
1364 #ifdef CONFIG_CC_STACKPROTECTOR
1365 DEFINE_PER_CPU_ALIGNED(struct stack_canary, stack_canary);
1366 #endif
1367
1368 #endif  /* CONFIG_X86_64 */
1369
1370 /*
1371  * Clear all 6 debug registers:
1372  */
1373 static void clear_all_debug_regs(void)
1374 {
1375         int i;
1376
1377         for (i = 0; i < 8; i++) {
1378                 /* Ignore db4, db5 */
1379                 if ((i == 4) || (i == 5))
1380                         continue;
1381
1382                 set_debugreg(0, i);
1383         }
1384 }
1385
1386 #ifdef CONFIG_KGDB
1387 /*
1388  * Restore debug regs if using kgdbwait and you have a kernel debugger
1389  * connection established.
1390  */
1391 static void dbg_restore_debug_regs(void)
1392 {
1393         if (unlikely(kgdb_connected && arch_kgdb_ops.correct_hw_break))
1394                 arch_kgdb_ops.correct_hw_break();
1395 }
1396 #else /* ! CONFIG_KGDB */
1397 #define dbg_restore_debug_regs()
1398 #endif /* ! CONFIG_KGDB */
1399
1400 static void wait_for_master_cpu(int cpu)
1401 {
1402 #ifdef CONFIG_SMP
1403         /*
1404          * wait for ACK from master CPU before continuing
1405          * with AP initialization
1406          */
1407         WARN_ON(cpumask_test_and_set_cpu(cpu, cpu_initialized_mask));
1408         while (!cpumask_test_cpu(cpu, cpu_callout_mask))
1409                 cpu_relax();
1410 #endif
1411 }
1412
1413 /*
1414  * cpu_init() initializes state that is per-CPU. Some data is already
1415  * initialized (naturally) in the bootstrap process, such as the GDT
1416  * and IDT. We reload them nevertheless, this function acts as a
1417  * 'CPU state barrier', nothing should get across.
1418  * A lot of state is already set up in PDA init for 64 bit
1419  */
1420 #ifdef CONFIG_X86_64
1421
1422 void cpu_init(void)
1423 {
1424         struct orig_ist *oist;
1425         struct task_struct *me;
1426         struct tss_struct *t;
1427         unsigned long v;
1428         int cpu = raw_smp_processor_id();
1429         int i;
1430
1431         wait_for_master_cpu(cpu);
1432
1433         /*
1434          * Initialize the CR4 shadow before doing anything that could
1435          * try to read it.
1436          */
1437         cr4_init_shadow();
1438
1439         if (cpu)
1440                 load_ucode_ap();
1441
1442         t = &per_cpu(cpu_tss, cpu);
1443         oist = &per_cpu(orig_ist, cpu);
1444
1445 #ifdef CONFIG_NUMA
1446         if (this_cpu_read(numa_node) == 0 &&
1447             early_cpu_to_node(cpu) != NUMA_NO_NODE)
1448                 set_numa_node(early_cpu_to_node(cpu));
1449 #endif
1450
1451         me = current;
1452
1453         pr_debug("Initializing CPU#%d\n", cpu);
1454
1455         cr4_clear_bits(X86_CR4_VME|X86_CR4_PVI|X86_CR4_TSD|X86_CR4_DE);
1456
1457         /*
1458          * Initialize the per-CPU GDT with the boot GDT,
1459          * and set up the GDT descriptor:
1460          */
1461
1462         switch_to_new_gdt(cpu);
1463         loadsegment(fs, 0);
1464
1465         load_current_idt();
1466
1467         memset(me->thread.tls_array, 0, GDT_ENTRY_TLS_ENTRIES * 8);
1468         syscall_init();
1469
1470         wrmsrl(MSR_FS_BASE, 0);
1471         wrmsrl(MSR_KERNEL_GS_BASE, 0);
1472         barrier();
1473
1474         x86_configure_nx();
1475         x2apic_setup();
1476
1477         /*
1478          * set up and load the per-CPU TSS
1479          */
1480         if (!oist->ist[0]) {
1481                 char *estacks = per_cpu(exception_stacks, cpu);
1482
1483                 for (v = 0; v < N_EXCEPTION_STACKS; v++) {
1484                         estacks += exception_stack_sizes[v];
1485                         oist->ist[v] = t->x86_tss.ist[v] =
1486                                         (unsigned long)estacks;
1487                         if (v == DEBUG_STACK-1)
1488                                 per_cpu(debug_stack_addr, cpu) = (unsigned long)estacks;
1489                 }
1490         }
1491
1492         t->x86_tss.io_bitmap_base = offsetof(struct tss_struct, io_bitmap);
1493
1494         /*
1495          * <= is required because the CPU will access up to
1496          * 8 bits beyond the end of the IO permission bitmap.
1497          */
1498         for (i = 0; i <= IO_BITMAP_LONGS; i++)
1499                 t->io_bitmap[i] = ~0UL;
1500
1501         atomic_inc(&init_mm.mm_count);
1502         me->active_mm = &init_mm;
1503         BUG_ON(me->mm);
1504         enter_lazy_tlb(&init_mm, me);
1505
1506         load_sp0(t, &current->thread);
1507         set_tss_desc(cpu, t);
1508         load_TR_desc();
1509         load_mm_ldt(&init_mm);
1510
1511         clear_all_debug_regs();
1512         dbg_restore_debug_regs();
1513
1514         fpu__init_cpu();
1515
1516         if (is_uv_system())
1517                 uv_cpu_init();
1518 }
1519
1520 #else
1521
1522 void cpu_init(void)
1523 {
1524         int cpu = smp_processor_id();
1525         struct task_struct *curr = current;
1526         struct tss_struct *t = &per_cpu(cpu_tss, cpu);
1527         struct thread_struct *thread = &curr->thread;
1528
1529         wait_for_master_cpu(cpu);
1530
1531         /*
1532          * Initialize the CR4 shadow before doing anything that could
1533          * try to read it.
1534          */
1535         cr4_init_shadow();
1536
1537         show_ucode_info_early();
1538
1539         pr_info("Initializing CPU#%d\n", cpu);
1540
1541         if (cpu_feature_enabled(X86_FEATURE_VME) ||
1542             boot_cpu_has(X86_FEATURE_TSC) ||
1543             boot_cpu_has(X86_FEATURE_DE))
1544                 cr4_clear_bits(X86_CR4_VME|X86_CR4_PVI|X86_CR4_TSD|X86_CR4_DE);
1545
1546         load_current_idt();
1547         switch_to_new_gdt(cpu);
1548
1549         /*
1550          * Set up and load the per-CPU TSS and LDT
1551          */
1552         atomic_inc(&init_mm.mm_count);
1553         curr->active_mm = &init_mm;
1554         BUG_ON(curr->mm);
1555         enter_lazy_tlb(&init_mm, curr);
1556
1557         load_sp0(t, thread);
1558         set_tss_desc(cpu, t);
1559         load_TR_desc();
1560         load_mm_ldt(&init_mm);
1561
1562         t->x86_tss.io_bitmap_base = offsetof(struct tss_struct, io_bitmap);
1563
1564 #ifdef CONFIG_DOUBLEFAULT
1565         /* Set up doublefault TSS pointer in the GDT */
1566         __set_tss_desc(cpu, GDT_ENTRY_DOUBLEFAULT_TSS, &doublefault_tss);
1567 #endif
1568
1569         clear_all_debug_regs();
1570         dbg_restore_debug_regs();
1571
1572         fpu__init_cpu();
1573 }
1574 #endif
1575
1576 static void bsp_resume(void)
1577 {
1578         if (this_cpu->c_bsp_resume)
1579                 this_cpu->c_bsp_resume(&boot_cpu_data);
1580 }
1581
1582 static struct syscore_ops cpu_syscore_ops = {
1583         .resume         = bsp_resume,
1584 };
1585
1586 static int __init init_cpu_syscore(void)
1587 {
1588         register_syscore_ops(&cpu_syscore_ops);
1589         return 0;
1590 }
1591 core_initcall(init_cpu_syscore);