drivers/gpu/drm/amd/amdgpu/amdgpu_vm.h

   1 /*
   2  * Copyright 2016 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: Christian König
  23  */
  24 #ifndef __AMDGPU_VM_H__
  25 #define __AMDGPU_VM_H__
  26
  27 #include <linux/idr.h>
  28 #include <linux/kfifo.h>
  29 #include <linux/rbtree.h>
  30 #include <drm/gpu_scheduler.h>
  31 #include <drm/drm_file.h>
  32 #include <drm/ttm/ttm_bo_driver.h>
  33
  34 #include "amdgpu_sync.h"
  35 #include "amdgpu_ring.h"
  36 #include "amdgpu_ids.h"
  37
  38 struct amdgpu_bo_va;
  39 struct amdgpu_job;
  40 struct amdgpu_bo_list_entry;
  41
  42 /*
  43  * GPUVM handling
  44  */
  45
  46 /* Maximum number of PTEs the hardware can write with one command */
  47 #define AMDGPU_VM_MAX_UPDATE_SIZE       0x3FFFF
  48
  49 /* number of entries in page table */
  50 #define AMDGPU_VM_PTE_COUNT(adev) (1 << (adev)->vm_manager.block_size)
  51
  52 #define AMDGPU_PTE_VALID        (1ULL << 0)
  53 #define AMDGPU_PTE_SYSTEM       (1ULL << 1)
  54 #define AMDGPU_PTE_SNOOPED      (1ULL << 2)
  55
  56 /* VI only */
  57 #define AMDGPU_PTE_EXECUTABLE   (1ULL << 4)
  58
  59 #define AMDGPU_PTE_READABLE     (1ULL << 5)
  60 #define AMDGPU_PTE_WRITEABLE    (1ULL << 6)
  61
  62 #define AMDGPU_PTE_FRAG(x)      ((x & 0x1fULL) << 7)
  63
  64 /* TILED for VEGA10, reserved for older ASICs  */
  65 #define AMDGPU_PTE_PRT          (1ULL << 51)
  66
  67 /* PDE is handled as PTE for VEGA10 */
  68 #define AMDGPU_PDE_PTE          (1ULL << 54)
  69
  70 /* PTE is handled as PDE for VEGA10 (Translate Further) */
  71 #define AMDGPU_PTE_TF           (1ULL << 56)
  72
  73 /* PDE Block Fragment Size for VEGA10 */
  74 #define AMDGPU_PDE_BFS(a)       ((uint64_t)a << 59)
  75
  76
  77 /* For GFX9 */
  78 #define AMDGPU_PTE_MTYPE(a)    ((uint64_t)a << 57)
  79 #define AMDGPU_PTE_MTYPE_MASK   AMDGPU_PTE_MTYPE(3ULL)
  80
  81 #define AMDGPU_MTYPE_NC 0
  82 #define AMDGPU_MTYPE_CC 2
  83
  84 #define AMDGPU_PTE_DEFAULT_ATC  (AMDGPU_PTE_SYSTEM      \
  85                                 | AMDGPU_PTE_SNOOPED    \
  86                                 | AMDGPU_PTE_EXECUTABLE \
  87                                 | AMDGPU_PTE_READABLE   \
  88                                 | AMDGPU_PTE_WRITEABLE  \
  89                                 | AMDGPU_PTE_MTYPE(AMDGPU_MTYPE_CC))
  90
  91 /* How to programm VM fault handling */
  92 #define AMDGPU_VM_FAULT_STOP_NEVER      0
  93 #define AMDGPU_VM_FAULT_STOP_FIRST      1
  94 #define AMDGPU_VM_FAULT_STOP_ALWAYS     2
  95
  96 /* max number of VMHUB */
  97 #define AMDGPU_MAX_VMHUBS                       2
  98 #define AMDGPU_GFXHUB                           0
  99 #define AMDGPU_MMHUB                            1
 100
 101 /* hardcode that limit for now */
 102 #define AMDGPU_VA_RESERVED_SIZE                 (1ULL << 20)
 103
 104 /* VA hole for 48bit addresses on Vega10 */
 105 #define AMDGPU_VA_HOLE_START                    0x0000800000000000ULL
 106 #define AMDGPU_VA_HOLE_END                      0xffff800000000000ULL
 107
 108 /*
 109  * Hardware is programmed as if the hole doesn't exists with start and end
 110  * address values.
 111  *
 112  * This mask is used to remove the upper 16bits of the VA and so come up with
 113  * the linear addr value.
 114  */
 115 #define AMDGPU_VA_HOLE_MASK                     0x0000ffffffffffffULL
 116
 117 /* max vmids dedicated for process */
 118 #define AMDGPU_VM_MAX_RESERVED_VMID     1
 119
 120 #define AMDGPU_VM_CONTEXT_GFX 0
 121 #define AMDGPU_VM_CONTEXT_COMPUTE 1
 122
 123 /* See vm_update_mode */
 124 #define AMDGPU_VM_USE_CPU_FOR_GFX (1 << 0)
 125 #define AMDGPU_VM_USE_CPU_FOR_COMPUTE (1 << 1)
 126
 127 /* VMPT level enumerate, and the hiberachy is:
 128  * PDB2->PDB1->PDB0->PTB
 129  */
 130 enum amdgpu_vm_level {
 131         AMDGPU_VM_PDB2,
 132         AMDGPU_VM_PDB1,
 133         AMDGPU_VM_PDB0,
 134         AMDGPU_VM_PTB
 135 };
 136
 137 /* base structure for tracking BO usage in a VM */
 138 struct amdgpu_vm_bo_base {
 139         /* constant after initialization */
 140         struct amdgpu_vm                *vm;
 141         struct amdgpu_bo                *bo;
 142
 143         /* protected by bo being reserved */
 144         struct list_head                bo_list;
 145
 146         /* protected by spinlock */
 147         struct list_head                vm_status;
 148
 149         /* protected by the BO being reserved */
 150         bool                            moved;
 151 };
 152
 153 struct amdgpu_vm_pt {
 154         struct amdgpu_vm_bo_base        base;
 155         bool                            huge;
 156
 157         /* array of page tables, one for each directory entry */
 158         struct amdgpu_vm_pt             *entries;
 159 };
 160
 161 /* provided by hw blocks that can write ptes, e.g., sdma */
 162 struct amdgpu_vm_pte_funcs {
 163         /* number of dw to reserve per operation */
 164         unsigned        copy_pte_num_dw;
 165
 166         /* copy pte entries from GART */
 167         void (*copy_pte)(struct amdgpu_ib *ib,
 168                          uint64_t pe, uint64_t src,
 169                          unsigned count);
 170
 171         /* write pte one entry at a time with addr mapping */
 172         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 173                           uint64_t value, unsigned count,
 174                           uint32_t incr);
 175         /* for linear pte/pde updates without addr mapping */
 176         void (*set_pte_pde)(struct amdgpu_ib *ib,
 177                             uint64_t pe,
 178                             uint64_t addr, unsigned count,
 179                             uint32_t incr, uint64_t flags);
 180 };
 181
 182 #define AMDGPU_VM_FAULT(pasid, addr) (((u64)(pasid) << 48) | (addr))
 183 #define AMDGPU_VM_FAULT_PASID(fault) ((u64)(fault) >> 48)
 184 #define AMDGPU_VM_FAULT_ADDR(fault)  ((u64)(fault) & 0xfffffffff000ULL)
 185
 186
 187 struct amdgpu_task_info {
 188         char    process_name[TASK_COMM_LEN];
 189         char    task_name[TASK_COMM_LEN];
 190         pid_t   pid;
 191         pid_t   tgid;
 192 };
 193
 194 struct amdgpu_vm {
 195         /* tree of virtual addresses mapped */
 196         struct rb_root_cached   va;
 197
 198         /* BOs who needs a validation */
 199         struct list_head        evicted;
 200
 201         /* PT BOs which relocated and their parent need an update */
 202         struct list_head        relocated;
 203
 204         /* per VM BOs moved, but not yet updated in the PT */
 205         struct list_head        moved;
 206
 207         /* All BOs of this VM not currently in the state machine */
 208         struct list_head        idle;
 209
 210         /* regular invalidated BOs, but not yet updated in the PT */
 211         struct list_head        invalidated;
 212         spinlock_t              invalidated_lock;
 213
 214         /* BO mappings freed, but not yet updated in the PT */
 215         struct list_head        freed;
 216
 217         /* contains the page directory */
 218         struct amdgpu_vm_pt     root;
 219         struct dma_fence        *last_update;
 220
 221         /* Scheduler entity for page table updates */
 222         struct drm_sched_entity entity;
 223
 224         unsigned int            pasid;
 225         /* dedicated to vm */
 226         struct amdgpu_vmid      *reserved_vmid[AMDGPU_MAX_VMHUBS];
 227
 228         /* Flag to indicate if VM tables are updated by CPU or GPU (SDMA) */
 229         bool                    use_cpu_for_update;
 230
 231         /* Flag to indicate ATS support from PTE for GFX9 */
 232         bool                    pte_support_ats;
 233
 234         /* Up to 128 pending retry page faults */
 235         DECLARE_KFIFO(faults, u64, 128);
 236
 237         /* Limit non-retry fault storms */
 238         unsigned int            fault_credit;
 239
 240         /* Points to the KFD process VM info */
 241         struct amdkfd_process_info *process_info;
 242
 243         /* List node in amdkfd_process_info.vm_list_head */
 244         struct list_head        vm_list_node;
 245
 246         /* Valid while the PD is reserved or fenced */
 247         uint64_t                pd_phys_addr;
 248
 249         /* Some basic info about the task */
 250         struct amdgpu_task_info task_info;
 251
 252         /* Store positions of group of BOs */
 253         struct ttm_lru_bulk_move lru_bulk_move;
 254         /* mark whether can do the bulk move */
 255         bool                    bulk_moveable;
 256 };
 257
 258 struct amdgpu_vm_manager {
 259         /* Handling of VMIDs */
 260         struct amdgpu_vmid_mgr                  id_mgr[AMDGPU_MAX_VMHUBS];
 261
 262         /* Handling of VM fences */
 263         u64                                     fence_context;
 264         unsigned                                seqno[AMDGPU_MAX_RINGS];
 265
 266         uint64_t                                max_pfn;
 267         uint32_t                                num_level;
 268         uint32_t                                block_size;
 269         uint32_t                                fragment_size;
 270         enum amdgpu_vm_level                    root_level;
 271         /* vram base address for page table entry  */
 272         u64                                     vram_base_offset;
 273         /* vm pte handling */
 274         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 275         struct drm_sched_rq                     *vm_pte_rqs[AMDGPU_MAX_RINGS];
 276         unsigned                                vm_pte_num_rqs;
 277
 278         /* partial resident texture handling */
 279         spinlock_t                              prt_lock;
 280         atomic_t                                num_prt_users;
 281
 282         /* controls how VM page tables are updated for Graphics and Compute.
 283          * BIT0[= 0] Graphics updated by SDMA [= 1] by CPU
 284          * BIT1[= 0] Compute updated by SDMA [= 1] by CPU
 285          */
 286         int                                     vm_update_mode;
 287
 288         /* PASID to VM mapping, will be used in interrupt context to
 289          * look up VM of a page fault
 290          */
 291         struct idr                              pasid_idr;
 292         spinlock_t                              pasid_lock;
 293 };
 294
 295 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
 296 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
 297 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
 298
 299 void amdgpu_vm_manager_init(struct amdgpu_device *adev);
 300 void amdgpu_vm_manager_fini(struct amdgpu_device *adev);
 301 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 302                    int vm_context, unsigned int pasid);
 303 int amdgpu_vm_make_compute(struct amdgpu_device *adev, struct amdgpu_vm *vm, unsigned int pasid);
 304 void amdgpu_vm_release_compute(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 305 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 306 bool amdgpu_vm_pasid_fault_credit(struct amdgpu_device *adev,
 307                                   unsigned int pasid);
 308 void amdgpu_vm_get_pd_bo(struct amdgpu_vm *vm,
 309                          struct list_head *validated,
 310                          struct amdgpu_bo_list_entry *entry);
 311 bool amdgpu_vm_ready(struct amdgpu_vm *vm);
 312 int amdgpu_vm_validate_pt_bos(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 313                               int (*callback)(void *p, struct amdgpu_bo *bo),
 314                               void *param);
 315 int amdgpu_vm_alloc_pts(struct amdgpu_device *adev,
 316                         struct amdgpu_vm *vm,
 317                         uint64_t saddr, uint64_t size);
 318 int amdgpu_vm_flush(struct amdgpu_ring *ring, struct amdgpu_job *job, bool need_pipe_sync);
 319 int amdgpu_vm_update_directories(struct amdgpu_device *adev,
 320                                  struct amdgpu_vm *vm);
 321 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
 322                           struct amdgpu_vm *vm,
 323                           struct dma_fence **fence);
 324 int amdgpu_vm_handle_moved(struct amdgpu_device *adev,
 325                            struct amdgpu_vm *vm);
 326 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
 327                         struct amdgpu_bo_va *bo_va,
 328                         bool clear);
 329 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
 330                              struct amdgpu_bo *bo, bool evicted);
 331 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
 332                                        struct amdgpu_bo *bo);
 333 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
 334                                       struct amdgpu_vm *vm,
 335                                       struct amdgpu_bo *bo);
 336 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
 337                      struct amdgpu_bo_va *bo_va,
 338                      uint64_t addr, uint64_t offset,
 339                      uint64_t size, uint64_t flags);
 340 int amdgpu_vm_bo_replace_map(struct amdgpu_device *adev,
 341                              struct amdgpu_bo_va *bo_va,
 342                              uint64_t addr, uint64_t offset,
 343                              uint64_t size, uint64_t flags);
 344 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
 345                        struct amdgpu_bo_va *bo_va,
 346                        uint64_t addr);
 347 int amdgpu_vm_bo_clear_mappings(struct amdgpu_device *adev,
 348                                 struct amdgpu_vm *vm,
 349                                 uint64_t saddr, uint64_t size);
 350 struct amdgpu_bo_va_mapping *amdgpu_vm_bo_lookup_mapping(struct amdgpu_vm *vm,
 351                                                          uint64_t addr);
 352 void amdgpu_vm_bo_trace_cs(struct amdgpu_vm *vm, struct ww_acquire_ctx *ticket);
 353 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
 354                       struct amdgpu_bo_va *bo_va);
 355 void amdgpu_vm_adjust_size(struct amdgpu_device *adev, uint32_t min_vm_size,
 356                            uint32_t fragment_size_default, unsigned max_level,
 357                            unsigned max_bits);
 358 int amdgpu_vm_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 359 bool amdgpu_vm_need_pipeline_sync(struct amdgpu_ring *ring,
 360                                   struct amdgpu_job *job);
 361 void amdgpu_vm_check_compute_bug(struct amdgpu_device *adev);
 362
 363 void amdgpu_vm_get_task_info(struct amdgpu_device *adev, unsigned int pasid,
 364                              struct amdgpu_task_info *task_info);
 365
 366 void amdgpu_vm_set_task_info(struct amdgpu_vm *vm);
 367
 368 void amdgpu_vm_move_to_lru_tail(struct amdgpu_device *adev,
 369                                 struct amdgpu_vm *vm);
 370
 371 #endif