drivers/gpu/drm/amd/amdgpu/amdgpu_vm.h

   1 /*
   2  * Copyright 2016 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: Christian König
  23  */
  24 #ifndef __AMDGPU_VM_H__
  25 #define __AMDGPU_VM_H__
  26
  27 #include <linux/idr.h>
  28 #include <linux/kfifo.h>
  29 #include <linux/rbtree.h>
  30 #include <drm/gpu_scheduler.h>
  31 #include <drm/drm_file.h>
  32 #include <drm/ttm/ttm_bo_driver.h>
  33
  34 #include "amdgpu_sync.h"
  35 #include "amdgpu_ring.h"
  36 #include "amdgpu_ids.h"
  37
  38 struct amdgpu_bo_va;
  39 struct amdgpu_job;
  40 struct amdgpu_bo_list_entry;
  41
  42 /*
  43  * GPUVM handling
  44  */
  45
  46 /* Maximum number of PTEs the hardware can write with one command */
  47 #define AMDGPU_VM_MAX_UPDATE_SIZE       0x3FFFF
  48
  49 /* number of entries in page table */
  50 #define AMDGPU_VM_PTE_COUNT(adev) (1 << (adev)->vm_manager.block_size)
  51
  52 #define AMDGPU_PTE_VALID        (1ULL << 0)
  53 #define AMDGPU_PTE_SYSTEM       (1ULL << 1)
  54 #define AMDGPU_PTE_SNOOPED      (1ULL << 2)
  55
  56 /* VI only */
  57 #define AMDGPU_PTE_EXECUTABLE   (1ULL << 4)
  58
  59 #define AMDGPU_PTE_READABLE     (1ULL << 5)
  60 #define AMDGPU_PTE_WRITEABLE    (1ULL << 6)
  61
  62 #define AMDGPU_PTE_FRAG(x)      ((x & 0x1fULL) << 7)
  63
  64 /* TILED for VEGA10, reserved for older ASICs  */
  65 #define AMDGPU_PTE_PRT          (1ULL << 51)
  66
  67 /* PDE is handled as PTE for VEGA10 */
  68 #define AMDGPU_PDE_PTE          (1ULL << 54)
  69
  70 /* PTE is handled as PDE for VEGA10 (Translate Further) */
  71 #define AMDGPU_PTE_TF           (1ULL << 56)
  72
  73 /* PDE Block Fragment Size for VEGA10 */
  74 #define AMDGPU_PDE_BFS(a)       ((uint64_t)a << 59)
  75
  76
  77 /* For GFX9 */
  78 #define AMDGPU_PTE_MTYPE(a)    ((uint64_t)a << 57)
  79 #define AMDGPU_PTE_MTYPE_MASK   AMDGPU_PTE_MTYPE(3ULL)
  80
  81 #define AMDGPU_MTYPE_NC 0
  82 #define AMDGPU_MTYPE_CC 2
  83
  84 #define AMDGPU_PTE_DEFAULT_ATC  (AMDGPU_PTE_SYSTEM      \
  85                                 | AMDGPU_PTE_SNOOPED    \
  86                                 | AMDGPU_PTE_EXECUTABLE \
  87                                 | AMDGPU_PTE_READABLE   \
  88                                 | AMDGPU_PTE_WRITEABLE  \
  89                                 | AMDGPU_PTE_MTYPE(AMDGPU_MTYPE_CC))
  90
  91 /* How to programm VM fault handling */
  92 #define AMDGPU_VM_FAULT_STOP_NEVER      0
  93 #define AMDGPU_VM_FAULT_STOP_FIRST      1
  94 #define AMDGPU_VM_FAULT_STOP_ALWAYS     2
  95
  96 /* max number of VMHUB */
  97 #define AMDGPU_MAX_VMHUBS                       2
  98 #define AMDGPU_GFXHUB                           0
  99 #define AMDGPU_MMHUB                            1
 100
 101 /* hardcode that limit for now */
 102 #define AMDGPU_VA_RESERVED_SIZE                 (1ULL << 20)
 103
 104 /* max vmids dedicated for process */
 105 #define AMDGPU_VM_MAX_RESERVED_VMID     1
 106
 107 #define AMDGPU_VM_CONTEXT_GFX 0
 108 #define AMDGPU_VM_CONTEXT_COMPUTE 1
 109
 110 /* See vm_update_mode */
 111 #define AMDGPU_VM_USE_CPU_FOR_GFX (1 << 0)
 112 #define AMDGPU_VM_USE_CPU_FOR_COMPUTE (1 << 1)
 113
 114 /* VMPT level enumerate, and the hiberachy is:
 115  * PDB2->PDB1->PDB0->PTB
 116  */
 117 enum amdgpu_vm_level {
 118         AMDGPU_VM_PDB2,
 119         AMDGPU_VM_PDB1,
 120         AMDGPU_VM_PDB0,
 121         AMDGPU_VM_PTB
 122 };
 123
 124 /* base structure for tracking BO usage in a VM */
 125 struct amdgpu_vm_bo_base {
 126         /* constant after initialization */
 127         struct amdgpu_vm                *vm;
 128         struct amdgpu_bo                *bo;
 129
 130         /* protected by bo being reserved */
 131         struct list_head                bo_list;
 132
 133         /* protected by spinlock */
 134         struct list_head                vm_status;
 135
 136         /* protected by the BO being reserved */
 137         bool                            moved;
 138 };
 139
 140 struct amdgpu_vm_pt {
 141         struct amdgpu_vm_bo_base        base;
 142         bool                            huge;
 143
 144         /* array of page tables, one for each directory entry */
 145         struct amdgpu_vm_pt             *entries;
 146 };
 147
 148 /* provided by hw blocks that can write ptes, e.g., sdma */
 149 struct amdgpu_vm_pte_funcs {
 150         /* number of dw to reserve per operation */
 151         unsigned        copy_pte_num_dw;
 152
 153         /* copy pte entries from GART */
 154         void (*copy_pte)(struct amdgpu_ib *ib,
 155                          uint64_t pe, uint64_t src,
 156                          unsigned count);
 157
 158         /* write pte one entry at a time with addr mapping */
 159         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 160                           uint64_t value, unsigned count,
 161                           uint32_t incr);
 162         /* for linear pte/pde updates without addr mapping */
 163         void (*set_pte_pde)(struct amdgpu_ib *ib,
 164                             uint64_t pe,
 165                             uint64_t addr, unsigned count,
 166                             uint32_t incr, uint64_t flags);
 167 };
 168
 169 #define AMDGPU_VM_FAULT(pasid, addr) (((u64)(pasid) << 48) | (addr))
 170 #define AMDGPU_VM_FAULT_PASID(fault) ((u64)(fault) >> 48)
 171 #define AMDGPU_VM_FAULT_ADDR(fault)  ((u64)(fault) & 0xfffffffff000ULL)
 172
 173
 174 struct amdgpu_task_info {
 175         char    process_name[TASK_COMM_LEN];
 176         char    task_name[TASK_COMM_LEN];
 177         pid_t   pid;
 178         pid_t   tgid;
 179 };
 180
 181 struct amdgpu_vm {
 182         /* tree of virtual addresses mapped */
 183         struct rb_root_cached   va;
 184
 185         /* BOs who needs a validation */
 186         struct list_head        evicted;
 187
 188         /* PT BOs which relocated and their parent need an update */
 189         struct list_head        relocated;
 190
 191         /* per VM BOs moved, but not yet updated in the PT */
 192         struct list_head        moved;
 193
 194         /* All BOs of this VM not currently in the state machine */
 195         struct list_head        idle;
 196
 197         /* regular invalidated BOs, but not yet updated in the PT */
 198         struct list_head        invalidated;
 199         spinlock_t              invalidated_lock;
 200
 201         /* BO mappings freed, but not yet updated in the PT */
 202         struct list_head        freed;
 203
 204         /* contains the page directory */
 205         struct amdgpu_vm_pt     root;
 206         struct dma_fence        *last_update;
 207
 208         /* Scheduler entity for page table updates */
 209         struct drm_sched_entity entity;
 210
 211         unsigned int            pasid;
 212         /* dedicated to vm */
 213         struct amdgpu_vmid      *reserved_vmid[AMDGPU_MAX_VMHUBS];
 214
 215         /* Flag to indicate if VM tables are updated by CPU or GPU (SDMA) */
 216         bool                    use_cpu_for_update;
 217
 218         /* Flag to indicate ATS support from PTE for GFX9 */
 219         bool                    pte_support_ats;
 220
 221         /* Up to 128 pending retry page faults */
 222         DECLARE_KFIFO(faults, u64, 128);
 223
 224         /* Limit non-retry fault storms */
 225         unsigned int            fault_credit;
 226
 227         /* Points to the KFD process VM info */
 228         struct amdkfd_process_info *process_info;
 229
 230         /* List node in amdkfd_process_info.vm_list_head */
 231         struct list_head        vm_list_node;
 232
 233         /* Valid while the PD is reserved or fenced */
 234         uint64_t                pd_phys_addr;
 235
 236         /* Some basic info about the task */
 237         struct amdgpu_task_info task_info;
 238
 239         /* Store positions of group of BOs */
 240         struct ttm_lru_bulk_move lru_bulk_move;
 241         /* mark whether can do the bulk move */
 242         bool                    bulk_moveable;
 243 };
 244
 245 struct amdgpu_vm_manager {
 246         /* Handling of VMIDs */
 247         struct amdgpu_vmid_mgr                  id_mgr[AMDGPU_MAX_VMHUBS];
 248
 249         /* Handling of VM fences */
 250         u64                                     fence_context;
 251         unsigned                                seqno[AMDGPU_MAX_RINGS];
 252
 253         uint64_t                                max_pfn;
 254         uint32_t                                num_level;
 255         uint32_t                                block_size;
 256         uint32_t                                fragment_size;
 257         enum amdgpu_vm_level                    root_level;
 258         /* vram base address for page table entry  */
 259         u64                                     vram_base_offset;
 260         /* vm pte handling */
 261         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 262         struct drm_sched_rq                     *vm_pte_rqs[AMDGPU_MAX_RINGS];
 263         unsigned                                vm_pte_num_rqs;
 264
 265         /* partial resident texture handling */
 266         spinlock_t                              prt_lock;
 267         atomic_t                                num_prt_users;
 268
 269         /* controls how VM page tables are updated for Graphics and Compute.
 270          * BIT0[= 0] Graphics updated by SDMA [= 1] by CPU
 271          * BIT1[= 0] Compute updated by SDMA [= 1] by CPU
 272          */
 273         int                                     vm_update_mode;
 274
 275         /* PASID to VM mapping, will be used in interrupt context to
 276          * look up VM of a page fault
 277          */
 278         struct idr                              pasid_idr;
 279         spinlock_t                              pasid_lock;
 280 };
 281
 282 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
 283 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
 284 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
 285
 286 void amdgpu_vm_manager_init(struct amdgpu_device *adev);
 287 void amdgpu_vm_manager_fini(struct amdgpu_device *adev);
 288 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 289                    int vm_context, unsigned int pasid);
 290 int amdgpu_vm_make_compute(struct amdgpu_device *adev, struct amdgpu_vm *vm, unsigned int pasid);
 291 void amdgpu_vm_release_compute(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 292 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 293 bool amdgpu_vm_pasid_fault_credit(struct amdgpu_device *adev,
 294                                   unsigned int pasid);
 295 void amdgpu_vm_get_pd_bo(struct amdgpu_vm *vm,
 296                          struct list_head *validated,
 297                          struct amdgpu_bo_list_entry *entry);
 298 bool amdgpu_vm_ready(struct amdgpu_vm *vm);
 299 int amdgpu_vm_validate_pt_bos(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 300                               int (*callback)(void *p, struct amdgpu_bo *bo),
 301                               void *param);
 302 int amdgpu_vm_alloc_pts(struct amdgpu_device *adev,
 303                         struct amdgpu_vm *vm,
 304                         uint64_t saddr, uint64_t size);
 305 int amdgpu_vm_flush(struct amdgpu_ring *ring, struct amdgpu_job *job, bool need_pipe_sync);
 306 int amdgpu_vm_update_directories(struct amdgpu_device *adev,
 307                                  struct amdgpu_vm *vm);
 308 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
 309                           struct amdgpu_vm *vm,
 310                           struct dma_fence **fence);
 311 int amdgpu_vm_handle_moved(struct amdgpu_device *adev,
 312                            struct amdgpu_vm *vm);
 313 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
 314                         struct amdgpu_bo_va *bo_va,
 315                         bool clear);
 316 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
 317                              struct amdgpu_bo *bo, bool evicted);
 318 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
 319                                        struct amdgpu_bo *bo);
 320 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
 321                                       struct amdgpu_vm *vm,
 322                                       struct amdgpu_bo *bo);
 323 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
 324                      struct amdgpu_bo_va *bo_va,
 325                      uint64_t addr, uint64_t offset,
 326                      uint64_t size, uint64_t flags);
 327 int amdgpu_vm_bo_replace_map(struct amdgpu_device *adev,
 328                              struct amdgpu_bo_va *bo_va,
 329                              uint64_t addr, uint64_t offset,
 330                              uint64_t size, uint64_t flags);
 331 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
 332                        struct amdgpu_bo_va *bo_va,
 333                        uint64_t addr);
 334 int amdgpu_vm_bo_clear_mappings(struct amdgpu_device *adev,
 335                                 struct amdgpu_vm *vm,
 336                                 uint64_t saddr, uint64_t size);
 337 struct amdgpu_bo_va_mapping *amdgpu_vm_bo_lookup_mapping(struct amdgpu_vm *vm,
 338                                                          uint64_t addr);
 339 void amdgpu_vm_bo_trace_cs(struct amdgpu_vm *vm, struct ww_acquire_ctx *ticket);
 340 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
 341                       struct amdgpu_bo_va *bo_va);
 342 void amdgpu_vm_adjust_size(struct amdgpu_device *adev, uint32_t min_vm_size,
 343                            uint32_t fragment_size_default, unsigned max_level,
 344                            unsigned max_bits);
 345 int amdgpu_vm_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 346 bool amdgpu_vm_need_pipeline_sync(struct amdgpu_ring *ring,
 347                                   struct amdgpu_job *job);
 348 void amdgpu_vm_check_compute_bug(struct amdgpu_device *adev);
 349
 350 void amdgpu_vm_get_task_info(struct amdgpu_device *adev, unsigned int pasid,
 351                              struct amdgpu_task_info *task_info);
 352
 353 void amdgpu_vm_set_task_info(struct amdgpu_vm *vm);
 354
 355 void amdgpu_vm_move_to_lru_tail(struct amdgpu_device *adev,
 356                                 struct amdgpu_vm *vm);
 357
 358 #endif