drivers/gpu/drm/amd/display/dc/dcn20/dcn20_dccg.c

   1 /*
   2  * Copyright 2018 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: AMD
  23  *
  24  */
  25
  26 #include <linux/slab.h>
  27
  28 #include "reg_helper.h"
  29 #include "core_types.h"
  30 #include "dcn20_dccg.h"
  31
  32 #define TO_DCN_DCCG(dccg)\
  33         container_of(dccg, struct dcn_dccg, base)
  34
  35 #define REG(reg) \
  36         (dccg_dcn->regs->reg)
  37
  38 #undef FN
  39 #define FN(reg_name, field_name) \
  40         dccg_dcn->dccg_shift->field_name, dccg_dcn->dccg_mask->field_name
  41
  42 #define CTX \
  43         dccg_dcn->base.ctx
  44 #define DC_LOGGER \
  45         dccg->ctx->logger
  46
  47 void dccg2_update_dpp_dto(struct dccg *dccg, int dpp_inst, int req_dppclk)
  48 {
  49         struct dcn_dccg *dccg_dcn = TO_DCN_DCCG(dccg);
  50
  51         if (dccg->ref_dppclk && req_dppclk) {
  52                 int ref_dppclk = dccg->ref_dppclk;
  53
  54                 ASSERT(req_dppclk <= ref_dppclk);
  55                 /* need to clamp to 8 bits */
  56                 if (ref_dppclk > 0xff) {
  57                         int divider = (ref_dppclk + 0xfe) / 0xff;
  58
  59                         ref_dppclk /= divider;
  60                         req_dppclk = (req_dppclk + divider - 1) / divider;
  61                         if (req_dppclk > ref_dppclk)
  62                                 req_dppclk = ref_dppclk;
  63                 }
  64                 REG_SET_2(DPPCLK_DTO_PARAM[dpp_inst], 0,
  65                                 DPPCLK0_DTO_PHASE, req_dppclk,
  66                                 DPPCLK0_DTO_MODULO, ref_dppclk);
  67                 REG_UPDATE(DPPCLK_DTO_CTRL,
  68                                 DPPCLK_DTO_ENABLE[dpp_inst], 1);
  69         } else {
  70                 REG_UPDATE(DPPCLK_DTO_CTRL,
  71                                 DPPCLK_DTO_ENABLE[dpp_inst], 0);
  72         }
  73 }
  74
  75 void dccg2_get_dccg_ref_freq(struct dccg *dccg,
  76                 unsigned int xtalin_freq_inKhz,
  77                 unsigned int *dccg_ref_freq_inKhz)
  78 {
  79         struct dcn_dccg *dccg_dcn = TO_DCN_DCCG(dccg);
  80         uint32_t clk_en = 0;
  81         uint32_t clk_sel = 0;
  82
  83         REG_GET_2(REFCLK_CNTL, REFCLK_CLOCK_EN, &clk_en, REFCLK_SRC_SEL, &clk_sel);
  84
  85         if (clk_en != 0) {
  86                 // DCN20 has never been validated for non-xtalin as reference
  87                 // frequency.  There's actually no way for DC to determine what
  88                 // frequency a non-xtalin source is.
  89                 ASSERT_CRITICAL(false);
  90         }
  91
  92         *dccg_ref_freq_inKhz = xtalin_freq_inKhz;
  93
  94         return;
  95 }
  96
  97 void dccg2_init(struct dccg *dccg)
  98 {
  99         struct dcn_dccg *dccg_dcn = TO_DCN_DCCG(dccg);
 100
 101         // Fallthrough intentional to program all available dpp_dto's
 102         switch (dccg_dcn->base.ctx->dc->res_pool->pipe_count) {
 103         case 6:
 104                 REG_UPDATE(DPPCLK_DTO_CTRL, DPPCLK_DTO_DB_EN[5], 1);
 105         case 5:
 106                 REG_UPDATE(DPPCLK_DTO_CTRL, DPPCLK_DTO_DB_EN[4], 1);
 107         case 4:
 108                 REG_UPDATE(DPPCLK_DTO_CTRL, DPPCLK_DTO_DB_EN[3], 1);
 109         case 3:
 110                 REG_UPDATE(DPPCLK_DTO_CTRL, DPPCLK_DTO_DB_EN[2], 1);
 111         case 2:
 112                 REG_UPDATE(DPPCLK_DTO_CTRL, DPPCLK_DTO_DB_EN[1], 1);
 113         case 1:
 114                 REG_UPDATE(DPPCLK_DTO_CTRL, DPPCLK_DTO_DB_EN[0], 1);
 115                 break;
 116         default:
 117                 ASSERT(false);
 118                 break;
 119         }
 120 }
 121
 122 static const struct dccg_funcs dccg2_funcs = {
 123         .update_dpp_dto = dccg2_update_dpp_dto,
 124         .get_dccg_ref_freq = dccg2_get_dccg_ref_freq,
 125         .dccg_init = dccg2_init
 126 };
 127
 128 struct dccg *dccg2_create(
 129         struct dc_context *ctx,
 130         const struct dccg_registers *regs,
 131         const struct dccg_shift *dccg_shift,
 132         const struct dccg_mask *dccg_mask)
 133 {
 134         struct dcn_dccg *dccg_dcn = kzalloc(sizeof(*dccg_dcn), GFP_KERNEL);
 135         struct dccg *base;
 136
 137         if (dccg_dcn == NULL) {
 138                 BREAK_TO_DEBUGGER();
 139                 return NULL;
 140         }
 141
 142         base = &dccg_dcn->base;
 143         base->ctx = ctx;
 144         base->funcs = &dccg2_funcs;
 145
 146         dccg_dcn->regs = regs;
 147         dccg_dcn->dccg_shift = dccg_shift;
 148         dccg_dcn->dccg_mask = dccg_mask;
 149
 150         return &dccg_dcn->base;
 151 }
 152
 153 void dcn_dccg_destroy(struct dccg **dccg)
 154 {
 155         struct dcn_dccg *dccg_dcn = TO_DCN_DCCG(*dccg);
 156
 157         kfree(dccg_dcn);
 158         *dccg = NULL;
 159 }