drivers/gpu/drm/i915/gvt/gvt.h

   1 /*
   2  * Copyright(c) 2011-2016 Intel Corporation. All rights reserved.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice (including the next
  12  * paragraph) shall be included in all copies or substantial portions of the
  13  * Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  20  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  21  * SOFTWARE.
  22  *
  23  * Authors:
  24  *    Kevin Tian <kevin.tian@intel.com>
  25  *    Eddie Dong <eddie.dong@intel.com>
  26  *
  27  * Contributors:
  28  *    Niu Bing <bing.niu@intel.com>
  29  *    Zhi Wang <zhi.a.wang@intel.com>
  30  *
  31  */
  32
  33 #ifndef _GVT_H_
  34 #define _GVT_H_
  35
  36 #include "debug.h"
  37 #include "hypercall.h"
  38 #include "mmio.h"
  39 #include "reg.h"
  40 #include "interrupt.h"
  41 #include "gtt.h"
  42 #include "display.h"
  43 #include "edid.h"
  44 #include "execlist.h"
  45 #include "scheduler.h"
  46 #include "sched_policy.h"
  47 #include "render.h"
  48
  49 #define GVT_MAX_VGPU 8
  50
  51 enum {
  52         INTEL_GVT_HYPERVISOR_XEN = 0,
  53         INTEL_GVT_HYPERVISOR_KVM,
  54 };
  55
  56 struct intel_gvt_host {
  57         bool initialized;
  58         int hypervisor_type;
  59         struct intel_gvt_mpt *mpt;
  60 };
  61
  62 extern struct intel_gvt_host intel_gvt_host;
  63
  64 /* Describe per-platform limitations. */
  65 struct intel_gvt_device_info {
  66         u32 max_support_vgpus;
  67         u32 cfg_space_size;
  68         u32 mmio_size;
  69         u32 mmio_bar;
  70         unsigned long msi_cap_offset;
  71         u32 gtt_start_offset;
  72         u32 gtt_entry_size;
  73         u32 gtt_entry_size_shift;
  74 };
  75
  76 /* GM resources owned by a vGPU */
  77 struct intel_vgpu_gm {
  78         u64 aperture_sz;
  79         u64 hidden_sz;
  80         struct drm_mm_node low_gm_node;
  81         struct drm_mm_node high_gm_node;
  82 };
  83
  84 #define INTEL_GVT_MAX_NUM_FENCES 32
  85
  86 /* Fences owned by a vGPU */
  87 struct intel_vgpu_fence {
  88         struct drm_i915_fence_reg *regs[INTEL_GVT_MAX_NUM_FENCES];
  89         u32 base;
  90         u32 size;
  91 };
  92
  93 struct intel_vgpu_mmio {
  94         void *vreg;
  95         void *sreg;
  96         bool disable_warn_untrack;
  97 };
  98
  99 #define INTEL_GVT_MAX_CFG_SPACE_SZ 256
 100 #define INTEL_GVT_MAX_BAR_NUM 4
 101
 102 struct intel_vgpu_pci_bar {
 103         u64 size;
 104         bool tracked;
 105 };
 106
 107 struct intel_vgpu_cfg_space {
 108         unsigned char virtual_cfg_space[INTEL_GVT_MAX_CFG_SPACE_SZ];
 109         struct intel_vgpu_pci_bar bar[INTEL_GVT_MAX_BAR_NUM];
 110 };
 111
 112 #define vgpu_cfg_space(vgpu) ((vgpu)->cfg_space.virtual_cfg_space)
 113
 114 #define INTEL_GVT_MAX_PIPE 4
 115
 116 struct intel_vgpu_irq {
 117         bool irq_warn_once[INTEL_GVT_EVENT_MAX];
 118         DECLARE_BITMAP(flip_done_event[INTEL_GVT_MAX_PIPE],
 119                        INTEL_GVT_EVENT_MAX);
 120 };
 121
 122 struct intel_vgpu_opregion {
 123         void *va;
 124         u32 gfn[INTEL_GVT_OPREGION_PAGES];
 125         struct page *pages[INTEL_GVT_OPREGION_PAGES];
 126 };
 127
 128 #define vgpu_opregion(vgpu) (&(vgpu->opregion))
 129
 130 #define INTEL_GVT_MAX_PORT 5
 131
 132 struct intel_vgpu_display {
 133         struct intel_vgpu_i2c_edid i2c_edid;
 134         struct intel_vgpu_port ports[INTEL_GVT_MAX_PORT];
 135         struct intel_vgpu_sbi sbi;
 136 };
 137
 138 struct intel_vgpu {
 139         struct intel_gvt *gvt;
 140         int id;
 141         unsigned long handle; /* vGPU handle used by hypervisor MPT modules */
 142         bool active;
 143         bool resetting;
 144         void *sched_data;
 145
 146         struct intel_vgpu_fence fence;
 147         struct intel_vgpu_gm gm;
 148         struct intel_vgpu_cfg_space cfg_space;
 149         struct intel_vgpu_mmio mmio;
 150         struct intel_vgpu_irq irq;
 151         struct intel_vgpu_gtt gtt;
 152         struct intel_vgpu_opregion opregion;
 153         struct intel_vgpu_display display;
 154         struct intel_vgpu_execlist execlist[I915_NUM_ENGINES];
 155         struct list_head workload_q_head[I915_NUM_ENGINES];
 156         struct kmem_cache *workloads;
 157         atomic_t running_workload_num;
 158         DECLARE_BITMAP(tlb_handle_pending, I915_NUM_ENGINES);
 159         struct i915_gem_context *shadow_ctx;
 160         struct notifier_block shadow_ctx_notifier_block;
 161 };
 162
 163 struct intel_gvt_gm {
 164         unsigned long vgpu_allocated_low_gm_size;
 165         unsigned long vgpu_allocated_high_gm_size;
 166 };
 167
 168 struct intel_gvt_fence {
 169         unsigned long vgpu_allocated_fence_num;
 170 };
 171
 172 #define INTEL_GVT_MMIO_HASH_BITS 9
 173
 174 struct intel_gvt_mmio {
 175         u32 *mmio_attribute;
 176         DECLARE_HASHTABLE(mmio_info_table, INTEL_GVT_MMIO_HASH_BITS);
 177 };
 178
 179 struct intel_gvt_firmware {
 180         void *cfg_space;
 181         void *mmio;
 182         bool firmware_loaded;
 183 };
 184
 185 struct intel_gvt_opregion {
 186         void *opregion_va;
 187         u32 opregion_pa;
 188 };
 189
 190 struct intel_gvt {
 191         struct mutex lock;
 192         bool initialized;
 193
 194         struct drm_i915_private *dev_priv;
 195         struct idr vgpu_idr;    /* vGPU IDR pool */
 196
 197         struct intel_gvt_device_info device_info;
 198         struct intel_gvt_gm gm;
 199         struct intel_gvt_fence fence;
 200         struct intel_gvt_mmio mmio;
 201         struct intel_gvt_firmware firmware;
 202         struct intel_gvt_irq irq;
 203         struct intel_gvt_gtt gtt;
 204         struct intel_gvt_opregion opregion;
 205         struct intel_gvt_workload_scheduler scheduler;
 206
 207         struct task_struct *service_thread;
 208         wait_queue_head_t service_thread_wq;
 209         unsigned long service_request;
 210 };
 211
 212 enum {
 213         INTEL_GVT_REQUEST_EMULATE_VBLANK = 0,
 214 };
 215
 216 static inline void intel_gvt_request_service(struct intel_gvt *gvt,
 217                 int service)
 218 {
 219         set_bit(service, (void *)&gvt->service_request);
 220         wake_up(&gvt->service_thread_wq);
 221 }
 222
 223 void intel_gvt_free_firmware(struct intel_gvt *gvt);
 224 int intel_gvt_load_firmware(struct intel_gvt *gvt);
 225
 226 /* Aperture/GM space definitions for GVT device */
 227 #define gvt_aperture_sz(gvt)      (gvt->dev_priv->ggtt.mappable_end)
 228 #define gvt_aperture_pa_base(gvt) (gvt->dev_priv->ggtt.mappable_base)
 229
 230 #define gvt_ggtt_gm_sz(gvt)       (gvt->dev_priv->ggtt.base.total)
 231 #define gvt_ggtt_sz(gvt) \
 232         ((gvt->dev_priv->ggtt.base.total >> PAGE_SHIFT) << 3)
 233 #define gvt_hidden_sz(gvt)        (gvt_ggtt_gm_sz(gvt) - gvt_aperture_sz(gvt))
 234
 235 #define gvt_aperture_gmadr_base(gvt) (0)
 236 #define gvt_aperture_gmadr_end(gvt) (gvt_aperture_gmadr_base(gvt) \
 237                                      + gvt_aperture_sz(gvt) - 1)
 238
 239 #define gvt_hidden_gmadr_base(gvt) (gvt_aperture_gmadr_base(gvt) \
 240                                     + gvt_aperture_sz(gvt))
 241 #define gvt_hidden_gmadr_end(gvt) (gvt_hidden_gmadr_base(gvt) \
 242                                    + gvt_hidden_sz(gvt) - 1)
 243
 244 #define gvt_fence_sz(gvt) (gvt->dev_priv->num_fence_regs)
 245
 246 /* Aperture/GM space definitions for vGPU */
 247 #define vgpu_aperture_offset(vgpu)      ((vgpu)->gm.low_gm_node.start)
 248 #define vgpu_hidden_offset(vgpu)        ((vgpu)->gm.high_gm_node.start)
 249 #define vgpu_aperture_sz(vgpu)          ((vgpu)->gm.aperture_sz)
 250 #define vgpu_hidden_sz(vgpu)            ((vgpu)->gm.hidden_sz)
 251
 252 #define vgpu_aperture_pa_base(vgpu) \
 253         (gvt_aperture_pa_base(vgpu->gvt) + vgpu_aperture_offset(vgpu))
 254
 255 #define vgpu_ggtt_gm_sz(vgpu) ((vgpu)->gm.aperture_sz + (vgpu)->gm.hidden_sz)
 256
 257 #define vgpu_aperture_pa_end(vgpu) \
 258         (vgpu_aperture_pa_base(vgpu) + vgpu_aperture_sz(vgpu) - 1)
 259
 260 #define vgpu_aperture_gmadr_base(vgpu) (vgpu_aperture_offset(vgpu))
 261 #define vgpu_aperture_gmadr_end(vgpu) \
 262         (vgpu_aperture_gmadr_base(vgpu) + vgpu_aperture_sz(vgpu) - 1)
 263
 264 #define vgpu_hidden_gmadr_base(vgpu) (vgpu_hidden_offset(vgpu))
 265 #define vgpu_hidden_gmadr_end(vgpu) \
 266         (vgpu_hidden_gmadr_base(vgpu) + vgpu_hidden_sz(vgpu) - 1)
 267
 268 #define vgpu_fence_base(vgpu) (vgpu->fence.base)
 269 #define vgpu_fence_sz(vgpu) (vgpu->fence.size)
 270
 271 struct intel_vgpu_creation_params {
 272         __u64 handle;
 273         __u64 low_gm_sz;  /* in MB */
 274         __u64 high_gm_sz; /* in MB */
 275         __u64 fence_sz;
 276         __s32 primary;
 277         __u64 vgpu_id;
 278 };
 279
 280 int intel_vgpu_alloc_resource(struct intel_vgpu *vgpu,
 281                               struct intel_vgpu_creation_params *param);
 282 void intel_vgpu_free_resource(struct intel_vgpu *vgpu);
 283 void intel_vgpu_write_fence(struct intel_vgpu *vgpu,
 284         u32 fence, u64 value);
 285
 286 /* Macros for easily accessing vGPU virtual/shadow register */
 287 #define vgpu_vreg(vgpu, reg) \
 288         (*(u32 *)(vgpu->mmio.vreg + INTEL_GVT_MMIO_OFFSET(reg)))
 289 #define vgpu_vreg8(vgpu, reg) \
 290         (*(u8 *)(vgpu->mmio.vreg + INTEL_GVT_MMIO_OFFSET(reg)))
 291 #define vgpu_vreg16(vgpu, reg) \
 292         (*(u16 *)(vgpu->mmio.vreg + INTEL_GVT_MMIO_OFFSET(reg)))
 293 #define vgpu_vreg64(vgpu, reg) \
 294         (*(u64 *)(vgpu->mmio.vreg + INTEL_GVT_MMIO_OFFSET(reg)))
 295 #define vgpu_sreg(vgpu, reg) \
 296         (*(u32 *)(vgpu->mmio.sreg + INTEL_GVT_MMIO_OFFSET(reg)))
 297 #define vgpu_sreg8(vgpu, reg) \
 298         (*(u8 *)(vgpu->mmio.sreg + INTEL_GVT_MMIO_OFFSET(reg)))
 299 #define vgpu_sreg16(vgpu, reg) \
 300         (*(u16 *)(vgpu->mmio.sreg + INTEL_GVT_MMIO_OFFSET(reg)))
 301 #define vgpu_sreg64(vgpu, reg) \
 302         (*(u64 *)(vgpu->mmio.sreg + INTEL_GVT_MMIO_OFFSET(reg)))
 303
 304 #define for_each_active_vgpu(gvt, vgpu, id) \
 305         idr_for_each_entry((&(gvt)->vgpu_idr), (vgpu), (id)) \
 306                 for_each_if(vgpu->active)
 307
 308 static inline void intel_vgpu_write_pci_bar(struct intel_vgpu *vgpu,
 309                                             u32 offset, u32 val, bool low)
 310 {
 311         u32 *pval;
 312
 313         /* BAR offset should be 32 bits algiend */
 314         offset = rounddown(offset, 4);
 315         pval = (u32 *)(vgpu_cfg_space(vgpu) + offset);
 316
 317         if (low) {
 318                 /*
 319                  * only update bit 31 - bit 4,
 320                  * leave the bit 3 - bit 0 unchanged.
 321                  */
 322                 *pval = (val & GENMASK(31, 4)) | (*pval & GENMASK(3, 0));
 323         }
 324 }
 325
 326 struct intel_vgpu *intel_gvt_create_vgpu(struct intel_gvt *gvt,
 327                                          struct intel_vgpu_creation_params *
 328                                          param);
 329
 330 void intel_gvt_destroy_vgpu(struct intel_vgpu *vgpu);
 331
 332 /* validating GM functions */
 333 #define vgpu_gmadr_is_aperture(vgpu, gmadr) \
 334         ((gmadr >= vgpu_aperture_gmadr_base(vgpu)) && \
 335          (gmadr <= vgpu_aperture_gmadr_end(vgpu)))
 336
 337 #define vgpu_gmadr_is_hidden(vgpu, gmadr) \
 338         ((gmadr >= vgpu_hidden_gmadr_base(vgpu)) && \
 339          (gmadr <= vgpu_hidden_gmadr_end(vgpu)))
 340
 341 #define vgpu_gmadr_is_valid(vgpu, gmadr) \
 342          ((vgpu_gmadr_is_aperture(vgpu, gmadr) || \
 343           (vgpu_gmadr_is_hidden(vgpu, gmadr))))
 344
 345 #define gvt_gmadr_is_aperture(gvt, gmadr) \
 346          ((gmadr >= gvt_aperture_gmadr_base(gvt)) && \
 347           (gmadr <= gvt_aperture_gmadr_end(gvt)))
 348
 349 #define gvt_gmadr_is_hidden(gvt, gmadr) \
 350           ((gmadr >= gvt_hidden_gmadr_base(gvt)) && \
 351            (gmadr <= gvt_hidden_gmadr_end(gvt)))
 352
 353 #define gvt_gmadr_is_valid(gvt, gmadr) \
 354           (gvt_gmadr_is_aperture(gvt, gmadr) || \
 355             gvt_gmadr_is_hidden(gvt, gmadr))
 356
 357 bool intel_gvt_ggtt_validate_range(struct intel_vgpu *vgpu, u64 addr, u32 size);
 358 int intel_gvt_ggtt_gmadr_g2h(struct intel_vgpu *vgpu, u64 g_addr, u64 *h_addr);
 359 int intel_gvt_ggtt_gmadr_h2g(struct intel_vgpu *vgpu, u64 h_addr, u64 *g_addr);
 360 int intel_gvt_ggtt_index_g2h(struct intel_vgpu *vgpu, unsigned long g_index,
 361                              unsigned long *h_index);
 362 int intel_gvt_ggtt_h2g_index(struct intel_vgpu *vgpu, unsigned long h_index,
 363                              unsigned long *g_index);
 364
 365 int intel_vgpu_emulate_cfg_read(void *__vgpu, unsigned int offset,
 366                 void *p_data, unsigned int bytes);
 367
 368 int intel_vgpu_emulate_cfg_write(void *__vgpu, unsigned int offset,
 369                 void *p_data, unsigned int bytes);
 370
 371 void intel_gvt_clean_opregion(struct intel_gvt *gvt);
 372 int intel_gvt_init_opregion(struct intel_gvt *gvt);
 373
 374 void intel_vgpu_clean_opregion(struct intel_vgpu *vgpu);
 375 int intel_vgpu_init_opregion(struct intel_vgpu *vgpu, u32 gpa);
 376
 377 int intel_vgpu_emulate_opregion_request(struct intel_vgpu *vgpu, u32 swsci);
 378
 379 #include "mpt.h"
 380
 381 #endif