drivers/gpu/drm/i915/intel_dpio_phy.c

   1 /*
   2  * Copyright © 2014-2016 Intel Corporation
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice (including the next
  12  * paragraph) shall be included in all copies or substantial portions of the
  13  * Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
  20  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
  21  * DEALINGS IN THE SOFTWARE.
  22  */
  23
  24 #include "intel_drv.h"
  25
  26 /**
  27  * DOC: DPIO
  28  *
  29  * VLV, CHV and BXT have slightly peculiar display PHYs for driving DP/HDMI
  30  * ports. DPIO is the name given to such a display PHY. These PHYs
  31  * don't follow the standard programming model using direct MMIO
  32  * registers, and instead their registers must be accessed trough IOSF
  33  * sideband. VLV has one such PHY for driving ports B and C, and CHV
  34  * adds another PHY for driving port D. Each PHY responds to specific
  35  * IOSF-SB port.
  36  *
  37  * Each display PHY is made up of one or two channels. Each channel
  38  * houses a common lane part which contains the PLL and other common
  39  * logic. CH0 common lane also contains the IOSF-SB logic for the
  40  * Common Register Interface (CRI) ie. the DPIO registers. CRI clock
  41  * must be running when any DPIO registers are accessed.
  42  *
  43  * In addition to having their own registers, the PHYs are also
  44  * controlled through some dedicated signals from the display
  45  * controller. These include PLL reference clock enable, PLL enable,
  46  * and CRI clock selection, for example.
  47  *
  48  * Eeach channel also has two splines (also called data lanes), and
  49  * each spline is made up of one Physical Access Coding Sub-Layer
  50  * (PCS) block and two TX lanes. So each channel has two PCS blocks
  51  * and four TX lanes. The TX lanes are used as DP lanes or TMDS
  52  * data/clock pairs depending on the output type.
  53  *
  54  * Additionally the PHY also contains an AUX lane with AUX blocks
  55  * for each channel. This is used for DP AUX communication, but
  56  * this fact isn't really relevant for the driver since AUX is
  57  * controlled from the display controller side. No DPIO registers
  58  * need to be accessed during AUX communication,
  59  *
  60  * Generally on VLV/CHV the common lane corresponds to the pipe and
  61  * the spline (PCS/TX) corresponds to the port.
  62  *
  63  * For dual channel PHY (VLV/CHV):
  64  *
  65  *  pipe A == CMN/PLL/REF CH0
  66  *
  67  *  pipe B == CMN/PLL/REF CH1
  68  *
  69  *  port B == PCS/TX CH0
  70  *
  71  *  port C == PCS/TX CH1
  72  *
  73  * This is especially important when we cross the streams
  74  * ie. drive port B with pipe B, or port C with pipe A.
  75  *
  76  * For single channel PHY (CHV):
  77  *
  78  *  pipe C == CMN/PLL/REF CH0
  79  *
  80  *  port D == PCS/TX CH0
  81  *
  82  * On BXT the entire PHY channel corresponds to the port. That means
  83  * the PLL is also now associated with the port rather than the pipe,
  84  * and so the clock needs to be routed to the appropriate transcoder.
  85  * Port A PLL is directly connected to transcoder EDP and port B/C
  86  * PLLs can be routed to any transcoder A/B/C.
  87  *
  88  * Note: DDI0 is digital port B, DD1 is digital port C, and DDI2 is
  89  * digital port D (CHV) or port A (BXT). ::
  90  *
  91  *
  92  *     Dual channel PHY (VLV/CHV/BXT)
  93  *     ---------------------------------
  94  *     |      CH0      |      CH1      |
  95  *     |  CMN/PLL/REF  |  CMN/PLL/REF  |
  96  *     |---------------|---------------| Display PHY
  97  *     | PCS01 | PCS23 | PCS01 | PCS23 |
  98  *     |-------|-------|-------|-------|
  99  *     |TX0|TX1|TX2|TX3|TX0|TX1|TX2|TX3|
 100  *     ---------------------------------
 101  *     |     DDI0      |     DDI1      | DP/HDMI ports
 102  *     ---------------------------------
 103  *
 104  *     Single channel PHY (CHV/BXT)
 105  *     -----------------
 106  *     |      CH0      |
 107  *     |  CMN/PLL/REF  |
 108  *     |---------------| Display PHY
 109  *     | PCS01 | PCS23 |
 110  *     |-------|-------|
 111  *     |TX0|TX1|TX2|TX3|
 112  *     -----------------
 113  *     |     DDI2      | DP/HDMI port
 114  *     -----------------
 115  */
 116
 117 /**
 118  * struct bxt_ddi_phy_info - Hold info for a broxton DDI phy
 119  */
 120 struct bxt_ddi_phy_info {
 121         /**
 122          * @dual_channel: true if this phy has a second channel.
 123          */
 124         bool dual_channel;
 125
 126         /**
 127          * @rcomp_phy: If -1, indicates this phy has its own rcomp resistor.
 128          * Otherwise the GRC value will be copied from the phy indicated by
 129          * this field.
 130          */
 131         enum dpio_phy rcomp_phy;
 132
 133         /**
 134          * @reset_delay: delay in us to wait before setting the common reset
 135          * bit in BXT_PHY_CTL_FAMILY, which effectively enables the phy.
 136          */
 137         int reset_delay;
 138
 139         /**
 140          * @pwron_mask: Mask with the appropriate bit set that would cause the
 141          * punit to power this phy if written to BXT_P_CR_GT_DISP_PWRON.
 142          */
 143         u32 pwron_mask;
 144
 145         /**
 146          * @channel: struct containing per channel information.
 147          */
 148         struct {
 149                 /**
 150                  * @channel.port: which port maps to this channel.
 151                  */
 152                 enum port port;
 153         } channel[2];
 154 };
 155
 156 static const struct bxt_ddi_phy_info bxt_ddi_phy_info[] = {
 157         [DPIO_PHY0] = {
 158                 .dual_channel = true,
 159                 .rcomp_phy = DPIO_PHY1,
 160                 .pwron_mask = BIT(0),
 161
 162                 .channel = {
 163                         [DPIO_CH0] = { .port = PORT_B },
 164                         [DPIO_CH1] = { .port = PORT_C },
 165                 }
 166         },
 167         [DPIO_PHY1] = {
 168                 .dual_channel = false,
 169                 .rcomp_phy = -1,
 170                 .pwron_mask = BIT(1),
 171
 172                 .channel = {
 173                         [DPIO_CH0] = { .port = PORT_A },
 174                 }
 175         },
 176 };
 177
 178 static const struct bxt_ddi_phy_info glk_ddi_phy_info[] = {
 179         [DPIO_PHY0] = {
 180                 .dual_channel = false,
 181                 .rcomp_phy = DPIO_PHY1,
 182                 .pwron_mask = BIT(0),
 183                 .reset_delay = 20,
 184
 185                 .channel = {
 186                         [DPIO_CH0] = { .port = PORT_B },
 187                 }
 188         },
 189         [DPIO_PHY1] = {
 190                 .dual_channel = false,
 191                 .rcomp_phy = -1,
 192                 .pwron_mask = BIT(3),
 193                 .reset_delay = 20,
 194
 195                 .channel = {
 196                         [DPIO_CH0] = { .port = PORT_A },
 197                 }
 198         },
 199         [DPIO_PHY2] = {
 200                 .dual_channel = false,
 201                 .rcomp_phy = DPIO_PHY1,
 202                 .pwron_mask = BIT(1),
 203                 .reset_delay = 20,
 204
 205                 .channel = {
 206                         [DPIO_CH0] = { .port = PORT_C },
 207                 }
 208         },
 209 };
 210
 211 static const struct bxt_ddi_phy_info *
 212 bxt_get_phy_list(struct drm_i915_private *dev_priv, int *count)
 213 {
 214         if (IS_GEMINILAKE(dev_priv)) {
 215                 *count =  ARRAY_SIZE(glk_ddi_phy_info);
 216                 return glk_ddi_phy_info;
 217         } else {
 218                 *count =  ARRAY_SIZE(bxt_ddi_phy_info);
 219                 return bxt_ddi_phy_info;
 220         }
 221 }
 222
 223 static const struct bxt_ddi_phy_info *
 224 bxt_get_phy_info(struct drm_i915_private *dev_priv, enum dpio_phy phy)
 225 {
 226         int count;
 227         const struct bxt_ddi_phy_info *phy_list =
 228                 bxt_get_phy_list(dev_priv, &count);
 229
 230         return &phy_list[phy];
 231 }
 232
 233 void bxt_port_to_phy_channel(struct drm_i915_private *dev_priv, enum port port,
 234                              enum dpio_phy *phy, enum dpio_channel *ch)
 235 {
 236         const struct bxt_ddi_phy_info *phy_info, *phys;
 237         int i, count;
 238
 239         phys = bxt_get_phy_list(dev_priv, &count);
 240
 241         for (i = 0; i < count; i++) {
 242                 phy_info = &phys[i];
 243
 244                 if (port == phy_info->channel[DPIO_CH0].port) {
 245                         *phy = i;
 246                         *ch = DPIO_CH0;
 247                         return;
 248                 }
 249
 250                 if (phy_info->dual_channel &&
 251                     port == phy_info->channel[DPIO_CH1].port) {
 252                         *phy = i;
 253                         *ch = DPIO_CH1;
 254                         return;
 255                 }
 256         }
 257
 258         WARN(1, "PHY not found for PORT %c", port_name(port));
 259         *phy = DPIO_PHY0;
 260         *ch = DPIO_CH0;
 261 }
 262
 263 void bxt_ddi_phy_set_signal_level(struct drm_i915_private *dev_priv,
 264                                   enum port port, u32 margin, u32 scale,
 265                                   u32 enable, u32 deemphasis)
 266 {
 267         u32 val;
 268         enum dpio_phy phy;
 269         enum dpio_channel ch;
 270
 271         bxt_port_to_phy_channel(dev_priv, port, &phy, &ch);
 272
 273         /*
 274          * While we write to the group register to program all lanes at once we
 275          * can read only lane registers and we pick lanes 0/1 for that.
 276          */
 277         val = I915_READ(BXT_PORT_PCS_DW10_LN01(phy, ch));
 278         val &= ~(TX2_SWING_CALC_INIT | TX1_SWING_CALC_INIT);
 279         I915_WRITE(BXT_PORT_PCS_DW10_GRP(phy, ch), val);
 280
 281         val = I915_READ(BXT_PORT_TX_DW2_LN0(phy, ch));
 282         val &= ~(MARGIN_000 | UNIQ_TRANS_SCALE);
 283         val |= margin << MARGIN_000_SHIFT | scale << UNIQ_TRANS_SCALE_SHIFT;
 284         I915_WRITE(BXT_PORT_TX_DW2_GRP(phy, ch), val);
 285
 286         val = I915_READ(BXT_PORT_TX_DW3_LN0(phy, ch));
 287         val &= ~SCALE_DCOMP_METHOD;
 288         if (enable)
 289                 val |= SCALE_DCOMP_METHOD;
 290
 291         if ((val & UNIQUE_TRANGE_EN_METHOD) && !(val & SCALE_DCOMP_METHOD))
 292                 DRM_ERROR("Disabled scaling while ouniqetrangenmethod was set");
 293
 294         I915_WRITE(BXT_PORT_TX_DW3_GRP(phy, ch), val);
 295
 296         val = I915_READ(BXT_PORT_TX_DW4_LN0(phy, ch));
 297         val &= ~DE_EMPHASIS;
 298         val |= deemphasis << DEEMPH_SHIFT;
 299         I915_WRITE(BXT_PORT_TX_DW4_GRP(phy, ch), val);
 300
 301         val = I915_READ(BXT_PORT_PCS_DW10_LN01(phy, ch));
 302         val |= TX2_SWING_CALC_INIT | TX1_SWING_CALC_INIT;
 303         I915_WRITE(BXT_PORT_PCS_DW10_GRP(phy, ch), val);
 304 }
 305
 306 bool bxt_ddi_phy_is_enabled(struct drm_i915_private *dev_priv,
 307                             enum dpio_phy phy)
 308 {
 309         const struct bxt_ddi_phy_info *phy_info;
 310
 311         phy_info = bxt_get_phy_info(dev_priv, phy);
 312
 313         if (!(I915_READ(BXT_P_CR_GT_DISP_PWRON) & phy_info->pwron_mask))
 314                 return false;
 315
 316         if ((I915_READ(BXT_PORT_CL1CM_DW0(phy)) &
 317              (PHY_POWER_GOOD | PHY_RESERVED)) != PHY_POWER_GOOD) {
 318                 DRM_DEBUG_DRIVER("DDI PHY %d powered, but power hasn't settled\n",
 319                                  phy);
 320
 321                 return false;
 322         }
 323
 324         if (!(I915_READ(BXT_PHY_CTL_FAMILY(phy)) & COMMON_RESET_DIS)) {
 325                 DRM_DEBUG_DRIVER("DDI PHY %d powered, but still in reset\n",
 326                                  phy);
 327
 328                 return false;
 329         }
 330
 331         return true;
 332 }
 333
 334 static u32 bxt_get_grc(struct drm_i915_private *dev_priv, enum dpio_phy phy)
 335 {
 336         u32 val = I915_READ(BXT_PORT_REF_DW6(phy));
 337
 338         return (val & GRC_CODE_MASK) >> GRC_CODE_SHIFT;
 339 }
 340
 341 static void bxt_phy_wait_grc_done(struct drm_i915_private *dev_priv,
 342                                   enum dpio_phy phy)
 343 {
 344         if (intel_wait_for_register(dev_priv,
 345                                     BXT_PORT_REF_DW3(phy),
 346                                     GRC_DONE, GRC_DONE,
 347                                     10))
 348                 DRM_ERROR("timeout waiting for PHY%d GRC\n", phy);
 349 }
 350
 351 static void _bxt_ddi_phy_init(struct drm_i915_private *dev_priv,
 352                               enum dpio_phy phy)
 353 {
 354         const struct bxt_ddi_phy_info *phy_info;
 355         u32 val;
 356
 357         phy_info = bxt_get_phy_info(dev_priv, phy);
 358
 359         if (bxt_ddi_phy_is_enabled(dev_priv, phy)) {
 360                 /* Still read out the GRC value for state verification */
 361                 if (phy_info->rcomp_phy != -1)
 362                         dev_priv->bxt_phy_grc = bxt_get_grc(dev_priv, phy);
 363
 364                 if (bxt_ddi_phy_verify_state(dev_priv, phy)) {
 365                         DRM_DEBUG_DRIVER("DDI PHY %d already enabled, "
 366                                          "won't reprogram it\n", phy);
 367                         return;
 368                 }
 369
 370                 DRM_DEBUG_DRIVER("DDI PHY %d enabled with invalid state, "
 371                                  "force reprogramming it\n", phy);
 372         }
 373
 374         val = I915_READ(BXT_P_CR_GT_DISP_PWRON);
 375         val |= phy_info->pwron_mask;
 376         I915_WRITE(BXT_P_CR_GT_DISP_PWRON, val);
 377
 378         /*
 379          * The PHY registers start out inaccessible and respond to reads with
 380          * all 1s.  Eventually they become accessible as they power up, then
 381          * the reserved bit will give the default 0.  Poll on the reserved bit
 382          * becoming 0 to find when the PHY is accessible.
 383          * The flag should get set in 100us according to the HW team, but
 384          * use 1ms due to occasional timeouts observed with that.
 385          */
 386         if (intel_wait_for_register_fw(&dev_priv->uncore,
 387                                        BXT_PORT_CL1CM_DW0(phy),
 388                                        PHY_RESERVED | PHY_POWER_GOOD,
 389                                        PHY_POWER_GOOD,
 390                                        1))
 391                 DRM_ERROR("timeout during PHY%d power on\n", phy);
 392
 393         /* Program PLL Rcomp code offset */
 394         val = I915_READ(BXT_PORT_CL1CM_DW9(phy));
 395         val &= ~IREF0RC_OFFSET_MASK;
 396         val |= 0xE4 << IREF0RC_OFFSET_SHIFT;
 397         I915_WRITE(BXT_PORT_CL1CM_DW9(phy), val);
 398
 399         val = I915_READ(BXT_PORT_CL1CM_DW10(phy));
 400         val &= ~IREF1RC_OFFSET_MASK;
 401         val |= 0xE4 << IREF1RC_OFFSET_SHIFT;
 402         I915_WRITE(BXT_PORT_CL1CM_DW10(phy), val);
 403
 404         /* Program power gating */
 405         val = I915_READ(BXT_PORT_CL1CM_DW28(phy));
 406         val |= OCL1_POWER_DOWN_EN | DW28_OLDO_DYN_PWR_DOWN_EN |
 407                 SUS_CLK_CONFIG;
 408         I915_WRITE(BXT_PORT_CL1CM_DW28(phy), val);
 409
 410         if (phy_info->dual_channel) {
 411                 val = I915_READ(BXT_PORT_CL2CM_DW6(phy));
 412                 val |= DW6_OLDO_DYN_PWR_DOWN_EN;
 413                 I915_WRITE(BXT_PORT_CL2CM_DW6(phy), val);
 414         }
 415
 416         if (phy_info->rcomp_phy != -1) {
 417                 u32 grc_code;
 418
 419                 bxt_phy_wait_grc_done(dev_priv, phy_info->rcomp_phy);
 420
 421                 /*
 422                  * PHY0 isn't connected to an RCOMP resistor so copy over
 423                  * the corresponding calibrated value from PHY1, and disable
 424                  * the automatic calibration on PHY0.
 425                  */
 426                 val = dev_priv->bxt_phy_grc = bxt_get_grc(dev_priv,
 427                                                           phy_info->rcomp_phy);
 428                 grc_code = val << GRC_CODE_FAST_SHIFT |
 429                            val << GRC_CODE_SLOW_SHIFT |
 430                            val;
 431                 I915_WRITE(BXT_PORT_REF_DW6(phy), grc_code);
 432
 433                 val = I915_READ(BXT_PORT_REF_DW8(phy));
 434                 val |= GRC_DIS | GRC_RDY_OVRD;
 435                 I915_WRITE(BXT_PORT_REF_DW8(phy), val);
 436         }
 437
 438         if (phy_info->reset_delay)
 439                 udelay(phy_info->reset_delay);
 440
 441         val = I915_READ(BXT_PHY_CTL_FAMILY(phy));
 442         val |= COMMON_RESET_DIS;
 443         I915_WRITE(BXT_PHY_CTL_FAMILY(phy), val);
 444 }
 445
 446 void bxt_ddi_phy_uninit(struct drm_i915_private *dev_priv, enum dpio_phy phy)
 447 {
 448         const struct bxt_ddi_phy_info *phy_info;
 449         u32 val;
 450
 451         phy_info = bxt_get_phy_info(dev_priv, phy);
 452
 453         val = I915_READ(BXT_PHY_CTL_FAMILY(phy));
 454         val &= ~COMMON_RESET_DIS;
 455         I915_WRITE(BXT_PHY_CTL_FAMILY(phy), val);
 456
 457         val = I915_READ(BXT_P_CR_GT_DISP_PWRON);
 458         val &= ~phy_info->pwron_mask;
 459         I915_WRITE(BXT_P_CR_GT_DISP_PWRON, val);
 460 }
 461
 462 void bxt_ddi_phy_init(struct drm_i915_private *dev_priv, enum dpio_phy phy)
 463 {
 464         const struct bxt_ddi_phy_info *phy_info =
 465                 bxt_get_phy_info(dev_priv, phy);
 466         enum dpio_phy rcomp_phy = phy_info->rcomp_phy;
 467         bool was_enabled;
 468
 469         lockdep_assert_held(&dev_priv->power_domains.lock);
 470
 471         was_enabled = true;
 472         if (rcomp_phy != -1)
 473                 was_enabled = bxt_ddi_phy_is_enabled(dev_priv, rcomp_phy);
 474
 475         /*
 476          * We need to copy the GRC calibration value from rcomp_phy,
 477          * so make sure it's powered up.
 478          */
 479         if (!was_enabled)
 480                 _bxt_ddi_phy_init(dev_priv, rcomp_phy);
 481
 482         _bxt_ddi_phy_init(dev_priv, phy);
 483
 484         if (!was_enabled)
 485                 bxt_ddi_phy_uninit(dev_priv, rcomp_phy);
 486 }
 487
 488 static bool __printf(6, 7)
 489 __phy_reg_verify_state(struct drm_i915_private *dev_priv, enum dpio_phy phy,
 490                        i915_reg_t reg, u32 mask, u32 expected,
 491                        const char *reg_fmt, ...)
 492 {
 493         struct va_format vaf;
 494         va_list args;
 495         u32 val;
 496
 497         val = I915_READ(reg);
 498         if ((val & mask) == expected)
 499                 return true;
 500
 501         va_start(args, reg_fmt);
 502         vaf.fmt = reg_fmt;
 503         vaf.va = &args;
 504
 505         DRM_DEBUG_DRIVER("DDI PHY %d reg %pV [%08x] state mismatch: "
 506                          "current %08x, expected %08x (mask %08x)\n",
 507                          phy, &vaf, reg.reg, val, (val & ~mask) | expected,
 508                          mask);
 509
 510         va_end(args);
 511
 512         return false;
 513 }
 514
 515 bool bxt_ddi_phy_verify_state(struct drm_i915_private *dev_priv,
 516                               enum dpio_phy phy)
 517 {
 518         const struct bxt_ddi_phy_info *phy_info;
 519         u32 mask;
 520         bool ok;
 521
 522         phy_info = bxt_get_phy_info(dev_priv, phy);
 523
 524 #define _CHK(reg, mask, exp, fmt, ...)                                  \
 525         __phy_reg_verify_state(dev_priv, phy, reg, mask, exp, fmt,      \
 526                                ## __VA_ARGS__)
 527
 528         if (!bxt_ddi_phy_is_enabled(dev_priv, phy))
 529                 return false;
 530
 531         ok = true;
 532
 533         /* PLL Rcomp code offset */
 534         ok &= _CHK(BXT_PORT_CL1CM_DW9(phy),
 535                     IREF0RC_OFFSET_MASK, 0xe4 << IREF0RC_OFFSET_SHIFT,
 536                     "BXT_PORT_CL1CM_DW9(%d)", phy);
 537         ok &= _CHK(BXT_PORT_CL1CM_DW10(phy),
 538                     IREF1RC_OFFSET_MASK, 0xe4 << IREF1RC_OFFSET_SHIFT,
 539                     "BXT_PORT_CL1CM_DW10(%d)", phy);
 540
 541         /* Power gating */
 542         mask = OCL1_POWER_DOWN_EN | DW28_OLDO_DYN_PWR_DOWN_EN | SUS_CLK_CONFIG;
 543         ok &= _CHK(BXT_PORT_CL1CM_DW28(phy), mask, mask,
 544                     "BXT_PORT_CL1CM_DW28(%d)", phy);
 545
 546         if (phy_info->dual_channel)
 547                 ok &= _CHK(BXT_PORT_CL2CM_DW6(phy),
 548                            DW6_OLDO_DYN_PWR_DOWN_EN, DW6_OLDO_DYN_PWR_DOWN_EN,
 549                            "BXT_PORT_CL2CM_DW6(%d)", phy);
 550
 551         if (phy_info->rcomp_phy != -1) {
 552                 u32 grc_code = dev_priv->bxt_phy_grc;
 553
 554                 grc_code = grc_code << GRC_CODE_FAST_SHIFT |
 555                            grc_code << GRC_CODE_SLOW_SHIFT |
 556                            grc_code;
 557                 mask = GRC_CODE_FAST_MASK | GRC_CODE_SLOW_MASK |
 558                        GRC_CODE_NOM_MASK;
 559                 ok &= _CHK(BXT_PORT_REF_DW6(phy), mask, grc_code,
 560                            "BXT_PORT_REF_DW6(%d)", phy);
 561
 562                 mask = GRC_DIS | GRC_RDY_OVRD;
 563                 ok &= _CHK(BXT_PORT_REF_DW8(phy), mask, mask,
 564                             "BXT_PORT_REF_DW8(%d)", phy);
 565         }
 566
 567         return ok;
 568 #undef _CHK
 569 }
 570
 571 u8
 572 bxt_ddi_phy_calc_lane_lat_optim_mask(u8 lane_count)
 573 {
 574         switch (lane_count) {
 575         case 1:
 576                 return 0;
 577         case 2:
 578                 return BIT(2) | BIT(0);
 579         case 4:
 580                 return BIT(3) | BIT(2) | BIT(0);
 581         default:
 582                 MISSING_CASE(lane_count);
 583
 584                 return 0;
 585         }
 586 }
 587
 588 void bxt_ddi_phy_set_lane_optim_mask(struct intel_encoder *encoder,
 589                                      u8 lane_lat_optim_mask)
 590 {
 591         struct drm_i915_private *dev_priv = to_i915(encoder->base.dev);
 592         enum port port = encoder->port;
 593         enum dpio_phy phy;
 594         enum dpio_channel ch;
 595         int lane;
 596
 597         bxt_port_to_phy_channel(dev_priv, port, &phy, &ch);
 598
 599         for (lane = 0; lane < 4; lane++) {
 600                 u32 val = I915_READ(BXT_PORT_TX_DW14_LN(phy, ch, lane));
 601
 602                 /*
 603                  * Note that on CHV this flag is called UPAR, but has
 604                  * the same function.
 605                  */
 606                 val &= ~LATENCY_OPTIM;
 607                 if (lane_lat_optim_mask & BIT(lane))
 608                         val |= LATENCY_OPTIM;
 609
 610                 I915_WRITE(BXT_PORT_TX_DW14_LN(phy, ch, lane), val);
 611         }
 612 }
 613
 614 u8
 615 bxt_ddi_phy_get_lane_lat_optim_mask(struct intel_encoder *encoder)
 616 {
 617         struct drm_i915_private *dev_priv = to_i915(encoder->base.dev);
 618         enum port port = encoder->port;
 619         enum dpio_phy phy;
 620         enum dpio_channel ch;
 621         int lane;
 622         u8 mask;
 623
 624         bxt_port_to_phy_channel(dev_priv, port, &phy, &ch);
 625
 626         mask = 0;
 627         for (lane = 0; lane < 4; lane++) {
 628                 u32 val = I915_READ(BXT_PORT_TX_DW14_LN(phy, ch, lane));
 629
 630                 if (val & LATENCY_OPTIM)
 631                         mask |= BIT(lane);
 632         }
 633
 634         return mask;
 635 }
 636
 637
 638 void chv_set_phy_signal_level(struct intel_encoder *encoder,
 639                               u32 deemph_reg_value, u32 margin_reg_value,
 640                               bool uniq_trans_scale)
 641 {
 642         struct drm_i915_private *dev_priv = to_i915(encoder->base.dev);
 643         struct intel_digital_port *dport = enc_to_dig_port(&encoder->base);
 644         struct intel_crtc *intel_crtc = to_intel_crtc(encoder->base.crtc);
 645         enum dpio_channel ch = vlv_dport_to_channel(dport);
 646         enum pipe pipe = intel_crtc->pipe;
 647         u32 val;
 648         int i;
 649
 650         mutex_lock(&dev_priv->sb_lock);
 651
 652         /* Clear calc init */
 653         val = vlv_dpio_read(dev_priv, pipe, VLV_PCS01_DW10(ch));
 654         val &= ~(DPIO_PCS_SWING_CALC_TX0_TX2 | DPIO_PCS_SWING_CALC_TX1_TX3);
 655         val &= ~(DPIO_PCS_TX1DEEMP_MASK | DPIO_PCS_TX2DEEMP_MASK);
 656         val |= DPIO_PCS_TX1DEEMP_9P5 | DPIO_PCS_TX2DEEMP_9P5;
 657         vlv_dpio_write(dev_priv, pipe, VLV_PCS01_DW10(ch), val);
 658
 659         if (intel_crtc->config->lane_count > 2) {
 660                 val = vlv_dpio_read(dev_priv, pipe, VLV_PCS23_DW10(ch));
 661                 val &= ~(DPIO_PCS_SWING_CALC_TX0_TX2 | DPIO_PCS_SWING_CALC_TX1_TX3);
 662                 val &= ~(DPIO_PCS_TX1DEEMP_MASK | DPIO_PCS_TX2DEEMP_MASK);
 663                 val |= DPIO_PCS_TX1DEEMP_9P5 | DPIO_PCS_TX2DEEMP_9P5;
 664                 vlv_dpio_write(dev_priv, pipe, VLV_PCS23_DW10(ch), val);
 665         }
 666
 667         val = vlv_dpio_read(dev_priv, pipe, VLV_PCS01_DW9(ch));
 668         val &= ~(DPIO_PCS_TX1MARGIN_MASK | DPIO_PCS_TX2MARGIN_MASK);
 669         val |= DPIO_PCS_TX1MARGIN_000 | DPIO_PCS_TX2MARGIN_000;
 670         vlv_dpio_write(dev_priv, pipe, VLV_PCS01_DW9(ch), val);
 671
 672         if (intel_crtc->config->lane_count > 2) {
 673                 val = vlv_dpio_read(dev_priv, pipe, VLV_PCS23_DW9(ch));
 674                 val &= ~(DPIO_PCS_TX1MARGIN_MASK | DPIO_PCS_TX2MARGIN_MASK);
 675                 val |= DPIO_PCS_TX1MARGIN_000 | DPIO_PCS_TX2MARGIN_000;
 676                 vlv_dpio_write(dev_priv, pipe, VLV_PCS23_DW9(ch), val);
 677         }
 678
 679         /* Program swing deemph */
 680         for (i = 0; i < intel_crtc->config->lane_count; i++) {
 681                 val = vlv_dpio_read(dev_priv, pipe, CHV_TX_DW4(ch, i));
 682                 val &= ~DPIO_SWING_DEEMPH9P5_MASK;
 683                 val |= deemph_reg_value << DPIO_SWING_DEEMPH9P5_SHIFT;
 684                 vlv_dpio_write(dev_priv, pipe, CHV_TX_DW4(ch, i), val);
 685         }
 686
 687         /* Program swing margin */
 688         for (i = 0; i < intel_crtc->config->lane_count; i++) {
 689                 val = vlv_dpio_read(dev_priv, pipe, CHV_TX_DW2(ch, i));
 690
 691                 val &= ~DPIO_SWING_MARGIN000_MASK;
 692                 val |= margin_reg_value << DPIO_SWING_MARGIN000_SHIFT;
 693
 694                 /*
 695                  * Supposedly this value shouldn't matter when unique transition
 696                  * scale is disabled, but in fact it does matter. Let's just
 697                  * always program the same value and hope it's OK.
 698                  */
 699                 val &= ~(0xff << DPIO_UNIQ_TRANS_SCALE_SHIFT);
 700                 val |= 0x9a << DPIO_UNIQ_TRANS_SCALE_SHIFT;
 701
 702                 vlv_dpio_write(dev_priv, pipe, CHV_TX_DW2(ch, i), val);
 703         }
 704
 705         /*
 706          * The document said it needs to set bit 27 for ch0 and bit 26
 707          * for ch1. Might be a typo in the doc.
 708          * For now, for this unique transition scale selection, set bit
 709          * 27 for ch0 and ch1.
 710          */
 711         for (i = 0; i < intel_crtc->config->lane_count; i++) {
 712                 val = vlv_dpio_read(dev_priv, pipe, CHV_TX_DW3(ch, i));
 713                 if (uniq_trans_scale)
 714                         val |= DPIO_TX_UNIQ_TRANS_SCALE_EN;
 715                 else
 716                         val &= ~DPIO_TX_UNIQ_TRANS_SCALE_EN;
 717                 vlv_dpio_write(dev_priv, pipe, CHV_TX_DW3(ch, i), val);
 718         }
 719
 720         /* Start swing calculation */
 721         val = vlv_dpio_read(dev_priv, pipe, VLV_PCS01_DW10(ch));
 722         val |= DPIO_PCS_SWING_CALC_TX0_TX2 | DPIO_PCS_SWING_CALC_TX1_TX3;
 723         vlv_dpio_write(dev_priv, pipe, VLV_PCS01_DW10(ch), val);
 724
 725         if (intel_crtc->config->lane_count > 2) {
 726                 val = vlv_dpio_read(dev_priv, pipe, VLV_PCS23_DW10(ch));
 727                 val |= DPIO_PCS_SWING_CALC_TX0_TX2 | DPIO_PCS_SWING_CALC_TX1_TX3;
 728                 vlv_dpio_write(dev_priv, pipe, VLV_PCS23_DW10(ch), val);
 729         }
 730
 731         mutex_unlock(&dev_priv->sb_lock);
 732
 733 }
 734
 735 void chv_data_lane_soft_reset(struct intel_encoder *encoder,
 736                               const struct intel_crtc_state *crtc_state,
 737                               bool reset)
 738 {
 739         struct drm_i915_private *dev_priv = to_i915(encoder->base.dev);
 740         enum dpio_channel ch = vlv_dport_to_channel(enc_to_dig_port(&encoder->base));
 741         struct intel_crtc *crtc = to_intel_crtc(crtc_state->base.crtc);
 742         enum pipe pipe = crtc->pipe;
 743         u32 val;
 744
 745         val = vlv_dpio_read(dev_priv, pipe, VLV_PCS01_DW0(ch));
 746         if (reset)
 747                 val &= ~(DPIO_PCS_TX_LANE2_RESET | DPIO_PCS_TX_LANE1_RESET);
 748         else
 749                 val |= DPIO_PCS_TX_LANE2_RESET | DPIO_PCS_TX_LANE1_RESET;
 750         vlv_dpio_write(dev_priv, pipe, VLV_PCS01_DW0(ch), val);
 751
 752         if (crtc_state->lane_count > 2) {
 753                 val = vlv_dpio_read(dev_priv, pipe, VLV_PCS23_DW0(ch));
 754                 if (reset)
 755                         val &= ~(DPIO_PCS_TX_LANE2_RESET | DPIO_PCS_TX_LANE1_RESET);
 756                 else
 757                         val |= DPIO_PCS_TX_LANE2_RESET | DPIO_PCS_TX_LANE1_RESET;
 758                 vlv_dpio_write(dev_priv, pipe, VLV_PCS23_DW0(ch), val);
 759         }
 760
 761         val = vlv_dpio_read(dev_priv, pipe, VLV_PCS01_DW1(ch));
 762         val |= CHV_PCS_REQ_SOFTRESET_EN;
 763         if (reset)
 764                 val &= ~DPIO_PCS_CLK_SOFT_RESET;
 765         else
 766                 val |= DPIO_PCS_CLK_SOFT_RESET;
 767         vlv_dpio_write(dev_priv, pipe, VLV_PCS01_DW1(ch), val);
 768
 769         if (crtc_state->lane_count > 2) {
 770                 val = vlv_dpio_read(dev_priv, pipe, VLV_PCS23_DW1(ch));
 771                 val |= CHV_PCS_REQ_SOFTRESET_EN;
 772                 if (reset)
 773                         val &= ~DPIO_PCS_CLK_SOFT_RESET;
 774                 else
 775                         val |= DPIO_PCS_CLK_SOFT_RESET;
 776                 vlv_dpio_write(dev_priv, pipe, VLV_PCS23_DW1(ch), val);
 777         }
 778 }
 779
 780 void chv_phy_pre_pll_enable(struct intel_encoder *encoder,
 781                             const struct intel_crtc_state *crtc_state)
 782 {
 783         struct intel_digital_port *dport = enc_to_dig_port(&encoder->base);
 784         struct drm_i915_private *dev_priv = to_i915(encoder->base.dev);
 785         struct intel_crtc *crtc = to_intel_crtc(crtc_state->base.crtc);
 786         enum dpio_channel ch = vlv_dport_to_channel(dport);
 787         enum pipe pipe = crtc->pipe;
 788         unsigned int lane_mask =
 789                 intel_dp_unused_lane_mask(crtc_state->lane_count);
 790         u32 val;
 791
 792         /*
 793          * Must trick the second common lane into life.
 794          * Otherwise we can't even access the PLL.
 795          */
 796         if (ch == DPIO_CH0 && pipe == PIPE_B)
 797                 dport->release_cl2_override =
 798                         !chv_phy_powergate_ch(dev_priv, DPIO_PHY0, DPIO_CH1, true);
 799
 800         chv_phy_powergate_lanes(encoder, true, lane_mask);
 801
 802         mutex_lock(&dev_priv->sb_lock);
 803
 804         /* Assert data lane reset */
 805         chv_data_lane_soft_reset(encoder, crtc_state, true);
 806
 807         /* program left/right clock distribution */
 808         if (pipe != PIPE_B) {
 809                 val = vlv_dpio_read(dev_priv, pipe, _CHV_CMN_DW5_CH0);
 810                 val &= ~(CHV_BUFLEFTENA1_MASK | CHV_BUFRIGHTENA1_MASK);
 811                 if (ch == DPIO_CH0)
 812                         val |= CHV_BUFLEFTENA1_FORCE;
 813                 if (ch == DPIO_CH1)
 814                         val |= CHV_BUFRIGHTENA1_FORCE;
 815                 vlv_dpio_write(dev_priv, pipe, _CHV_CMN_DW5_CH0, val);
 816         } else {
 817                 val = vlv_dpio_read(dev_priv, pipe, _CHV_CMN_DW1_CH1);
 818                 val &= ~(CHV_BUFLEFTENA2_MASK | CHV_BUFRIGHTENA2_MASK);
 819                 if (ch == DPIO_CH0)
 820                         val |= CHV_BUFLEFTENA2_FORCE;
 821                 if (ch == DPIO_CH1)
 822                         val |= CHV_BUFRIGHTENA2_FORCE;
 823                 vlv_dpio_write(dev_priv, pipe, _CHV_CMN_DW1_CH1, val);
 824         }
 825
 826         /* program clock channel usage */
 827         val = vlv_dpio_read(dev_priv, pipe, VLV_PCS01_DW8(ch));
 828         val |= CHV_PCS_USEDCLKCHANNEL_OVRRIDE;
 829         if (pipe != PIPE_B)
 830                 val &= ~CHV_PCS_USEDCLKCHANNEL;
 831         else
 832                 val |= CHV_PCS_USEDCLKCHANNEL;
 833         vlv_dpio_write(dev_priv, pipe, VLV_PCS01_DW8(ch), val);
 834
 835         if (crtc_state->lane_count > 2) {
 836                 val = vlv_dpio_read(dev_priv, pipe, VLV_PCS23_DW8(ch));
 837                 val |= CHV_PCS_USEDCLKCHANNEL_OVRRIDE;
 838                 if (pipe != PIPE_B)
 839                         val &= ~CHV_PCS_USEDCLKCHANNEL;
 840                 else
 841                         val |= CHV_PCS_USEDCLKCHANNEL;
 842                 vlv_dpio_write(dev_priv, pipe, VLV_PCS23_DW8(ch), val);
 843         }
 844
 845         /*
 846          * This a a bit weird since generally CL
 847          * matches the pipe, but here we need to
 848          * pick the CL based on the port.
 849          */
 850         val = vlv_dpio_read(dev_priv, pipe, CHV_CMN_DW19(ch));
 851         if (pipe != PIPE_B)
 852                 val &= ~CHV_CMN_USEDCLKCHANNEL;
 853         else
 854                 val |= CHV_CMN_USEDCLKCHANNEL;
 855         vlv_dpio_write(dev_priv, pipe, CHV_CMN_DW19(ch), val);
 856
 857         mutex_unlock(&dev_priv->sb_lock);
 858 }
 859
 860 void chv_phy_pre_encoder_enable(struct intel_encoder *encoder,
 861                                 const struct intel_crtc_state *crtc_state)
 862 {
 863         struct intel_dp *intel_dp = enc_to_intel_dp(&encoder->base);
 864         struct intel_digital_port *dport = dp_to_dig_port(intel_dp);
 865         struct drm_i915_private *dev_priv = to_i915(encoder->base.dev);
 866         struct intel_crtc *crtc = to_intel_crtc(crtc_state->base.crtc);
 867         enum dpio_channel ch = vlv_dport_to_channel(dport);
 868         enum pipe pipe = crtc->pipe;
 869         int data, i, stagger;
 870         u32 val;
 871
 872         mutex_lock(&dev_priv->sb_lock);
 873
 874         /* allow hardware to manage TX FIFO reset source */
 875         val = vlv_dpio_read(dev_priv, pipe, VLV_PCS01_DW11(ch));
 876         val &= ~DPIO_LANEDESKEW_STRAP_OVRD;
 877         vlv_dpio_write(dev_priv, pipe, VLV_PCS01_DW11(ch), val);
 878
 879         if (crtc_state->lane_count > 2) {
 880                 val = vlv_dpio_read(dev_priv, pipe, VLV_PCS23_DW11(ch));
 881                 val &= ~DPIO_LANEDESKEW_STRAP_OVRD;
 882                 vlv_dpio_write(dev_priv, pipe, VLV_PCS23_DW11(ch), val);
 883         }
 884
 885         /* Program Tx lane latency optimal setting*/
 886         for (i = 0; i < crtc_state->lane_count; i++) {
 887                 /* Set the upar bit */
 888                 if (crtc_state->lane_count == 1)
 889                         data = 0x0;
 890                 else
 891                         data = (i == 1) ? 0x0 : 0x1;
 892                 vlv_dpio_write(dev_priv, pipe, CHV_TX_DW14(ch, i),
 893                                 data << DPIO_UPAR_SHIFT);
 894         }
 895
 896         /* Data lane stagger programming */
 897         if (crtc_state->port_clock > 270000)
 898                 stagger = 0x18;
 899         else if (crtc_state->port_clock > 135000)
 900                 stagger = 0xd;
 901         else if (crtc_state->port_clock > 67500)
 902                 stagger = 0x7;
 903         else if (crtc_state->port_clock > 33750)
 904                 stagger = 0x4;
 905         else
 906                 stagger = 0x2;
 907
 908         val = vlv_dpio_read(dev_priv, pipe, VLV_PCS01_DW11(ch));
 909         val |= DPIO_TX2_STAGGER_MASK(0x1f);
 910         vlv_dpio_write(dev_priv, pipe, VLV_PCS01_DW11(ch), val);
 911
 912         if (crtc_state->lane_count > 2) {
 913                 val = vlv_dpio_read(dev_priv, pipe, VLV_PCS23_DW11(ch));
 914                 val |= DPIO_TX2_STAGGER_MASK(0x1f);
 915                 vlv_dpio_write(dev_priv, pipe, VLV_PCS23_DW11(ch), val);
 916         }
 917
 918         vlv_dpio_write(dev_priv, pipe, VLV_PCS01_DW12(ch),
 919                        DPIO_LANESTAGGER_STRAP(stagger) |
 920                        DPIO_LANESTAGGER_STRAP_OVRD |
 921                        DPIO_TX1_STAGGER_MASK(0x1f) |
 922                        DPIO_TX1_STAGGER_MULT(6) |
 923                        DPIO_TX2_STAGGER_MULT(0));
 924
 925         if (crtc_state->lane_count > 2) {
 926                 vlv_dpio_write(dev_priv, pipe, VLV_PCS23_DW12(ch),
 927                                DPIO_LANESTAGGER_STRAP(stagger) |
 928                                DPIO_LANESTAGGER_STRAP_OVRD |
 929                                DPIO_TX1_STAGGER_MASK(0x1f) |
 930                                DPIO_TX1_STAGGER_MULT(7) |
 931                                DPIO_TX2_STAGGER_MULT(5));
 932         }
 933
 934         /* Deassert data lane reset */
 935         chv_data_lane_soft_reset(encoder, crtc_state, false);
 936
 937         mutex_unlock(&dev_priv->sb_lock);
 938 }
 939
 940 void chv_phy_release_cl2_override(struct intel_encoder *encoder)
 941 {
 942         struct intel_digital_port *dport = enc_to_dig_port(&encoder->base);
 943         struct drm_i915_private *dev_priv = to_i915(encoder->base.dev);
 944
 945         if (dport->release_cl2_override) {
 946                 chv_phy_powergate_ch(dev_priv, DPIO_PHY0, DPIO_CH1, false);
 947                 dport->release_cl2_override = false;
 948         }
 949 }
 950
 951 void chv_phy_post_pll_disable(struct intel_encoder *encoder,
 952                               const struct intel_crtc_state *old_crtc_state)
 953 {
 954         struct drm_i915_private *dev_priv = to_i915(encoder->base.dev);
 955         enum pipe pipe = to_intel_crtc(old_crtc_state->base.crtc)->pipe;
 956         u32 val;
 957
 958         mutex_lock(&dev_priv->sb_lock);
 959
 960         /* disable left/right clock distribution */
 961         if (pipe != PIPE_B) {
 962                 val = vlv_dpio_read(dev_priv, pipe, _CHV_CMN_DW5_CH0);
 963                 val &= ~(CHV_BUFLEFTENA1_MASK | CHV_BUFRIGHTENA1_MASK);
 964                 vlv_dpio_write(dev_priv, pipe, _CHV_CMN_DW5_CH0, val);
 965         } else {
 966                 val = vlv_dpio_read(dev_priv, pipe, _CHV_CMN_DW1_CH1);
 967                 val &= ~(CHV_BUFLEFTENA2_MASK | CHV_BUFRIGHTENA2_MASK);
 968                 vlv_dpio_write(dev_priv, pipe, _CHV_CMN_DW1_CH1, val);
 969         }
 970
 971         mutex_unlock(&dev_priv->sb_lock);
 972
 973         /*
 974          * Leave the power down bit cleared for at least one
 975          * lane so that chv_powergate_phy_ch() will power
 976          * on something when the channel is otherwise unused.
 977          * When the port is off and the override is removed
 978          * the lanes power down anyway, so otherwise it doesn't
 979          * really matter what the state of power down bits is
 980          * after this.
 981          */
 982         chv_phy_powergate_lanes(encoder, false, 0x0);
 983 }
 984
 985 void vlv_set_phy_signal_level(struct intel_encoder *encoder,
 986                               u32 demph_reg_value, u32 preemph_reg_value,
 987                               u32 uniqtranscale_reg_value, u32 tx3_demph)
 988 {
 989         struct drm_i915_private *dev_priv = to_i915(encoder->base.dev);
 990         struct intel_crtc *intel_crtc = to_intel_crtc(encoder->base.crtc);
 991         struct intel_digital_port *dport = enc_to_dig_port(&encoder->base);
 992         enum dpio_channel port = vlv_dport_to_channel(dport);
 993         enum pipe pipe = intel_crtc->pipe;
 994
 995         mutex_lock(&dev_priv->sb_lock);
 996         vlv_dpio_write(dev_priv, pipe, VLV_TX_DW5(port), 0x00000000);
 997         vlv_dpio_write(dev_priv, pipe, VLV_TX_DW4(port), demph_reg_value);
 998         vlv_dpio_write(dev_priv, pipe, VLV_TX_DW2(port),
 999                          uniqtranscale_reg_value);
1000         vlv_dpio_write(dev_priv, pipe, VLV_TX_DW3(port), 0x0C782040);
1001
1002         if (tx3_demph)
1003                 vlv_dpio_write(dev_priv, pipe, VLV_TX3_DW4(port), tx3_demph);
1004
1005         vlv_dpio_write(dev_priv, pipe, VLV_PCS_DW11(port), 0x00030000);
1006         vlv_dpio_write(dev_priv, pipe, VLV_PCS_DW9(port), preemph_reg_value);
1007         vlv_dpio_write(dev_priv, pipe, VLV_TX_DW5(port), DPIO_TX_OCALINIT_EN);
1008         mutex_unlock(&dev_priv->sb_lock);
1009 }
1010
1011 void vlv_phy_pre_pll_enable(struct intel_encoder *encoder,
1012                             const struct intel_crtc_state *crtc_state)
1013 {
1014         struct intel_digital_port *dport = enc_to_dig_port(&encoder->base);
1015         struct drm_i915_private *dev_priv = to_i915(encoder->base.dev);
1016         struct intel_crtc *crtc = to_intel_crtc(crtc_state->base.crtc);
1017         enum dpio_channel port = vlv_dport_to_channel(dport);
1018         enum pipe pipe = crtc->pipe;
1019
1020         /* Program Tx lane resets to default */
1021         mutex_lock(&dev_priv->sb_lock);
1022         vlv_dpio_write(dev_priv, pipe, VLV_PCS_DW0(port),
1023                          DPIO_PCS_TX_LANE2_RESET |
1024                          DPIO_PCS_TX_LANE1_RESET);
1025         vlv_dpio_write(dev_priv, pipe, VLV_PCS_DW1(port),
1026                          DPIO_PCS_CLK_CRI_RXEB_EIOS_EN |
1027                          DPIO_PCS_CLK_CRI_RXDIGFILTSG_EN |
1028                          (1<<DPIO_PCS_CLK_DATAWIDTH_SHIFT) |
1029                                  DPIO_PCS_CLK_SOFT_RESET);
1030
1031         /* Fix up inter-pair skew failure */
1032         vlv_dpio_write(dev_priv, pipe, VLV_PCS_DW12(port), 0x00750f00);
1033         vlv_dpio_write(dev_priv, pipe, VLV_TX_DW11(port), 0x00001500);
1034         vlv_dpio_write(dev_priv, pipe, VLV_TX_DW14(port), 0x40400000);
1035         mutex_unlock(&dev_priv->sb_lock);
1036 }
1037
1038 void vlv_phy_pre_encoder_enable(struct intel_encoder *encoder,
1039                                 const struct intel_crtc_state *crtc_state)
1040 {
1041         struct intel_dp *intel_dp = enc_to_intel_dp(&encoder->base);
1042         struct intel_digital_port *dport = dp_to_dig_port(intel_dp);
1043         struct drm_i915_private *dev_priv = to_i915(encoder->base.dev);
1044         struct intel_crtc *crtc = to_intel_crtc(crtc_state->base.crtc);
1045         enum dpio_channel port = vlv_dport_to_channel(dport);
1046         enum pipe pipe = crtc->pipe;
1047         u32 val;
1048
1049         mutex_lock(&dev_priv->sb_lock);
1050
1051         /* Enable clock channels for this port */
1052         val = vlv_dpio_read(dev_priv, pipe, VLV_PCS01_DW8(port));
1053         val = 0;
1054         if (pipe)
1055                 val |= (1<<21);
1056         else
1057                 val &= ~(1<<21);
1058         val |= 0x001000c4;
1059         vlv_dpio_write(dev_priv, pipe, VLV_PCS_DW8(port), val);
1060
1061         /* Program lane clock */
1062         vlv_dpio_write(dev_priv, pipe, VLV_PCS_DW14(port), 0x00760018);
1063         vlv_dpio_write(dev_priv, pipe, VLV_PCS_DW23(port), 0x00400888);
1064
1065         mutex_unlock(&dev_priv->sb_lock);
1066 }
1067
1068 void vlv_phy_reset_lanes(struct intel_encoder *encoder,
1069                          const struct intel_crtc_state *old_crtc_state)
1070 {
1071         struct intel_digital_port *dport = enc_to_dig_port(&encoder->base);
1072         struct drm_i915_private *dev_priv = to_i915(encoder->base.dev);
1073         struct intel_crtc *crtc = to_intel_crtc(old_crtc_state->base.crtc);
1074         enum dpio_channel port = vlv_dport_to_channel(dport);
1075         enum pipe pipe = crtc->pipe;
1076
1077         mutex_lock(&dev_priv->sb_lock);
1078         vlv_dpio_write(dev_priv, pipe, VLV_PCS_DW0(port), 0x00000000);
1079         vlv_dpio_write(dev_priv, pipe, VLV_PCS_DW1(port), 0x00e00060);
1080         mutex_unlock(&dev_priv->sb_lock);
1081 }