drivers/iommu/amd_iommu.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   4  * Author: Joerg Roedel <jroedel@suse.de>
   5  *         Leo Duran <leo.duran@amd.com>
   6  */
   7
   8 #define pr_fmt(fmt)     "AMD-Vi: " fmt
   9 #define dev_fmt(fmt)    pr_fmt(fmt)
  10
  11 #include <linux/ratelimit.h>
  12 #include <linux/pci.h>
  13 #include <linux/acpi.h>
  14 #include <linux/amba/bus.h>
  15 #include <linux/platform_device.h>
  16 #include <linux/pci-ats.h>
  17 #include <linux/bitmap.h>
  18 #include <linux/slab.h>
  19 #include <linux/debugfs.h>
  20 #include <linux/scatterlist.h>
  21 #include <linux/dma-mapping.h>
  22 #include <linux/dma-direct.h>
  23 #include <linux/iommu-helper.h>
  24 #include <linux/iommu.h>
  25 #include <linux/delay.h>
  26 #include <linux/amd-iommu.h>
  27 #include <linux/notifier.h>
  28 #include <linux/export.h>
  29 #include <linux/irq.h>
  30 #include <linux/msi.h>
  31 #include <linux/dma-contiguous.h>
  32 #include <linux/irqdomain.h>
  33 #include <linux/percpu.h>
  34 #include <linux/iova.h>
  35 #include <asm/irq_remapping.h>
  36 #include <asm/io_apic.h>
  37 #include <asm/apic.h>
  38 #include <asm/hw_irq.h>
  39 #include <asm/msidef.h>
  40 #include <asm/proto.h>
  41 #include <asm/iommu.h>
  42 #include <asm/gart.h>
  43 #include <asm/dma.h>
  44
  45 #include "amd_iommu_proto.h"
  46 #include "amd_iommu_types.h"
  47 #include "irq_remapping.h"
  48
  49 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  50
  51 #define LOOP_TIMEOUT    100000
  52
  53 /* IO virtual address start page frame number */
  54 #define IOVA_START_PFN          (1)
  55 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  56
  57 /* Reserved IOVA ranges */
  58 #define MSI_RANGE_START         (0xfee00000)
  59 #define MSI_RANGE_END           (0xfeefffff)
  60 #define HT_RANGE_START          (0xfd00000000ULL)
  61 #define HT_RANGE_END            (0xffffffffffULL)
  62
  63 /*
  64  * This bitmap is used to advertise the page sizes our hardware support
  65  * to the IOMMU core, which will then use this information to split
  66  * physically contiguous memory regions it is mapping into page sizes
  67  * that we support.
  68  *
  69  * 512GB Pages are not supported due to a hardware bug
  70  */
  71 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  72
  73 static DEFINE_SPINLOCK(pd_bitmap_lock);
  74
  75 /* List of all available dev_data structures */
  76 static LLIST_HEAD(dev_data_list);
  77
  78 LIST_HEAD(ioapic_map);
  79 LIST_HEAD(hpet_map);
  80 LIST_HEAD(acpihid_map);
  81
  82 /*
  83  * Domain for untranslated devices - only allocated
  84  * if iommu=pt passed on kernel cmd line.
  85  */
  86 const struct iommu_ops amd_iommu_ops;
  87
  88 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  89 int amd_iommu_max_glx_val = -1;
  90
  91 static const struct dma_map_ops amd_iommu_dma_ops;
  92
  93 /*
  94  * general struct to manage commands send to an IOMMU
  95  */
  96 struct iommu_cmd {
  97         u32 data[4];
  98 };
  99
 100 struct kmem_cache *amd_iommu_irq_cache;
 101
 102 static void update_domain(struct protection_domain *domain);
 103 static int protection_domain_init(struct protection_domain *domain);
 104 static void detach_device(struct device *dev);
 105 static void iova_domain_flush_tlb(struct iova_domain *iovad);
 106
 107 /*
 108  * Data container for a dma_ops specific protection domain
 109  */
 110 struct dma_ops_domain {
 111         /* generic protection domain information */
 112         struct protection_domain domain;
 113
 114         /* IOVA RB-Tree */
 115         struct iova_domain iovad;
 116 };
 117
 118 static struct iova_domain reserved_iova_ranges;
 119 static struct lock_class_key reserved_rbtree_key;
 120
 121 /****************************************************************************
 122  *
 123  * Helper functions
 124  *
 125  ****************************************************************************/
 126
 127 static inline u16 get_pci_device_id(struct device *dev)
 128 {
 129         struct pci_dev *pdev = to_pci_dev(dev);
 130
 131         return pci_dev_id(pdev);
 132 }
 133
 134 static inline int get_acpihid_device_id(struct device *dev,
 135                                         struct acpihid_map_entry **entry)
 136 {
 137         struct acpi_device *adev = ACPI_COMPANION(dev);
 138         struct acpihid_map_entry *p;
 139
 140         if (!adev)
 141                 return -ENODEV;
 142
 143         list_for_each_entry(p, &acpihid_map, list) {
 144                 if (acpi_dev_hid_uid_match(adev, p->hid, p->uid)) {
 145                         if (entry)
 146                                 *entry = p;
 147                         return p->devid;
 148                 }
 149         }
 150         return -EINVAL;
 151 }
 152
 153 static inline int get_device_id(struct device *dev)
 154 {
 155         int devid;
 156
 157         if (dev_is_pci(dev))
 158                 devid = get_pci_device_id(dev);
 159         else
 160                 devid = get_acpihid_device_id(dev, NULL);
 161
 162         return devid;
 163 }
 164
 165 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 166 {
 167         return container_of(dom, struct protection_domain, domain);
 168 }
 169
 170 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 171 {
 172         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 173         return container_of(domain, struct dma_ops_domain, domain);
 174 }
 175
 176 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 177 {
 178         struct iommu_dev_data *dev_data;
 179
 180         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 181         if (!dev_data)
 182                 return NULL;
 183
 184         spin_lock_init(&dev_data->lock);
 185         dev_data->devid = devid;
 186         ratelimit_default_init(&dev_data->rs);
 187
 188         llist_add(&dev_data->dev_data_list, &dev_data_list);
 189         return dev_data;
 190 }
 191
 192 static struct iommu_dev_data *search_dev_data(u16 devid)
 193 {
 194         struct iommu_dev_data *dev_data;
 195         struct llist_node *node;
 196
 197         if (llist_empty(&dev_data_list))
 198                 return NULL;
 199
 200         node = dev_data_list.first;
 201         llist_for_each_entry(dev_data, node, dev_data_list) {
 202                 if (dev_data->devid == devid)
 203                         return dev_data;
 204         }
 205
 206         return NULL;
 207 }
 208
 209 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 210 {
 211         *(u16 *)data = alias;
 212         return 0;
 213 }
 214
 215 static u16 get_alias(struct device *dev)
 216 {
 217         struct pci_dev *pdev = to_pci_dev(dev);
 218         u16 devid, ivrs_alias, pci_alias;
 219
 220         /* The callers make sure that get_device_id() does not fail here */
 221         devid = get_device_id(dev);
 222
 223         /* For ACPI HID devices, we simply return the devid as such */
 224         if (!dev_is_pci(dev))
 225                 return devid;
 226
 227         ivrs_alias = amd_iommu_alias_table[devid];
 228
 229         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 230
 231         if (ivrs_alias == pci_alias)
 232                 return ivrs_alias;
 233
 234         /*
 235          * DMA alias showdown
 236          *
 237          * The IVRS is fairly reliable in telling us about aliases, but it
 238          * can't know about every screwy device.  If we don't have an IVRS
 239          * reported alias, use the PCI reported alias.  In that case we may
 240          * still need to initialize the rlookup and dev_table entries if the
 241          * alias is to a non-existent device.
 242          */
 243         if (ivrs_alias == devid) {
 244                 if (!amd_iommu_rlookup_table[pci_alias]) {
 245                         amd_iommu_rlookup_table[pci_alias] =
 246                                 amd_iommu_rlookup_table[devid];
 247                         memcpy(amd_iommu_dev_table[pci_alias].data,
 248                                amd_iommu_dev_table[devid].data,
 249                                sizeof(amd_iommu_dev_table[pci_alias].data));
 250                 }
 251
 252                 return pci_alias;
 253         }
 254
 255         pci_info(pdev, "Using IVRS reported alias %02x:%02x.%d "
 256                 "for device [%04x:%04x], kernel reported alias "
 257                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 258                 PCI_FUNC(ivrs_alias), pdev->vendor, pdev->device,
 259                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 260                 PCI_FUNC(pci_alias));
 261
 262         /*
 263          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 264          * bus, then the IVRS table may know about a quirk that we don't.
 265          */
 266         if (pci_alias == devid &&
 267             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 268                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 269                 pci_info(pdev, "Added PCI DMA alias %02x.%d\n",
 270                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias));
 271         }
 272
 273         return ivrs_alias;
 274 }
 275
 276 static struct iommu_dev_data *find_dev_data(u16 devid)
 277 {
 278         struct iommu_dev_data *dev_data;
 279         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 280
 281         dev_data = search_dev_data(devid);
 282
 283         if (dev_data == NULL) {
 284                 dev_data = alloc_dev_data(devid);
 285                 if (!dev_data)
 286                         return NULL;
 287
 288                 if (translation_pre_enabled(iommu))
 289                         dev_data->defer_attach = true;
 290         }
 291
 292         return dev_data;
 293 }
 294
 295 struct iommu_dev_data *get_dev_data(struct device *dev)
 296 {
 297         return dev->archdata.iommu;
 298 }
 299 EXPORT_SYMBOL(get_dev_data);
 300
 301 /*
 302 * Find or create an IOMMU group for a acpihid device.
 303 */
 304 static struct iommu_group *acpihid_device_group(struct device *dev)
 305 {
 306         struct acpihid_map_entry *p, *entry = NULL;
 307         int devid;
 308
 309         devid = get_acpihid_device_id(dev, &entry);
 310         if (devid < 0)
 311                 return ERR_PTR(devid);
 312
 313         list_for_each_entry(p, &acpihid_map, list) {
 314                 if ((devid == p->devid) && p->group)
 315                         entry->group = p->group;
 316         }
 317
 318         if (!entry->group)
 319                 entry->group = generic_device_group(dev);
 320         else
 321                 iommu_group_ref_get(entry->group);
 322
 323         return entry->group;
 324 }
 325
 326 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 327 {
 328         static const int caps[] = {
 329                 PCI_EXT_CAP_ID_ATS,
 330                 PCI_EXT_CAP_ID_PRI,
 331                 PCI_EXT_CAP_ID_PASID,
 332         };
 333         int i, pos;
 334
 335         if (pci_ats_disabled())
 336                 return false;
 337
 338         for (i = 0; i < 3; ++i) {
 339                 pos = pci_find_ext_capability(pdev, caps[i]);
 340                 if (pos == 0)
 341                         return false;
 342         }
 343
 344         return true;
 345 }
 346
 347 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 348 {
 349         struct iommu_dev_data *dev_data;
 350
 351         dev_data = get_dev_data(&pdev->dev);
 352
 353         return dev_data->errata & (1 << erratum) ? true : false;
 354 }
 355
 356 /*
 357  * This function checks if the driver got a valid device from the caller to
 358  * avoid dereferencing invalid pointers.
 359  */
 360 static bool check_device(struct device *dev)
 361 {
 362         int devid;
 363
 364         if (!dev || !dev->dma_mask)
 365                 return false;
 366
 367         devid = get_device_id(dev);
 368         if (devid < 0)
 369                 return false;
 370
 371         /* Out of our scope? */
 372         if (devid > amd_iommu_last_bdf)
 373                 return false;
 374
 375         if (amd_iommu_rlookup_table[devid] == NULL)
 376                 return false;
 377
 378         return true;
 379 }
 380
 381 static void init_iommu_group(struct device *dev)
 382 {
 383         struct iommu_group *group;
 384
 385         group = iommu_group_get_for_dev(dev);
 386         if (IS_ERR(group))
 387                 return;
 388
 389         iommu_group_put(group);
 390 }
 391
 392 static int iommu_init_device(struct device *dev)
 393 {
 394         struct iommu_dev_data *dev_data;
 395         struct amd_iommu *iommu;
 396         int devid;
 397
 398         if (dev->archdata.iommu)
 399                 return 0;
 400
 401         devid = get_device_id(dev);
 402         if (devid < 0)
 403                 return devid;
 404
 405         iommu = amd_iommu_rlookup_table[devid];
 406
 407         dev_data = find_dev_data(devid);
 408         if (!dev_data)
 409                 return -ENOMEM;
 410
 411         dev_data->alias = get_alias(dev);
 412
 413         /*
 414          * By default we use passthrough mode for IOMMUv2 capable device.
 415          * But if amd_iommu=force_isolation is set (e.g. to debug DMA to
 416          * invalid address), we ignore the capability for the device so
 417          * it'll be forced to go into translation mode.
 418          */
 419         if ((iommu_default_passthrough() || !amd_iommu_force_isolation) &&
 420             dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 421                 struct amd_iommu *iommu;
 422
 423                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 424                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 425         }
 426
 427         dev->archdata.iommu = dev_data;
 428
 429         iommu_device_link(&iommu->iommu, dev);
 430
 431         return 0;
 432 }
 433
 434 static void iommu_ignore_device(struct device *dev)
 435 {
 436         u16 alias;
 437         int devid;
 438
 439         devid = get_device_id(dev);
 440         if (devid < 0)
 441                 return;
 442
 443         alias = get_alias(dev);
 444
 445         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 446         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 447
 448         amd_iommu_rlookup_table[devid] = NULL;
 449         amd_iommu_rlookup_table[alias] = NULL;
 450 }
 451
 452 static void iommu_uninit_device(struct device *dev)
 453 {
 454         struct iommu_dev_data *dev_data;
 455         struct amd_iommu *iommu;
 456         int devid;
 457
 458         devid = get_device_id(dev);
 459         if (devid < 0)
 460                 return;
 461
 462         iommu = amd_iommu_rlookup_table[devid];
 463
 464         dev_data = search_dev_data(devid);
 465         if (!dev_data)
 466                 return;
 467
 468         if (dev_data->domain)
 469                 detach_device(dev);
 470
 471         iommu_device_unlink(&iommu->iommu, dev);
 472
 473         iommu_group_remove_device(dev);
 474
 475         /* Remove dma-ops */
 476         dev->dma_ops = NULL;
 477
 478         /*
 479          * We keep dev_data around for unplugged devices and reuse it when the
 480          * device is re-plugged - not doing so would introduce a ton of races.
 481          */
 482 }
 483
 484 /*
 485  * Helper function to get the first pte of a large mapping
 486  */
 487 static u64 *first_pte_l7(u64 *pte, unsigned long *page_size,
 488                          unsigned long *count)
 489 {
 490         unsigned long pte_mask, pg_size, cnt;
 491         u64 *fpte;
 492
 493         pg_size  = PTE_PAGE_SIZE(*pte);
 494         cnt      = PAGE_SIZE_PTE_COUNT(pg_size);
 495         pte_mask = ~((cnt << 3) - 1);
 496         fpte     = (u64 *)(((unsigned long)pte) & pte_mask);
 497
 498         if (page_size)
 499                 *page_size = pg_size;
 500
 501         if (count)
 502                 *count = cnt;
 503
 504         return fpte;
 505 }
 506
 507 /****************************************************************************
 508  *
 509  * Interrupt handling functions
 510  *
 511  ****************************************************************************/
 512
 513 static void dump_dte_entry(u16 devid)
 514 {
 515         int i;
 516
 517         for (i = 0; i < 4; ++i)
 518                 pr_err("DTE[%d]: %016llx\n", i,
 519                         amd_iommu_dev_table[devid].data[i]);
 520 }
 521
 522 static void dump_command(unsigned long phys_addr)
 523 {
 524         struct iommu_cmd *cmd = iommu_phys_to_virt(phys_addr);
 525         int i;
 526
 527         for (i = 0; i < 4; ++i)
 528                 pr_err("CMD[%d]: %08x\n", i, cmd->data[i]);
 529 }
 530
 531 static void amd_iommu_report_page_fault(u16 devid, u16 domain_id,
 532                                         u64 address, int flags)
 533 {
 534         struct iommu_dev_data *dev_data = NULL;
 535         struct pci_dev *pdev;
 536
 537         pdev = pci_get_domain_bus_and_slot(0, PCI_BUS_NUM(devid),
 538                                            devid & 0xff);
 539         if (pdev)
 540                 dev_data = get_dev_data(&pdev->dev);
 541
 542         if (dev_data && __ratelimit(&dev_data->rs)) {
 543                 pci_err(pdev, "Event logged [IO_PAGE_FAULT domain=0x%04x address=0x%llx flags=0x%04x]\n",
 544                         domain_id, address, flags);
 545         } else if (printk_ratelimit()) {
 546                 pr_err("Event logged [IO_PAGE_FAULT device=%02x:%02x.%x domain=0x%04x address=0x%llx flags=0x%04x]\n",
 547                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 548                         domain_id, address, flags);
 549         }
 550
 551         if (pdev)
 552                 pci_dev_put(pdev);
 553 }
 554
 555 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 556 {
 557         struct device *dev = iommu->iommu.dev;
 558         int type, devid, pasid, flags, tag;
 559         volatile u32 *event = __evt;
 560         int count = 0;
 561         u64 address;
 562
 563 retry:
 564         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 565         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 566         pasid   = (event[0] & EVENT_DOMID_MASK_HI) |
 567                   (event[1] & EVENT_DOMID_MASK_LO);
 568         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 569         address = (u64)(((u64)event[3]) << 32) | event[2];
 570
 571         if (type == 0) {
 572                 /* Did we hit the erratum? */
 573                 if (++count == LOOP_TIMEOUT) {
 574                         pr_err("No event written to event log\n");
 575                         return;
 576                 }
 577                 udelay(1);
 578                 goto retry;
 579         }
 580
 581         if (type == EVENT_TYPE_IO_FAULT) {
 582                 amd_iommu_report_page_fault(devid, pasid, address, flags);
 583                 return;
 584         }
 585
 586         switch (type) {
 587         case EVENT_TYPE_ILL_DEV:
 588                 dev_err(dev, "Event logged [ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 589                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 590                         pasid, address, flags);
 591                 dump_dte_entry(devid);
 592                 break;
 593         case EVENT_TYPE_DEV_TAB_ERR:
 594                 dev_err(dev, "Event logged [DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 595                         "address=0x%llx flags=0x%04x]\n",
 596                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 597                         address, flags);
 598                 break;
 599         case EVENT_TYPE_PAGE_TAB_ERR:
 600                 dev_err(dev, "Event logged [PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x pasid=0x%04x address=0x%llx flags=0x%04x]\n",
 601                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 602                         pasid, address, flags);
 603                 break;
 604         case EVENT_TYPE_ILL_CMD:
 605                 dev_err(dev, "Event logged [ILLEGAL_COMMAND_ERROR address=0x%llx]\n", address);
 606                 dump_command(address);
 607                 break;
 608         case EVENT_TYPE_CMD_HARD_ERR:
 609                 dev_err(dev, "Event logged [COMMAND_HARDWARE_ERROR address=0x%llx flags=0x%04x]\n",
 610                         address, flags);
 611                 break;
 612         case EVENT_TYPE_IOTLB_INV_TO:
 613                 dev_err(dev, "Event logged [IOTLB_INV_TIMEOUT device=%02x:%02x.%x address=0x%llx]\n",
 614                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 615                         address);
 616                 break;
 617         case EVENT_TYPE_INV_DEV_REQ:
 618                 dev_err(dev, "Event logged [INVALID_DEVICE_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 619                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 620                         pasid, address, flags);
 621                 break;
 622         case EVENT_TYPE_INV_PPR_REQ:
 623                 pasid = ((event[0] >> 16) & 0xFFFF)
 624                         | ((event[1] << 6) & 0xF0000);
 625                 tag = event[1] & 0x03FF;
 626                 dev_err(dev, "Event logged [INVALID_PPR_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x tag=0x%03x]\n",
 627                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 628                         pasid, address, flags, tag);
 629                 break;
 630         default:
 631                 dev_err(dev, "Event logged [UNKNOWN event[0]=0x%08x event[1]=0x%08x event[2]=0x%08x event[3]=0x%08x\n",
 632                         event[0], event[1], event[2], event[3]);
 633         }
 634
 635         memset(__evt, 0, 4 * sizeof(u32));
 636 }
 637
 638 static void iommu_poll_events(struct amd_iommu *iommu)
 639 {
 640         u32 head, tail;
 641
 642         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 643         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 644
 645         while (head != tail) {
 646                 iommu_print_event(iommu, iommu->evt_buf + head);
 647                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 648         }
 649
 650         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 651 }
 652
 653 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 654 {
 655         struct amd_iommu_fault fault;
 656
 657         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 658                 pr_err_ratelimited("Unknown PPR request received\n");
 659                 return;
 660         }
 661
 662         fault.address   = raw[1];
 663         fault.pasid     = PPR_PASID(raw[0]);
 664         fault.device_id = PPR_DEVID(raw[0]);
 665         fault.tag       = PPR_TAG(raw[0]);
 666         fault.flags     = PPR_FLAGS(raw[0]);
 667
 668         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 669 }
 670
 671 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 672 {
 673         u32 head, tail;
 674
 675         if (iommu->ppr_log == NULL)
 676                 return;
 677
 678         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 679         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 680
 681         while (head != tail) {
 682                 volatile u64 *raw;
 683                 u64 entry[2];
 684                 int i;
 685
 686                 raw = (u64 *)(iommu->ppr_log + head);
 687
 688                 /*
 689                  * Hardware bug: Interrupt may arrive before the entry is
 690                  * written to memory. If this happens we need to wait for the
 691                  * entry to arrive.
 692                  */
 693                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 694                         if (PPR_REQ_TYPE(raw[0]) != 0)
 695                                 break;
 696                         udelay(1);
 697                 }
 698
 699                 /* Avoid memcpy function-call overhead */
 700                 entry[0] = raw[0];
 701                 entry[1] = raw[1];
 702
 703                 /*
 704                  * To detect the hardware bug we need to clear the entry
 705                  * back to zero.
 706                  */
 707                 raw[0] = raw[1] = 0UL;
 708
 709                 /* Update head pointer of hardware ring-buffer */
 710                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 711                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 712
 713                 /* Handle PPR entry */
 714                 iommu_handle_ppr_entry(iommu, entry);
 715
 716                 /* Refresh ring-buffer information */
 717                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 718                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 719         }
 720 }
 721
 722 #ifdef CONFIG_IRQ_REMAP
 723 static int (*iommu_ga_log_notifier)(u32);
 724
 725 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 726 {
 727         iommu_ga_log_notifier = notifier;
 728
 729         return 0;
 730 }
 731 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 732
 733 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 734 {
 735         u32 head, tail, cnt = 0;
 736
 737         if (iommu->ga_log == NULL)
 738                 return;
 739
 740         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 741         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 742
 743         while (head != tail) {
 744                 volatile u64 *raw;
 745                 u64 log_entry;
 746
 747                 raw = (u64 *)(iommu->ga_log + head);
 748                 cnt++;
 749
 750                 /* Avoid memcpy function-call overhead */
 751                 log_entry = *raw;
 752
 753                 /* Update head pointer of hardware ring-buffer */
 754                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 755                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 756
 757                 /* Handle GA entry */
 758                 switch (GA_REQ_TYPE(log_entry)) {
 759                 case GA_GUEST_NR:
 760                         if (!iommu_ga_log_notifier)
 761                                 break;
 762
 763                         pr_debug("%s: devid=%#x, ga_tag=%#x\n",
 764                                  __func__, GA_DEVID(log_entry),
 765                                  GA_TAG(log_entry));
 766
 767                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 768                                 pr_err("GA log notifier failed.\n");
 769                         break;
 770                 default:
 771                         break;
 772                 }
 773         }
 774 }
 775 #endif /* CONFIG_IRQ_REMAP */
 776
 777 #define AMD_IOMMU_INT_MASK      \
 778         (MMIO_STATUS_EVT_INT_MASK | \
 779          MMIO_STATUS_PPR_INT_MASK | \
 780          MMIO_STATUS_GALOG_INT_MASK)
 781
 782 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 783 {
 784         struct amd_iommu *iommu = (struct amd_iommu *) data;
 785         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 786
 787         while (status & AMD_IOMMU_INT_MASK) {
 788                 /* Enable EVT and PPR and GA interrupts again */
 789                 writel(AMD_IOMMU_INT_MASK,
 790                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 791
 792                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 793                         pr_devel("Processing IOMMU Event Log\n");
 794                         iommu_poll_events(iommu);
 795                 }
 796
 797                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 798                         pr_devel("Processing IOMMU PPR Log\n");
 799                         iommu_poll_ppr_log(iommu);
 800                 }
 801
 802 #ifdef CONFIG_IRQ_REMAP
 803                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 804                         pr_devel("Processing IOMMU GA Log\n");
 805                         iommu_poll_ga_log(iommu);
 806                 }
 807 #endif
 808
 809                 /*
 810                  * Hardware bug: ERBT1312
 811                  * When re-enabling interrupt (by writing 1
 812                  * to clear the bit), the hardware might also try to set
 813                  * the interrupt bit in the event status register.
 814                  * In this scenario, the bit will be set, and disable
 815                  * subsequent interrupts.
 816                  *
 817                  * Workaround: The IOMMU driver should read back the
 818                  * status register and check if the interrupt bits are cleared.
 819                  * If not, driver will need to go through the interrupt handler
 820                  * again and re-clear the bits
 821                  */
 822                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 823         }
 824         return IRQ_HANDLED;
 825 }
 826
 827 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 828 {
 829         return IRQ_WAKE_THREAD;
 830 }
 831
 832 /****************************************************************************
 833  *
 834  * IOMMU command queuing functions
 835  *
 836  ****************************************************************************/
 837
 838 static int wait_on_sem(volatile u64 *sem)
 839 {
 840         int i = 0;
 841
 842         while (*sem == 0 && i < LOOP_TIMEOUT) {
 843                 udelay(1);
 844                 i += 1;
 845         }
 846
 847         if (i == LOOP_TIMEOUT) {
 848                 pr_alert("Completion-Wait loop timed out\n");
 849                 return -EIO;
 850         }
 851
 852         return 0;
 853 }
 854
 855 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 856                                struct iommu_cmd *cmd)
 857 {
 858         u8 *target;
 859
 860         target = iommu->cmd_buf + iommu->cmd_buf_tail;
 861
 862         iommu->cmd_buf_tail += sizeof(*cmd);
 863         iommu->cmd_buf_tail %= CMD_BUFFER_SIZE;
 864
 865         /* Copy command to buffer */
 866         memcpy(target, cmd, sizeof(*cmd));
 867
 868         /* Tell the IOMMU about it */
 869         writel(iommu->cmd_buf_tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 870 }
 871
 872 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 873 {
 874         u64 paddr = iommu_virt_to_phys((void *)address);
 875
 876         WARN_ON(address & 0x7ULL);
 877
 878         memset(cmd, 0, sizeof(*cmd));
 879         cmd->data[0] = lower_32_bits(paddr) | CMD_COMPL_WAIT_STORE_MASK;
 880         cmd->data[1] = upper_32_bits(paddr);
 881         cmd->data[2] = 1;
 882         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 883 }
 884
 885 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 886 {
 887         memset(cmd, 0, sizeof(*cmd));
 888         cmd->data[0] = devid;
 889         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 890 }
 891
 892 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 893                                   size_t size, u16 domid, int pde)
 894 {
 895         u64 pages;
 896         bool s;
 897
 898         pages = iommu_num_pages(address, size, PAGE_SIZE);
 899         s     = false;
 900
 901         if (pages > 1) {
 902                 /*
 903                  * If we have to flush more than one page, flush all
 904                  * TLB entries for this domain
 905                  */
 906                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 907                 s = true;
 908         }
 909
 910         address &= PAGE_MASK;
 911
 912         memset(cmd, 0, sizeof(*cmd));
 913         cmd->data[1] |= domid;
 914         cmd->data[2]  = lower_32_bits(address);
 915         cmd->data[3]  = upper_32_bits(address);
 916         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 917         if (s) /* size bit - we flush more than one 4kb page */
 918                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 919         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 920                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 921 }
 922
 923 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 924                                   u64 address, size_t size)
 925 {
 926         u64 pages;
 927         bool s;
 928
 929         pages = iommu_num_pages(address, size, PAGE_SIZE);
 930         s     = false;
 931
 932         if (pages > 1) {
 933                 /*
 934                  * If we have to flush more than one page, flush all
 935                  * TLB entries for this domain
 936                  */
 937                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 938                 s = true;
 939         }
 940
 941         address &= PAGE_MASK;
 942
 943         memset(cmd, 0, sizeof(*cmd));
 944         cmd->data[0]  = devid;
 945         cmd->data[0] |= (qdep & 0xff) << 24;
 946         cmd->data[1]  = devid;
 947         cmd->data[2]  = lower_32_bits(address);
 948         cmd->data[3]  = upper_32_bits(address);
 949         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 950         if (s)
 951                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 952 }
 953
 954 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 955                                   u64 address, bool size)
 956 {
 957         memset(cmd, 0, sizeof(*cmd));
 958
 959         address &= ~(0xfffULL);
 960
 961         cmd->data[0]  = pasid;
 962         cmd->data[1]  = domid;
 963         cmd->data[2]  = lower_32_bits(address);
 964         cmd->data[3]  = upper_32_bits(address);
 965         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 966         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 967         if (size)
 968                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 969         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 970 }
 971
 972 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 973                                   int qdep, u64 address, bool size)
 974 {
 975         memset(cmd, 0, sizeof(*cmd));
 976
 977         address &= ~(0xfffULL);
 978
 979         cmd->data[0]  = devid;
 980         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 981         cmd->data[0] |= (qdep  & 0xff) << 24;
 982         cmd->data[1]  = devid;
 983         cmd->data[1] |= (pasid & 0xff) << 16;
 984         cmd->data[2]  = lower_32_bits(address);
 985         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 986         cmd->data[3]  = upper_32_bits(address);
 987         if (size)
 988                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 989         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 990 }
 991
 992 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 993                                int status, int tag, bool gn)
 994 {
 995         memset(cmd, 0, sizeof(*cmd));
 996
 997         cmd->data[0]  = devid;
 998         if (gn) {
 999                 cmd->data[1]  = pasid;
1000                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
1001         }
1002         cmd->data[3]  = tag & 0x1ff;
1003         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
1004
1005         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
1006 }
1007
1008 static void build_inv_all(struct iommu_cmd *cmd)
1009 {
1010         memset(cmd, 0, sizeof(*cmd));
1011         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1012 }
1013
1014 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1015 {
1016         memset(cmd, 0, sizeof(*cmd));
1017         cmd->data[0] = devid;
1018         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1019 }
1020
1021 /*
1022  * Writes the command to the IOMMUs command buffer and informs the
1023  * hardware about the new command.
1024  */
1025 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1026                                       struct iommu_cmd *cmd,
1027                                       bool sync)
1028 {
1029         unsigned int count = 0;
1030         u32 left, next_tail;
1031
1032         next_tail = (iommu->cmd_buf_tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1033 again:
1034         left      = (iommu->cmd_buf_head - next_tail) % CMD_BUFFER_SIZE;
1035
1036         if (left <= 0x20) {
1037                 /* Skip udelay() the first time around */
1038                 if (count++) {
1039                         if (count == LOOP_TIMEOUT) {
1040                                 pr_err("Command buffer timeout\n");
1041                                 return -EIO;
1042                         }
1043
1044                         udelay(1);
1045                 }
1046
1047                 /* Update head and recheck remaining space */
1048                 iommu->cmd_buf_head = readl(iommu->mmio_base +
1049                                             MMIO_CMD_HEAD_OFFSET);
1050
1051                 goto again;
1052         }
1053
1054         copy_cmd_to_buffer(iommu, cmd);
1055
1056         /* Do we need to make sure all commands are processed? */
1057         iommu->need_sync = sync;
1058
1059         return 0;
1060 }
1061
1062 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1063                                     struct iommu_cmd *cmd,
1064                                     bool sync)
1065 {
1066         unsigned long flags;
1067         int ret;
1068
1069         raw_spin_lock_irqsave(&iommu->lock, flags);
1070         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1071         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1072
1073         return ret;
1074 }
1075
1076 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1077 {
1078         return iommu_queue_command_sync(iommu, cmd, true);
1079 }
1080
1081 /*
1082  * This function queues a completion wait command into the command
1083  * buffer of an IOMMU
1084  */
1085 static int iommu_completion_wait(struct amd_iommu *iommu)
1086 {
1087         struct iommu_cmd cmd;
1088         unsigned long flags;
1089         int ret;
1090
1091         if (!iommu->need_sync)
1092                 return 0;
1093
1094
1095         build_completion_wait(&cmd, (u64)&iommu->cmd_sem);
1096
1097         raw_spin_lock_irqsave(&iommu->lock, flags);
1098
1099         iommu->cmd_sem = 0;
1100
1101         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1102         if (ret)
1103                 goto out_unlock;
1104
1105         ret = wait_on_sem(&iommu->cmd_sem);
1106
1107 out_unlock:
1108         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1109
1110         return ret;
1111 }
1112
1113 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1114 {
1115         struct iommu_cmd cmd;
1116
1117         build_inv_dte(&cmd, devid);
1118
1119         return iommu_queue_command(iommu, &cmd);
1120 }
1121
1122 static void amd_iommu_flush_dte_all(struct amd_iommu *iommu)
1123 {
1124         u32 devid;
1125
1126         for (devid = 0; devid <= 0xffff; ++devid)
1127                 iommu_flush_dte(iommu, devid);
1128
1129         iommu_completion_wait(iommu);
1130 }
1131
1132 /*
1133  * This function uses heavy locking and may disable irqs for some time. But
1134  * this is no issue because it is only called during resume.
1135  */
1136 static void amd_iommu_flush_tlb_all(struct amd_iommu *iommu)
1137 {
1138         u32 dom_id;
1139
1140         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1141                 struct iommu_cmd cmd;
1142                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1143                                       dom_id, 1);
1144                 iommu_queue_command(iommu, &cmd);
1145         }
1146
1147         iommu_completion_wait(iommu);
1148 }
1149
1150 static void amd_iommu_flush_tlb_domid(struct amd_iommu *iommu, u32 dom_id)
1151 {
1152         struct iommu_cmd cmd;
1153
1154         build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1155                               dom_id, 1);
1156         iommu_queue_command(iommu, &cmd);
1157
1158         iommu_completion_wait(iommu);
1159 }
1160
1161 static void amd_iommu_flush_all(struct amd_iommu *iommu)
1162 {
1163         struct iommu_cmd cmd;
1164
1165         build_inv_all(&cmd);
1166
1167         iommu_queue_command(iommu, &cmd);
1168         iommu_completion_wait(iommu);
1169 }
1170
1171 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1172 {
1173         struct iommu_cmd cmd;
1174
1175         build_inv_irt(&cmd, devid);
1176
1177         iommu_queue_command(iommu, &cmd);
1178 }
1179
1180 static void amd_iommu_flush_irt_all(struct amd_iommu *iommu)
1181 {
1182         u32 devid;
1183
1184         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1185                 iommu_flush_irt(iommu, devid);
1186
1187         iommu_completion_wait(iommu);
1188 }
1189
1190 void iommu_flush_all_caches(struct amd_iommu *iommu)
1191 {
1192         if (iommu_feature(iommu, FEATURE_IA)) {
1193                 amd_iommu_flush_all(iommu);
1194         } else {
1195                 amd_iommu_flush_dte_all(iommu);
1196                 amd_iommu_flush_irt_all(iommu);
1197                 amd_iommu_flush_tlb_all(iommu);
1198         }
1199 }
1200
1201 /*
1202  * Command send function for flushing on-device TLB
1203  */
1204 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1205                               u64 address, size_t size)
1206 {
1207         struct amd_iommu *iommu;
1208         struct iommu_cmd cmd;
1209         int qdep;
1210
1211         qdep     = dev_data->ats.qdep;
1212         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1213
1214         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1215
1216         return iommu_queue_command(iommu, &cmd);
1217 }
1218
1219 /*
1220  * Command send function for invalidating a device table entry
1221  */
1222 static int device_flush_dte(struct iommu_dev_data *dev_data)
1223 {
1224         struct amd_iommu *iommu;
1225         u16 alias;
1226         int ret;
1227
1228         iommu = amd_iommu_rlookup_table[dev_data->devid];
1229         alias = dev_data->alias;
1230
1231         ret = iommu_flush_dte(iommu, dev_data->devid);
1232         if (!ret && alias != dev_data->devid)
1233                 ret = iommu_flush_dte(iommu, alias);
1234         if (ret)
1235                 return ret;
1236
1237         if (dev_data->ats.enabled)
1238                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1239
1240         return ret;
1241 }
1242
1243 /*
1244  * TLB invalidation function which is called from the mapping functions.
1245  * It invalidates a single PTE if the range to flush is within a single
1246  * page. Otherwise it flushes the whole TLB of the IOMMU.
1247  */
1248 static void __domain_flush_pages(struct protection_domain *domain,
1249                                  u64 address, size_t size, int pde)
1250 {
1251         struct iommu_dev_data *dev_data;
1252         struct iommu_cmd cmd;
1253         int ret = 0, i;
1254
1255         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1256
1257         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1258                 if (!domain->dev_iommu[i])
1259                         continue;
1260
1261                 /*
1262                  * Devices of this domain are behind this IOMMU
1263                  * We need a TLB flush
1264                  */
1265                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1266         }
1267
1268         list_for_each_entry(dev_data, &domain->dev_list, list) {
1269
1270                 if (!dev_data->ats.enabled)
1271                         continue;
1272
1273                 ret |= device_flush_iotlb(dev_data, address, size);
1274         }
1275
1276         WARN_ON(ret);
1277 }
1278
1279 static void domain_flush_pages(struct protection_domain *domain,
1280                                u64 address, size_t size)
1281 {
1282         __domain_flush_pages(domain, address, size, 0);
1283 }
1284
1285 /* Flush the whole IO/TLB for a given protection domain */
1286 static void domain_flush_tlb(struct protection_domain *domain)
1287 {
1288         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1289 }
1290
1291 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1292 static void domain_flush_tlb_pde(struct protection_domain *domain)
1293 {
1294         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1295 }
1296
1297 static void domain_flush_complete(struct protection_domain *domain)
1298 {
1299         int i;
1300
1301         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1302                 if (domain && !domain->dev_iommu[i])
1303                         continue;
1304
1305                 /*
1306                  * Devices of this domain are behind this IOMMU
1307                  * We need to wait for completion of all commands.
1308                  */
1309                 iommu_completion_wait(amd_iommus[i]);
1310         }
1311 }
1312
1313 /* Flush the not present cache if it exists */
1314 static void domain_flush_np_cache(struct protection_domain *domain,
1315                 dma_addr_t iova, size_t size)
1316 {
1317         if (unlikely(amd_iommu_np_cache)) {
1318                 unsigned long flags;
1319
1320                 spin_lock_irqsave(&domain->lock, flags);
1321                 domain_flush_pages(domain, iova, size);
1322                 domain_flush_complete(domain);
1323                 spin_unlock_irqrestore(&domain->lock, flags);
1324         }
1325 }
1326
1327
1328 /*
1329  * This function flushes the DTEs for all devices in domain
1330  */
1331 static void domain_flush_devices(struct protection_domain *domain)
1332 {
1333         struct iommu_dev_data *dev_data;
1334
1335         list_for_each_entry(dev_data, &domain->dev_list, list)
1336                 device_flush_dte(dev_data);
1337 }
1338
1339 /****************************************************************************
1340  *
1341  * The functions below are used the create the page table mappings for
1342  * unity mapped regions.
1343  *
1344  ****************************************************************************/
1345
1346 static void free_page_list(struct page *freelist)
1347 {
1348         while (freelist != NULL) {
1349                 unsigned long p = (unsigned long)page_address(freelist);
1350                 freelist = freelist->freelist;
1351                 free_page(p);
1352         }
1353 }
1354
1355 static struct page *free_pt_page(unsigned long pt, struct page *freelist)
1356 {
1357         struct page *p = virt_to_page((void *)pt);
1358
1359         p->freelist = freelist;
1360
1361         return p;
1362 }
1363
1364 #define DEFINE_FREE_PT_FN(LVL, FN)                                              \
1365 static struct page *free_pt_##LVL (unsigned long __pt, struct page *freelist)   \
1366 {                                                                               \
1367         unsigned long p;                                                        \
1368         u64 *pt;                                                                \
1369         int i;                                                                  \
1370                                                                                 \
1371         pt = (u64 *)__pt;                                                       \
1372                                                                                 \
1373         for (i = 0; i < 512; ++i) {                                             \
1374                 /* PTE present? */                                              \
1375                 if (!IOMMU_PTE_PRESENT(pt[i]))                                  \
1376                         continue;                                               \
1377                                                                                 \
1378                 /* Large PTE? */                                                \
1379                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                                 \
1380                     PM_PTE_LEVEL(pt[i]) == 7)                                   \
1381                         continue;                                               \
1382                                                                                 \
1383                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);                       \
1384                 freelist = FN(p, freelist);                                     \
1385         }                                                                       \
1386                                                                                 \
1387         return free_pt_page((unsigned long)pt, freelist);                       \
1388 }
1389
1390 DEFINE_FREE_PT_FN(l2, free_pt_page)
1391 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1392 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1393 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1394 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1395
1396 static struct page *free_sub_pt(unsigned long root, int mode,
1397                                 struct page *freelist)
1398 {
1399         switch (mode) {
1400         case PAGE_MODE_NONE:
1401         case PAGE_MODE_7_LEVEL:
1402                 break;
1403         case PAGE_MODE_1_LEVEL:
1404                 freelist = free_pt_page(root, freelist);
1405                 break;
1406         case PAGE_MODE_2_LEVEL:
1407                 freelist = free_pt_l2(root, freelist);
1408                 break;
1409         case PAGE_MODE_3_LEVEL:
1410                 freelist = free_pt_l3(root, freelist);
1411                 break;
1412         case PAGE_MODE_4_LEVEL:
1413                 freelist = free_pt_l4(root, freelist);
1414                 break;
1415         case PAGE_MODE_5_LEVEL:
1416                 freelist = free_pt_l5(root, freelist);
1417                 break;
1418         case PAGE_MODE_6_LEVEL:
1419                 freelist = free_pt_l6(root, freelist);
1420                 break;
1421         default:
1422                 BUG();
1423         }
1424
1425         return freelist;
1426 }
1427
1428 static void free_pagetable(struct protection_domain *domain)
1429 {
1430         unsigned long root = (unsigned long)domain->pt_root;
1431         struct page *freelist = NULL;
1432
1433         BUG_ON(domain->mode < PAGE_MODE_NONE ||
1434                domain->mode > PAGE_MODE_6_LEVEL);
1435
1436         freelist = free_sub_pt(root, domain->mode, freelist);
1437
1438         free_page_list(freelist);
1439 }
1440
1441 /*
1442  * This function is used to add another level to an IO page table. Adding
1443  * another level increases the size of the address space by 9 bits to a size up
1444  * to 64 bits.
1445  */
1446 static bool increase_address_space(struct protection_domain *domain,
1447                                    unsigned long address,
1448                                    gfp_t gfp)
1449 {
1450         unsigned long flags;
1451         bool ret = false;
1452         u64 *pte;
1453
1454         spin_lock_irqsave(&domain->lock, flags);
1455
1456         if (address <= PM_LEVEL_SIZE(domain->mode) ||
1457             WARN_ON_ONCE(domain->mode == PAGE_MODE_6_LEVEL))
1458                 goto out;
1459
1460         pte = (void *)get_zeroed_page(gfp);
1461         if (!pte)
1462                 goto out;
1463
1464         *pte             = PM_LEVEL_PDE(domain->mode,
1465                                         iommu_virt_to_phys(domain->pt_root));
1466         domain->pt_root  = pte;
1467         domain->mode    += 1;
1468
1469         ret = true;
1470
1471 out:
1472         spin_unlock_irqrestore(&domain->lock, flags);
1473
1474         return ret;
1475 }
1476
1477 static u64 *alloc_pte(struct protection_domain *domain,
1478                       unsigned long address,
1479                       unsigned long page_size,
1480                       u64 **pte_page,
1481                       gfp_t gfp,
1482                       bool *updated)
1483 {
1484         int level, end_lvl;
1485         u64 *pte, *page;
1486
1487         BUG_ON(!is_power_of_2(page_size));
1488
1489         while (address > PM_LEVEL_SIZE(domain->mode))
1490                 *updated = increase_address_space(domain, address, gfp) || *updated;
1491
1492         level   = domain->mode - 1;
1493         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1494         address = PAGE_SIZE_ALIGN(address, page_size);
1495         end_lvl = PAGE_SIZE_LEVEL(page_size);
1496
1497         while (level > end_lvl) {
1498                 u64 __pte, __npte;
1499                 int pte_level;
1500
1501                 __pte     = *pte;
1502                 pte_level = PM_PTE_LEVEL(__pte);
1503
1504                 /*
1505                  * If we replace a series of large PTEs, we need
1506                  * to tear down all of them.
1507                  */
1508                 if (IOMMU_PTE_PRESENT(__pte) &&
1509                     pte_level == PAGE_MODE_7_LEVEL) {
1510                         unsigned long count, i;
1511                         u64 *lpte;
1512
1513                         lpte = first_pte_l7(pte, NULL, &count);
1514
1515                         /*
1516                          * Unmap the replicated PTEs that still match the
1517                          * original large mapping
1518                          */
1519                         for (i = 0; i < count; ++i)
1520                                 cmpxchg64(&lpte[i], __pte, 0ULL);
1521
1522                         *updated = true;
1523                         continue;
1524                 }
1525
1526                 if (!IOMMU_PTE_PRESENT(__pte) ||
1527                     pte_level == PAGE_MODE_NONE) {
1528                         page = (u64 *)get_zeroed_page(gfp);
1529
1530                         if (!page)
1531                                 return NULL;
1532
1533                         __npte = PM_LEVEL_PDE(level, iommu_virt_to_phys(page));
1534
1535                         /* pte could have been changed somewhere. */
1536                         if (cmpxchg64(pte, __pte, __npte) != __pte)
1537                                 free_page((unsigned long)page);
1538                         else if (IOMMU_PTE_PRESENT(__pte))
1539                                 *updated = true;
1540
1541                         continue;
1542                 }
1543
1544                 /* No level skipping support yet */
1545                 if (pte_level != level)
1546                         return NULL;
1547
1548                 level -= 1;
1549
1550                 pte = IOMMU_PTE_PAGE(__pte);
1551
1552                 if (pte_page && level == end_lvl)
1553                         *pte_page = pte;
1554
1555                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1556         }
1557
1558         return pte;
1559 }
1560
1561 /*
1562  * This function checks if there is a PTE for a given dma address. If
1563  * there is one, it returns the pointer to it.
1564  */
1565 static u64 *fetch_pte(struct protection_domain *domain,
1566                       unsigned long address,
1567                       unsigned long *page_size)
1568 {
1569         int level;
1570         u64 *pte;
1571
1572         *page_size = 0;
1573
1574         if (address > PM_LEVEL_SIZE(domain->mode))
1575                 return NULL;
1576
1577         level      =  domain->mode - 1;
1578         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1579         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1580
1581         while (level > 0) {
1582
1583                 /* Not Present */
1584                 if (!IOMMU_PTE_PRESENT(*pte))
1585                         return NULL;
1586
1587                 /* Large PTE */
1588                 if (PM_PTE_LEVEL(*pte) == 7 ||
1589                     PM_PTE_LEVEL(*pte) == 0)
1590                         break;
1591
1592                 /* No level skipping support yet */
1593                 if (PM_PTE_LEVEL(*pte) != level)
1594                         return NULL;
1595
1596                 level -= 1;
1597
1598                 /* Walk to the next level */
1599                 pte        = IOMMU_PTE_PAGE(*pte);
1600                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1601                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1602         }
1603
1604         /*
1605          * If we have a series of large PTEs, make
1606          * sure to return a pointer to the first one.
1607          */
1608         if (PM_PTE_LEVEL(*pte) == PAGE_MODE_7_LEVEL)
1609                 pte = first_pte_l7(pte, page_size, NULL);
1610
1611         return pte;
1612 }
1613
1614 static struct page *free_clear_pte(u64 *pte, u64 pteval, struct page *freelist)
1615 {
1616         unsigned long pt;
1617         int mode;
1618
1619         while (cmpxchg64(pte, pteval, 0) != pteval) {
1620                 pr_warn("AMD-Vi: IOMMU pte changed since we read it\n");
1621                 pteval = *pte;
1622         }
1623
1624         if (!IOMMU_PTE_PRESENT(pteval))
1625                 return freelist;
1626
1627         pt   = (unsigned long)IOMMU_PTE_PAGE(pteval);
1628         mode = IOMMU_PTE_MODE(pteval);
1629
1630         return free_sub_pt(pt, mode, freelist);
1631 }
1632
1633 /*
1634  * Generic mapping functions. It maps a physical address into a DMA
1635  * address space. It allocates the page table pages if necessary.
1636  * In the future it can be extended to a generic mapping function
1637  * supporting all features of AMD IOMMU page tables like level skipping
1638  * and full 64 bit address spaces.
1639  */
1640 static int iommu_map_page(struct protection_domain *dom,
1641                           unsigned long bus_addr,
1642                           unsigned long phys_addr,
1643                           unsigned long page_size,
1644                           int prot,
1645                           gfp_t gfp)
1646 {
1647         struct page *freelist = NULL;
1648         bool updated = false;
1649         u64 __pte, *pte;
1650         int ret, i, count;
1651
1652         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1653         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1654
1655         ret = -EINVAL;
1656         if (!(prot & IOMMU_PROT_MASK))
1657                 goto out;
1658
1659         count = PAGE_SIZE_PTE_COUNT(page_size);
1660         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp, &updated);
1661
1662         ret = -ENOMEM;
1663         if (!pte)
1664                 goto out;
1665
1666         for (i = 0; i < count; ++i)
1667                 freelist = free_clear_pte(&pte[i], pte[i], freelist);
1668
1669         if (freelist != NULL)
1670                 updated = true;
1671
1672         if (count > 1) {
1673                 __pte = PAGE_SIZE_PTE(__sme_set(phys_addr), page_size);
1674                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1675         } else
1676                 __pte = __sme_set(phys_addr) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1677
1678         if (prot & IOMMU_PROT_IR)
1679                 __pte |= IOMMU_PTE_IR;
1680         if (prot & IOMMU_PROT_IW)
1681                 __pte |= IOMMU_PTE_IW;
1682
1683         for (i = 0; i < count; ++i)
1684                 pte[i] = __pte;
1685
1686         ret = 0;
1687
1688 out:
1689         if (updated) {
1690                 unsigned long flags;
1691
1692                 spin_lock_irqsave(&dom->lock, flags);
1693                 update_domain(dom);
1694                 spin_unlock_irqrestore(&dom->lock, flags);
1695         }
1696
1697         /* Everything flushed out, free pages now */
1698         free_page_list(freelist);
1699
1700         return ret;
1701 }
1702
1703 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1704                                       unsigned long bus_addr,
1705                                       unsigned long page_size)
1706 {
1707         unsigned long long unmapped;
1708         unsigned long unmap_size;
1709         u64 *pte;
1710
1711         BUG_ON(!is_power_of_2(page_size));
1712
1713         unmapped = 0;
1714
1715         while (unmapped < page_size) {
1716
1717                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1718
1719                 if (pte) {
1720                         int i, count;
1721
1722                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1723                         for (i = 0; i < count; i++)
1724                                 pte[i] = 0ULL;
1725                 }
1726
1727                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1728                 unmapped += unmap_size;
1729         }
1730
1731         BUG_ON(unmapped && !is_power_of_2(unmapped));
1732
1733         return unmapped;
1734 }
1735
1736 /****************************************************************************
1737  *
1738  * The next functions belong to the address allocator for the dma_ops
1739  * interface functions.
1740  *
1741  ****************************************************************************/
1742
1743
1744 static unsigned long dma_ops_alloc_iova(struct device *dev,
1745                                         struct dma_ops_domain *dma_dom,
1746                                         unsigned int pages, u64 dma_mask)
1747 {
1748         unsigned long pfn = 0;
1749
1750         pages = __roundup_pow_of_two(pages);
1751
1752         if (dma_mask > DMA_BIT_MASK(32))
1753                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1754                                       IOVA_PFN(DMA_BIT_MASK(32)), false);
1755
1756         if (!pfn)
1757                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1758                                       IOVA_PFN(dma_mask), true);
1759
1760         return (pfn << PAGE_SHIFT);
1761 }
1762
1763 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1764                               unsigned long address,
1765                               unsigned int pages)
1766 {
1767         pages = __roundup_pow_of_two(pages);
1768         address >>= PAGE_SHIFT;
1769
1770         free_iova_fast(&dma_dom->iovad, address, pages);
1771 }
1772
1773 /****************************************************************************
1774  *
1775  * The next functions belong to the domain allocation. A domain is
1776  * allocated for every IOMMU as the default domain. If device isolation
1777  * is enabled, every device get its own domain. The most important thing
1778  * about domains is the page table mapping the DMA address space they
1779  * contain.
1780  *
1781  ****************************************************************************/
1782
1783 static u16 domain_id_alloc(void)
1784 {
1785         int id;
1786
1787         spin_lock(&pd_bitmap_lock);
1788         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1789         BUG_ON(id == 0);
1790         if (id > 0 && id < MAX_DOMAIN_ID)
1791                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1792         else
1793                 id = 0;
1794         spin_unlock(&pd_bitmap_lock);
1795
1796         return id;
1797 }
1798
1799 static void domain_id_free(int id)
1800 {
1801         spin_lock(&pd_bitmap_lock);
1802         if (id > 0 && id < MAX_DOMAIN_ID)
1803                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1804         spin_unlock(&pd_bitmap_lock);
1805 }
1806
1807 static void free_gcr3_tbl_level1(u64 *tbl)
1808 {
1809         u64 *ptr;
1810         int i;
1811
1812         for (i = 0; i < 512; ++i) {
1813                 if (!(tbl[i] & GCR3_VALID))
1814                         continue;
1815
1816                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1817
1818                 free_page((unsigned long)ptr);
1819         }
1820 }
1821
1822 static void free_gcr3_tbl_level2(u64 *tbl)
1823 {
1824         u64 *ptr;
1825         int i;
1826
1827         for (i = 0; i < 512; ++i) {
1828                 if (!(tbl[i] & GCR3_VALID))
1829                         continue;
1830
1831                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1832
1833                 free_gcr3_tbl_level1(ptr);
1834         }
1835 }
1836
1837 static void free_gcr3_table(struct protection_domain *domain)
1838 {
1839         if (domain->glx == 2)
1840                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1841         else if (domain->glx == 1)
1842                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1843         else
1844                 BUG_ON(domain->glx != 0);
1845
1846         free_page((unsigned long)domain->gcr3_tbl);
1847 }
1848
1849 static void dma_ops_domain_flush_tlb(struct dma_ops_domain *dom)
1850 {
1851         unsigned long flags;
1852
1853         spin_lock_irqsave(&dom->domain.lock, flags);
1854         domain_flush_tlb(&dom->domain);
1855         domain_flush_complete(&dom->domain);
1856         spin_unlock_irqrestore(&dom->domain.lock, flags);
1857 }
1858
1859 static void iova_domain_flush_tlb(struct iova_domain *iovad)
1860 {
1861         struct dma_ops_domain *dom;
1862
1863         dom = container_of(iovad, struct dma_ops_domain, iovad);
1864
1865         dma_ops_domain_flush_tlb(dom);
1866 }
1867
1868 /*
1869  * Free a domain, only used if something went wrong in the
1870  * allocation path and we need to free an already allocated page table
1871  */
1872 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1873 {
1874         if (!dom)
1875                 return;
1876
1877         put_iova_domain(&dom->iovad);
1878
1879         free_pagetable(&dom->domain);
1880
1881         if (dom->domain.id)
1882                 domain_id_free(dom->domain.id);
1883
1884         kfree(dom);
1885 }
1886
1887 /*
1888  * Allocates a new protection domain usable for the dma_ops functions.
1889  * It also initializes the page table and the address allocator data
1890  * structures required for the dma_ops interface
1891  */
1892 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1893 {
1894         struct dma_ops_domain *dma_dom;
1895
1896         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1897         if (!dma_dom)
1898                 return NULL;
1899
1900         if (protection_domain_init(&dma_dom->domain))
1901                 goto free_dma_dom;
1902
1903         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
1904         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1905         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1906         if (!dma_dom->domain.pt_root)
1907                 goto free_dma_dom;
1908
1909         init_iova_domain(&dma_dom->iovad, PAGE_SIZE, IOVA_START_PFN);
1910
1911         if (init_iova_flush_queue(&dma_dom->iovad, iova_domain_flush_tlb, NULL))
1912                 goto free_dma_dom;
1913
1914         /* Initialize reserved ranges */
1915         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
1916
1917         return dma_dom;
1918
1919 free_dma_dom:
1920         dma_ops_domain_free(dma_dom);
1921
1922         return NULL;
1923 }
1924
1925 /*
1926  * little helper function to check whether a given protection domain is a
1927  * dma_ops domain
1928  */
1929 static bool dma_ops_domain(struct protection_domain *domain)
1930 {
1931         return domain->flags & PD_DMA_OPS_MASK;
1932 }
1933
1934 static void set_dte_entry(u16 devid, struct protection_domain *domain,
1935                           bool ats, bool ppr)
1936 {
1937         u64 pte_root = 0;
1938         u64 flags = 0;
1939         u32 old_domid;
1940
1941         if (domain->mode != PAGE_MODE_NONE)
1942                 pte_root = iommu_virt_to_phys(domain->pt_root);
1943
1944         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1945                     << DEV_ENTRY_MODE_SHIFT;
1946         pte_root |= DTE_FLAG_IR | DTE_FLAG_IW | DTE_FLAG_V | DTE_FLAG_TV;
1947
1948         flags = amd_iommu_dev_table[devid].data[1];
1949
1950         if (ats)
1951                 flags |= DTE_FLAG_IOTLB;
1952
1953         if (ppr) {
1954                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
1955
1956                 if (iommu_feature(iommu, FEATURE_EPHSUP))
1957                         pte_root |= 1ULL << DEV_ENTRY_PPR;
1958         }
1959
1960         if (domain->flags & PD_IOMMUV2_MASK) {
1961                 u64 gcr3 = iommu_virt_to_phys(domain->gcr3_tbl);
1962                 u64 glx  = domain->glx;
1963                 u64 tmp;
1964
1965                 pte_root |= DTE_FLAG_GV;
1966                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1967
1968                 /* First mask out possible old values for GCR3 table */
1969                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1970                 flags    &= ~tmp;
1971
1972                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1973                 flags    &= ~tmp;
1974
1975                 /* Encode GCR3 table into DTE */
1976                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1977                 pte_root |= tmp;
1978
1979                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1980                 flags    |= tmp;
1981
1982                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1983                 flags    |= tmp;
1984         }
1985
1986         flags &= ~DEV_DOMID_MASK;
1987         flags |= domain->id;
1988
1989         old_domid = amd_iommu_dev_table[devid].data[1] & DEV_DOMID_MASK;
1990         amd_iommu_dev_table[devid].data[1]  = flags;
1991         amd_iommu_dev_table[devid].data[0]  = pte_root;
1992
1993         /*
1994          * A kdump kernel might be replacing a domain ID that was copied from
1995          * the previous kernel--if so, it needs to flush the translation cache
1996          * entries for the old domain ID that is being overwritten
1997          */
1998         if (old_domid) {
1999                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
2000
2001                 amd_iommu_flush_tlb_domid(iommu, old_domid);
2002         }
2003 }
2004
2005 static void clear_dte_entry(u16 devid)
2006 {
2007         /* remove entry from the device table seen by the hardware */
2008         amd_iommu_dev_table[devid].data[0]  = DTE_FLAG_V | DTE_FLAG_TV;
2009         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
2010
2011         amd_iommu_apply_erratum_63(devid);
2012 }
2013
2014 static void do_attach(struct iommu_dev_data *dev_data,
2015                       struct protection_domain *domain)
2016 {
2017         struct amd_iommu *iommu;
2018         u16 alias;
2019         bool ats;
2020
2021         iommu = amd_iommu_rlookup_table[dev_data->devid];
2022         alias = dev_data->alias;
2023         ats   = dev_data->ats.enabled;
2024
2025         /* Update data structures */
2026         dev_data->domain = domain;
2027         list_add(&dev_data->list, &domain->dev_list);
2028
2029         /* Do reference counting */
2030         domain->dev_iommu[iommu->index] += 1;
2031         domain->dev_cnt                 += 1;
2032
2033         /* Update device table */
2034         set_dte_entry(dev_data->devid, domain, ats, dev_data->iommu_v2);
2035         if (alias != dev_data->devid)
2036                 set_dte_entry(alias, domain, ats, dev_data->iommu_v2);
2037
2038         device_flush_dte(dev_data);
2039 }
2040
2041 static void do_detach(struct iommu_dev_data *dev_data)
2042 {
2043         struct protection_domain *domain = dev_data->domain;
2044         struct amd_iommu *iommu;
2045         u16 alias;
2046
2047         iommu = amd_iommu_rlookup_table[dev_data->devid];
2048         alias = dev_data->alias;
2049
2050         /* Update data structures */
2051         dev_data->domain = NULL;
2052         list_del(&dev_data->list);
2053         clear_dte_entry(dev_data->devid);
2054         if (alias != dev_data->devid)
2055                 clear_dte_entry(alias);
2056
2057         /* Flush the DTE entry */
2058         device_flush_dte(dev_data);
2059
2060         /* Flush IOTLB */
2061         domain_flush_tlb_pde(domain);
2062
2063         /* Wait for the flushes to finish */
2064         domain_flush_complete(domain);
2065
2066         /* decrease reference counters - needs to happen after the flushes */
2067         domain->dev_iommu[iommu->index] -= 1;
2068         domain->dev_cnt                 -= 1;
2069 }
2070
2071 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2072 {
2073         pci_disable_ats(pdev);
2074         pci_disable_pri(pdev);
2075         pci_disable_pasid(pdev);
2076 }
2077
2078 /* FIXME: Change generic reset-function to do the same */
2079 static int pri_reset_while_enabled(struct pci_dev *pdev)
2080 {
2081         u16 control;
2082         int pos;
2083
2084         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2085         if (!pos)
2086                 return -EINVAL;
2087
2088         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2089         control |= PCI_PRI_CTRL_RESET;
2090         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2091
2092         return 0;
2093 }
2094
2095 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2096 {
2097         bool reset_enable;
2098         int reqs, ret;
2099
2100         /* FIXME: Hardcode number of outstanding requests for now */
2101         reqs = 32;
2102         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2103                 reqs = 1;
2104         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2105
2106         /* Only allow access to user-accessible pages */
2107         ret = pci_enable_pasid(pdev, 0);
2108         if (ret)
2109                 goto out_err;
2110
2111         /* First reset the PRI state of the device */
2112         ret = pci_reset_pri(pdev);
2113         if (ret)
2114                 goto out_err;
2115
2116         /* Enable PRI */
2117         ret = pci_enable_pri(pdev, reqs);
2118         if (ret)
2119                 goto out_err;
2120
2121         if (reset_enable) {
2122                 ret = pri_reset_while_enabled(pdev);
2123                 if (ret)
2124                         goto out_err;
2125         }
2126
2127         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2128         if (ret)
2129                 goto out_err;
2130
2131         return 0;
2132
2133 out_err:
2134         pci_disable_pri(pdev);
2135         pci_disable_pasid(pdev);
2136
2137         return ret;
2138 }
2139
2140 /*
2141  * If a device is not yet associated with a domain, this function makes the
2142  * device visible in the domain
2143  */
2144 static int attach_device(struct device *dev,
2145                          struct protection_domain *domain)
2146 {
2147         struct pci_dev *pdev;
2148         struct iommu_dev_data *dev_data;
2149         unsigned long flags;
2150         int ret;
2151
2152         spin_lock_irqsave(&domain->lock, flags);
2153
2154         dev_data = get_dev_data(dev);
2155
2156         spin_lock(&dev_data->lock);
2157
2158         ret = -EBUSY;
2159         if (dev_data->domain != NULL)
2160                 goto out;
2161
2162         if (!dev_is_pci(dev))
2163                 goto skip_ats_check;
2164
2165         pdev = to_pci_dev(dev);
2166         if (domain->flags & PD_IOMMUV2_MASK) {
2167                 ret = -EINVAL;
2168                 if (!dev_data->passthrough)
2169                         goto out;
2170
2171                 if (dev_data->iommu_v2) {
2172                         if (pdev_iommuv2_enable(pdev) != 0)
2173                                 goto out;
2174
2175                         dev_data->ats.enabled = true;
2176                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2177                         dev_data->pri_tlp     = pci_prg_resp_pasid_required(pdev);
2178                 }
2179         } else if (amd_iommu_iotlb_sup &&
2180                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2181                 dev_data->ats.enabled = true;
2182                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2183         }
2184
2185 skip_ats_check:
2186         ret = 0;
2187
2188         do_attach(dev_data, domain);
2189
2190         /*
2191          * We might boot into a crash-kernel here. The crashed kernel
2192          * left the caches in the IOMMU dirty. So we have to flush
2193          * here to evict all dirty stuff.
2194          */
2195         domain_flush_tlb_pde(domain);
2196
2197         domain_flush_complete(domain);
2198
2199 out:
2200         spin_unlock(&dev_data->lock);
2201
2202         spin_unlock_irqrestore(&domain->lock, flags);
2203
2204         return ret;
2205 }
2206
2207 /*
2208  * Removes a device from a protection domain (with devtable_lock held)
2209  */
2210 static void detach_device(struct device *dev)
2211 {
2212         struct protection_domain *domain;
2213         struct iommu_dev_data *dev_data;
2214         unsigned long flags;
2215
2216         dev_data = get_dev_data(dev);
2217         domain   = dev_data->domain;
2218
2219         spin_lock_irqsave(&domain->lock, flags);
2220
2221         spin_lock(&dev_data->lock);
2222
2223         /*
2224          * First check if the device is still attached. It might already
2225          * be detached from its domain because the generic
2226          * iommu_detach_group code detached it and we try again here in
2227          * our alias handling.
2228          */
2229         if (WARN_ON(!dev_data->domain))
2230                 goto out;
2231
2232         do_detach(dev_data);
2233
2234         if (!dev_is_pci(dev))
2235                 goto out;
2236
2237         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2238                 pdev_iommuv2_disable(to_pci_dev(dev));
2239         else if (dev_data->ats.enabled)
2240                 pci_disable_ats(to_pci_dev(dev));
2241
2242         dev_data->ats.enabled = false;
2243
2244 out:
2245         spin_unlock(&dev_data->lock);
2246
2247         spin_unlock_irqrestore(&domain->lock, flags);
2248 }
2249
2250 static int amd_iommu_add_device(struct device *dev)
2251 {
2252         struct iommu_dev_data *dev_data;
2253         struct iommu_domain *domain;
2254         struct amd_iommu *iommu;
2255         int ret, devid;
2256
2257         if (!check_device(dev) || get_dev_data(dev))
2258                 return 0;
2259
2260         devid = get_device_id(dev);
2261         if (devid < 0)
2262                 return devid;
2263
2264         iommu = amd_iommu_rlookup_table[devid];
2265
2266         ret = iommu_init_device(dev);
2267         if (ret) {
2268                 if (ret != -ENOTSUPP)
2269                         dev_err(dev, "Failed to initialize - trying to proceed anyway\n");
2270
2271                 iommu_ignore_device(dev);
2272                 dev->dma_ops = NULL;
2273                 goto out;
2274         }
2275         init_iommu_group(dev);
2276
2277         dev_data = get_dev_data(dev);
2278
2279         BUG_ON(!dev_data);
2280
2281         if (dev_data->iommu_v2)
2282                 iommu_request_dm_for_dev(dev);
2283
2284         /* Domains are initialized for this device - have a look what we ended up with */
2285         domain = iommu_get_domain_for_dev(dev);
2286         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2287                 dev_data->passthrough = true;
2288         else
2289                 dev->dma_ops = &amd_iommu_dma_ops;
2290
2291 out:
2292         iommu_completion_wait(iommu);
2293
2294         return 0;
2295 }
2296
2297 static void amd_iommu_remove_device(struct device *dev)
2298 {
2299         struct amd_iommu *iommu;
2300         int devid;
2301
2302         if (!check_device(dev))
2303                 return;
2304
2305         devid = get_device_id(dev);
2306         if (devid < 0)
2307                 return;
2308
2309         iommu = amd_iommu_rlookup_table[devid];
2310
2311         iommu_uninit_device(dev);
2312         iommu_completion_wait(iommu);
2313 }
2314
2315 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2316 {
2317         if (dev_is_pci(dev))
2318                 return pci_device_group(dev);
2319
2320         return acpihid_device_group(dev);
2321 }
2322
2323 /*****************************************************************************
2324  *
2325  * The next functions belong to the dma_ops mapping/unmapping code.
2326  *
2327  *****************************************************************************/
2328
2329 /*
2330  * In the dma_ops path we only have the struct device. This function
2331  * finds the corresponding IOMMU, the protection domain and the
2332  * requestor id for a given device.
2333  * If the device is not yet associated with a domain this is also done
2334  * in this function.
2335  */
2336 static struct protection_domain *get_domain(struct device *dev)
2337 {
2338         struct protection_domain *domain;
2339         struct iommu_domain *io_domain;
2340
2341         if (!check_device(dev))
2342                 return ERR_PTR(-EINVAL);
2343
2344         domain = get_dev_data(dev)->domain;
2345         if (domain == NULL && get_dev_data(dev)->defer_attach) {
2346                 get_dev_data(dev)->defer_attach = false;
2347                 io_domain = iommu_get_domain_for_dev(dev);
2348                 domain = to_pdomain(io_domain);
2349                 attach_device(dev, domain);
2350         }
2351         if (domain == NULL)
2352                 return ERR_PTR(-EBUSY);
2353
2354         if (!dma_ops_domain(domain))
2355                 return ERR_PTR(-EBUSY);
2356
2357         return domain;
2358 }
2359
2360 static void update_device_table(struct protection_domain *domain)
2361 {
2362         struct iommu_dev_data *dev_data;
2363
2364         list_for_each_entry(dev_data, &domain->dev_list, list) {
2365                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled,
2366                               dev_data->iommu_v2);
2367
2368                 if (dev_data->devid == dev_data->alias)
2369                         continue;
2370
2371                 /* There is an alias, update device table entry for it */
2372                 set_dte_entry(dev_data->alias, domain, dev_data->ats.enabled,
2373                               dev_data->iommu_v2);
2374         }
2375 }
2376
2377 static void update_domain(struct protection_domain *domain)
2378 {
2379         update_device_table(domain);
2380
2381         domain_flush_devices(domain);
2382         domain_flush_tlb_pde(domain);
2383 }
2384
2385 static int dir2prot(enum dma_data_direction direction)
2386 {
2387         if (direction == DMA_TO_DEVICE)
2388                 return IOMMU_PROT_IR;
2389         else if (direction == DMA_FROM_DEVICE)
2390                 return IOMMU_PROT_IW;
2391         else if (direction == DMA_BIDIRECTIONAL)
2392                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2393         else
2394                 return 0;
2395 }
2396
2397 /*
2398  * This function contains common code for mapping of a physically
2399  * contiguous memory region into DMA address space. It is used by all
2400  * mapping functions provided with this IOMMU driver.
2401  * Must be called with the domain lock held.
2402  */
2403 static dma_addr_t __map_single(struct device *dev,
2404                                struct dma_ops_domain *dma_dom,
2405                                phys_addr_t paddr,
2406                                size_t size,
2407                                enum dma_data_direction direction,
2408                                u64 dma_mask)
2409 {
2410         dma_addr_t offset = paddr & ~PAGE_MASK;
2411         dma_addr_t address, start, ret;
2412         unsigned long flags;
2413         unsigned int pages;
2414         int prot = 0;
2415         int i;
2416
2417         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2418         paddr &= PAGE_MASK;
2419
2420         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2421         if (!address)
2422                 goto out;
2423
2424         prot = dir2prot(direction);
2425
2426         start = address;
2427         for (i = 0; i < pages; ++i) {
2428                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2429                                      PAGE_SIZE, prot, GFP_ATOMIC);
2430                 if (ret)
2431                         goto out_unmap;
2432
2433                 paddr += PAGE_SIZE;
2434                 start += PAGE_SIZE;
2435         }
2436         address += offset;
2437
2438         domain_flush_np_cache(&dma_dom->domain, address, size);
2439
2440 out:
2441         return address;
2442
2443 out_unmap:
2444
2445         for (--i; i >= 0; --i) {
2446                 start -= PAGE_SIZE;
2447                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2448         }
2449
2450         spin_lock_irqsave(&dma_dom->domain.lock, flags);
2451         domain_flush_tlb(&dma_dom->domain);
2452         domain_flush_complete(&dma_dom->domain);
2453         spin_unlock_irqrestore(&dma_dom->domain.lock, flags);
2454
2455         dma_ops_free_iova(dma_dom, address, pages);
2456
2457         return DMA_MAPPING_ERROR;
2458 }
2459
2460 /*
2461  * Does the reverse of the __map_single function. Must be called with
2462  * the domain lock held too
2463  */
2464 static void __unmap_single(struct dma_ops_domain *dma_dom,
2465                            dma_addr_t dma_addr,
2466                            size_t size,
2467                            int dir)
2468 {
2469         dma_addr_t i, start;
2470         unsigned int pages;
2471
2472         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2473         dma_addr &= PAGE_MASK;
2474         start = dma_addr;
2475
2476         for (i = 0; i < pages; ++i) {
2477                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2478                 start += PAGE_SIZE;
2479         }
2480
2481         if (amd_iommu_unmap_flush) {
2482                 unsigned long flags;
2483
2484                 spin_lock_irqsave(&dma_dom->domain.lock, flags);
2485                 domain_flush_tlb(&dma_dom->domain);
2486                 domain_flush_complete(&dma_dom->domain);
2487                 spin_unlock_irqrestore(&dma_dom->domain.lock, flags);
2488                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2489         } else {
2490                 pages = __roundup_pow_of_two(pages);
2491                 queue_iova(&dma_dom->iovad, dma_addr >> PAGE_SHIFT, pages, 0);
2492         }
2493 }
2494
2495 /*
2496  * The exported map_single function for dma_ops.
2497  */
2498 static dma_addr_t map_page(struct device *dev, struct page *page,
2499                            unsigned long offset, size_t size,
2500                            enum dma_data_direction dir,
2501                            unsigned long attrs)
2502 {
2503         phys_addr_t paddr = page_to_phys(page) + offset;
2504         struct protection_domain *domain;
2505         struct dma_ops_domain *dma_dom;
2506         u64 dma_mask;
2507
2508         domain = get_domain(dev);
2509         if (PTR_ERR(domain) == -EINVAL)
2510                 return (dma_addr_t)paddr;
2511         else if (IS_ERR(domain))
2512                 return DMA_MAPPING_ERROR;
2513
2514         dma_mask = *dev->dma_mask;
2515         dma_dom = to_dma_ops_domain(domain);
2516
2517         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2518 }
2519
2520 /*
2521  * The exported unmap_single function for dma_ops.
2522  */
2523 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2524                        enum dma_data_direction dir, unsigned long attrs)
2525 {
2526         struct protection_domain *domain;
2527         struct dma_ops_domain *dma_dom;
2528
2529         domain = get_domain(dev);
2530         if (IS_ERR(domain))
2531                 return;
2532
2533         dma_dom = to_dma_ops_domain(domain);
2534
2535         __unmap_single(dma_dom, dma_addr, size, dir);
2536 }
2537
2538 static int sg_num_pages(struct device *dev,
2539                         struct scatterlist *sglist,
2540                         int nelems)
2541 {
2542         unsigned long mask, boundary_size;
2543         struct scatterlist *s;
2544         int i, npages = 0;
2545
2546         mask          = dma_get_seg_boundary(dev);
2547         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2548                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2549
2550         for_each_sg(sglist, s, nelems, i) {
2551                 int p, n;
2552
2553                 s->dma_address = npages << PAGE_SHIFT;
2554                 p = npages % boundary_size;
2555                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2556                 if (p + n > boundary_size)
2557                         npages += boundary_size - p;
2558                 npages += n;
2559         }
2560
2561         return npages;
2562 }
2563
2564 /*
2565  * The exported map_sg function for dma_ops (handles scatter-gather
2566  * lists).
2567  */
2568 static int map_sg(struct device *dev, struct scatterlist *sglist,
2569                   int nelems, enum dma_data_direction direction,
2570                   unsigned long attrs)
2571 {
2572         int mapped_pages = 0, npages = 0, prot = 0, i;
2573         struct protection_domain *domain;
2574         struct dma_ops_domain *dma_dom;
2575         struct scatterlist *s;
2576         unsigned long address;
2577         u64 dma_mask;
2578         int ret;
2579
2580         domain = get_domain(dev);
2581         if (IS_ERR(domain))
2582                 return 0;
2583
2584         dma_dom  = to_dma_ops_domain(domain);
2585         dma_mask = *dev->dma_mask;
2586
2587         npages = sg_num_pages(dev, sglist, nelems);
2588
2589         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2590         if (!address)
2591                 goto out_err;
2592
2593         prot = dir2prot(direction);
2594
2595         /* Map all sg entries */
2596         for_each_sg(sglist, s, nelems, i) {
2597                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2598
2599                 for (j = 0; j < pages; ++j) {
2600                         unsigned long bus_addr, phys_addr;
2601
2602                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2603                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2604                         ret = iommu_map_page(domain, bus_addr, phys_addr,
2605                                              PAGE_SIZE, prot,
2606                                              GFP_ATOMIC | __GFP_NOWARN);
2607                         if (ret)
2608                                 goto out_unmap;
2609
2610                         mapped_pages += 1;
2611                 }
2612         }
2613
2614         /* Everything is mapped - write the right values into s->dma_address */
2615         for_each_sg(sglist, s, nelems, i) {
2616                 /*
2617                  * Add in the remaining piece of the scatter-gather offset that
2618                  * was masked out when we were determining the physical address
2619                  * via (sg_phys(s) & PAGE_MASK) earlier.
2620                  */
2621                 s->dma_address += address + (s->offset & ~PAGE_MASK);
2622                 s->dma_length   = s->length;
2623         }
2624
2625         if (s)
2626                 domain_flush_np_cache(domain, s->dma_address, s->dma_length);
2627
2628         return nelems;
2629
2630 out_unmap:
2631         dev_err(dev, "IOMMU mapping error in map_sg (io-pages: %d reason: %d)\n",
2632                 npages, ret);
2633
2634         for_each_sg(sglist, s, nelems, i) {
2635                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2636
2637                 for (j = 0; j < pages; ++j) {
2638                         unsigned long bus_addr;
2639
2640                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2641                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2642
2643                         if (--mapped_pages == 0)
2644                                 goto out_free_iova;
2645                 }
2646         }
2647
2648 out_free_iova:
2649         free_iova_fast(&dma_dom->iovad, address >> PAGE_SHIFT, npages);
2650
2651 out_err:
2652         return 0;
2653 }
2654
2655 /*
2656  * The exported map_sg function for dma_ops (handles scatter-gather
2657  * lists).
2658  */
2659 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2660                      int nelems, enum dma_data_direction dir,
2661                      unsigned long attrs)
2662 {
2663         struct protection_domain *domain;
2664         struct dma_ops_domain *dma_dom;
2665         unsigned long startaddr;
2666         int npages;
2667
2668         domain = get_domain(dev);
2669         if (IS_ERR(domain))
2670                 return;
2671
2672         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2673         dma_dom   = to_dma_ops_domain(domain);
2674         npages    = sg_num_pages(dev, sglist, nelems);
2675
2676         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2677 }
2678
2679 /*
2680  * The exported alloc_coherent function for dma_ops.
2681  */
2682 static void *alloc_coherent(struct device *dev, size_t size,
2683                             dma_addr_t *dma_addr, gfp_t flag,
2684                             unsigned long attrs)
2685 {
2686         u64 dma_mask = dev->coherent_dma_mask;
2687         struct protection_domain *domain;
2688         struct dma_ops_domain *dma_dom;
2689         struct page *page;
2690
2691         domain = get_domain(dev);
2692         if (PTR_ERR(domain) == -EINVAL) {
2693                 page = alloc_pages(flag, get_order(size));
2694                 *dma_addr = page_to_phys(page);
2695                 return page_address(page);
2696         } else if (IS_ERR(domain))
2697                 return NULL;
2698
2699         dma_dom   = to_dma_ops_domain(domain);
2700         size      = PAGE_ALIGN(size);
2701         dma_mask  = dev->coherent_dma_mask;
2702         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2703         flag     |= __GFP_ZERO;
2704
2705         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2706         if (!page) {
2707                 if (!gfpflags_allow_blocking(flag))
2708                         return NULL;
2709
2710                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2711                                         get_order(size), flag & __GFP_NOWARN);
2712                 if (!page)
2713                         return NULL;
2714         }
2715
2716         if (!dma_mask)
2717                 dma_mask = *dev->dma_mask;
2718
2719         *dma_addr = __map_single(dev, dma_dom, page_to_phys(page),
2720                                  size, DMA_BIDIRECTIONAL, dma_mask);
2721
2722         if (*dma_addr == DMA_MAPPING_ERROR)
2723                 goto out_free;
2724
2725         return page_address(page);
2726
2727 out_free:
2728
2729         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2730                 __free_pages(page, get_order(size));
2731
2732         return NULL;
2733 }
2734
2735 /*
2736  * The exported free_coherent function for dma_ops.
2737  */
2738 static void free_coherent(struct device *dev, size_t size,
2739                           void *virt_addr, dma_addr_t dma_addr,
2740                           unsigned long attrs)
2741 {
2742         struct protection_domain *domain;
2743         struct dma_ops_domain *dma_dom;
2744         struct page *page;
2745
2746         page = virt_to_page(virt_addr);
2747         size = PAGE_ALIGN(size);
2748
2749         domain = get_domain(dev);
2750         if (IS_ERR(domain))
2751                 goto free_mem;
2752
2753         dma_dom = to_dma_ops_domain(domain);
2754
2755         __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2756
2757 free_mem:
2758         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2759                 __free_pages(page, get_order(size));
2760 }
2761
2762 /*
2763  * This function is called by the DMA layer to find out if we can handle a
2764  * particular device. It is part of the dma_ops.
2765  */
2766 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2767 {
2768         if (!dma_direct_supported(dev, mask))
2769                 return 0;
2770         return check_device(dev);
2771 }
2772
2773 static const struct dma_map_ops amd_iommu_dma_ops = {
2774         .alloc          = alloc_coherent,
2775         .free           = free_coherent,
2776         .map_page       = map_page,
2777         .unmap_page     = unmap_page,
2778         .map_sg         = map_sg,
2779         .unmap_sg       = unmap_sg,
2780         .dma_supported  = amd_iommu_dma_supported,
2781         .mmap           = dma_common_mmap,
2782         .get_sgtable    = dma_common_get_sgtable,
2783 };
2784
2785 static int init_reserved_iova_ranges(void)
2786 {
2787         struct pci_dev *pdev = NULL;
2788         struct iova *val;
2789
2790         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE, IOVA_START_PFN);
2791
2792         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2793                           &reserved_rbtree_key);
2794
2795         /* MSI memory range */
2796         val = reserve_iova(&reserved_iova_ranges,
2797                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2798         if (!val) {
2799                 pr_err("Reserving MSI range failed\n");
2800                 return -ENOMEM;
2801         }
2802
2803         /* HT memory range */
2804         val = reserve_iova(&reserved_iova_ranges,
2805                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2806         if (!val) {
2807                 pr_err("Reserving HT range failed\n");
2808                 return -ENOMEM;
2809         }
2810
2811         /*
2812          * Memory used for PCI resources
2813          * FIXME: Check whether we can reserve the PCI-hole completly
2814          */
2815         for_each_pci_dev(pdev) {
2816                 int i;
2817
2818                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2819                         struct resource *r = &pdev->resource[i];
2820
2821                         if (!(r->flags & IORESOURCE_MEM))
2822                                 continue;
2823
2824                         val = reserve_iova(&reserved_iova_ranges,
2825                                            IOVA_PFN(r->start),
2826                                            IOVA_PFN(r->end));
2827                         if (!val) {
2828                                 pci_err(pdev, "Reserve pci-resource range %pR failed\n", r);
2829                                 return -ENOMEM;
2830                         }
2831                 }
2832         }
2833
2834         return 0;
2835 }
2836
2837 int __init amd_iommu_init_api(void)
2838 {
2839         int ret, err = 0;
2840
2841         ret = iova_cache_get();
2842         if (ret)
2843                 return ret;
2844
2845         ret = init_reserved_iova_ranges();
2846         if (ret)
2847                 return ret;
2848
2849         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2850         if (err)
2851                 return err;
2852 #ifdef CONFIG_ARM_AMBA
2853         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2854         if (err)
2855                 return err;
2856 #endif
2857         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2858         if (err)
2859                 return err;
2860
2861         return 0;
2862 }
2863
2864 int __init amd_iommu_init_dma_ops(void)
2865 {
2866         swiotlb        = (iommu_default_passthrough() || sme_me_mask) ? 1 : 0;
2867         iommu_detected = 1;
2868
2869         if (amd_iommu_unmap_flush)
2870                 pr_info("IO/TLB flush on unmap enabled\n");
2871         else
2872                 pr_info("Lazy IO/TLB flushing enabled\n");
2873
2874         return 0;
2875
2876 }
2877
2878 /*****************************************************************************
2879  *
2880  * The following functions belong to the exported interface of AMD IOMMU
2881  *
2882  * This interface allows access to lower level functions of the IOMMU
2883  * like protection domain handling and assignement of devices to domains
2884  * which is not possible with the dma_ops interface.
2885  *
2886  *****************************************************************************/
2887
2888 static void cleanup_domain(struct protection_domain *domain)
2889 {
2890         struct iommu_dev_data *entry;
2891         unsigned long flags;
2892
2893         spin_lock_irqsave(&domain->lock, flags);
2894
2895         while (!list_empty(&domain->dev_list)) {
2896                 entry = list_first_entry(&domain->dev_list,
2897                                          struct iommu_dev_data, list);
2898                 BUG_ON(!entry->domain);
2899                 do_detach(entry);
2900         }
2901
2902         spin_unlock_irqrestore(&domain->lock, flags);
2903 }
2904
2905 static void protection_domain_free(struct protection_domain *domain)
2906 {
2907         if (!domain)
2908                 return;
2909
2910         if (domain->id)
2911                 domain_id_free(domain->id);
2912
2913         kfree(domain);
2914 }
2915
2916 static int protection_domain_init(struct protection_domain *domain)
2917 {
2918         spin_lock_init(&domain->lock);
2919         mutex_init(&domain->api_lock);
2920         domain->id = domain_id_alloc();
2921         if (!domain->id)
2922                 return -ENOMEM;
2923         INIT_LIST_HEAD(&domain->dev_list);
2924
2925         return 0;
2926 }
2927
2928 static struct protection_domain *protection_domain_alloc(void)
2929 {
2930         struct protection_domain *domain;
2931
2932         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2933         if (!domain)
2934                 return NULL;
2935
2936         if (protection_domain_init(domain))
2937                 goto out_err;
2938
2939         return domain;
2940
2941 out_err:
2942         kfree(domain);
2943
2944         return NULL;
2945 }
2946
2947 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2948 {
2949         struct protection_domain *pdomain;
2950         struct dma_ops_domain *dma_domain;
2951
2952         switch (type) {
2953         case IOMMU_DOMAIN_UNMANAGED:
2954                 pdomain = protection_domain_alloc();
2955                 if (!pdomain)
2956                         return NULL;
2957
2958                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2959                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2960                 if (!pdomain->pt_root) {
2961                         protection_domain_free(pdomain);
2962                         return NULL;
2963                 }
2964
2965                 pdomain->domain.geometry.aperture_start = 0;
2966                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2967                 pdomain->domain.geometry.force_aperture = true;
2968
2969                 break;
2970         case IOMMU_DOMAIN_DMA:
2971                 dma_domain = dma_ops_domain_alloc();
2972                 if (!dma_domain) {
2973                         pr_err("Failed to allocate\n");
2974                         return NULL;
2975                 }
2976                 pdomain = &dma_domain->domain;
2977                 break;
2978         case IOMMU_DOMAIN_IDENTITY:
2979                 pdomain = protection_domain_alloc();
2980                 if (!pdomain)
2981                         return NULL;
2982
2983                 pdomain->mode = PAGE_MODE_NONE;
2984                 break;
2985         default:
2986                 return NULL;
2987         }
2988
2989         return &pdomain->domain;
2990 }
2991
2992 static void amd_iommu_domain_free(struct iommu_domain *dom)
2993 {
2994         struct protection_domain *domain;
2995         struct dma_ops_domain *dma_dom;
2996
2997         domain = to_pdomain(dom);
2998
2999         if (domain->dev_cnt > 0)
3000                 cleanup_domain(domain);
3001
3002         BUG_ON(domain->dev_cnt != 0);
3003
3004         if (!dom)
3005                 return;
3006
3007         switch (dom->type) {
3008         case IOMMU_DOMAIN_DMA:
3009                 /* Now release the domain */
3010                 dma_dom = to_dma_ops_domain(domain);
3011                 dma_ops_domain_free(dma_dom);
3012                 break;
3013         default:
3014                 if (domain->mode != PAGE_MODE_NONE)
3015                         free_pagetable(domain);
3016
3017                 if (domain->flags & PD_IOMMUV2_MASK)
3018                         free_gcr3_table(domain);
3019
3020                 protection_domain_free(domain);
3021                 break;
3022         }
3023 }
3024
3025 static void amd_iommu_detach_device(struct iommu_domain *dom,
3026                                     struct device *dev)
3027 {
3028         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3029         struct amd_iommu *iommu;
3030         int devid;
3031
3032         if (!check_device(dev))
3033                 return;
3034
3035         devid = get_device_id(dev);
3036         if (devid < 0)
3037                 return;
3038
3039         if (dev_data->domain != NULL)
3040                 detach_device(dev);
3041
3042         iommu = amd_iommu_rlookup_table[devid];
3043         if (!iommu)
3044                 return;
3045
3046 #ifdef CONFIG_IRQ_REMAP
3047         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
3048             (dom->type == IOMMU_DOMAIN_UNMANAGED))
3049                 dev_data->use_vapic = 0;
3050 #endif
3051
3052         iommu_completion_wait(iommu);
3053 }
3054
3055 static int amd_iommu_attach_device(struct iommu_domain *dom,
3056                                    struct device *dev)
3057 {
3058         struct protection_domain *domain = to_pdomain(dom);
3059         struct iommu_dev_data *dev_data;
3060         struct amd_iommu *iommu;
3061         int ret;
3062
3063         if (!check_device(dev))
3064                 return -EINVAL;
3065
3066         dev_data = dev->archdata.iommu;
3067
3068         iommu = amd_iommu_rlookup_table[dev_data->devid];
3069         if (!iommu)
3070                 return -EINVAL;
3071
3072         if (dev_data->domain)
3073                 detach_device(dev);
3074
3075         ret = attach_device(dev, domain);
3076
3077 #ifdef CONFIG_IRQ_REMAP
3078         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
3079                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
3080                         dev_data->use_vapic = 1;
3081                 else
3082                         dev_data->use_vapic = 0;
3083         }
3084 #endif
3085
3086         iommu_completion_wait(iommu);
3087
3088         return ret;
3089 }
3090
3091 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3092                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3093 {
3094         struct protection_domain *domain = to_pdomain(dom);
3095         int prot = 0;
3096         int ret;
3097
3098         if (domain->mode == PAGE_MODE_NONE)
3099                 return -EINVAL;
3100
3101         if (iommu_prot & IOMMU_READ)
3102                 prot |= IOMMU_PROT_IR;
3103         if (iommu_prot & IOMMU_WRITE)
3104                 prot |= IOMMU_PROT_IW;
3105
3106         mutex_lock(&domain->api_lock);
3107         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3108         mutex_unlock(&domain->api_lock);
3109
3110         domain_flush_np_cache(domain, iova, page_size);
3111
3112         return ret;
3113 }
3114
3115 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3116                               size_t page_size,
3117                               struct iommu_iotlb_gather *gather)
3118 {
3119         struct protection_domain *domain = to_pdomain(dom);
3120         size_t unmap_size;
3121
3122         if (domain->mode == PAGE_MODE_NONE)
3123                 return 0;
3124
3125         mutex_lock(&domain->api_lock);
3126         unmap_size = iommu_unmap_page(domain, iova, page_size);
3127         mutex_unlock(&domain->api_lock);
3128
3129         return unmap_size;
3130 }
3131
3132 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3133                                           dma_addr_t iova)
3134 {
3135         struct protection_domain *domain = to_pdomain(dom);
3136         unsigned long offset_mask, pte_pgsize;
3137         u64 *pte, __pte;
3138
3139         if (domain->mode == PAGE_MODE_NONE)
3140                 return iova;
3141
3142         pte = fetch_pte(domain, iova, &pte_pgsize);
3143
3144         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3145                 return 0;
3146
3147         offset_mask = pte_pgsize - 1;
3148         __pte       = __sme_clr(*pte & PM_ADDR_MASK);
3149
3150         return (__pte & ~offset_mask) | (iova & offset_mask);
3151 }
3152
3153 static bool amd_iommu_capable(enum iommu_cap cap)
3154 {
3155         switch (cap) {
3156         case IOMMU_CAP_CACHE_COHERENCY:
3157                 return true;
3158         case IOMMU_CAP_INTR_REMAP:
3159                 return (irq_remapping_enabled == 1);
3160         case IOMMU_CAP_NOEXEC:
3161                 return false;
3162         default:
3163                 break;
3164         }
3165
3166         return false;
3167 }
3168
3169 static void amd_iommu_get_resv_regions(struct device *dev,
3170                                        struct list_head *head)
3171 {
3172         struct iommu_resv_region *region;
3173         struct unity_map_entry *entry;
3174         int devid;
3175
3176         devid = get_device_id(dev);
3177         if (devid < 0)
3178                 return;
3179
3180         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3181                 int type, prot = 0;
3182                 size_t length;
3183
3184                 if (devid < entry->devid_start || devid > entry->devid_end)
3185                         continue;
3186
3187                 type   = IOMMU_RESV_DIRECT;
3188                 length = entry->address_end - entry->address_start;
3189                 if (entry->prot & IOMMU_PROT_IR)
3190                         prot |= IOMMU_READ;
3191                 if (entry->prot & IOMMU_PROT_IW)
3192                         prot |= IOMMU_WRITE;
3193                 if (entry->prot & IOMMU_UNITY_MAP_FLAG_EXCL_RANGE)
3194                         /* Exclusion range */
3195                         type = IOMMU_RESV_RESERVED;
3196
3197                 region = iommu_alloc_resv_region(entry->address_start,
3198                                                  length, prot, type);
3199                 if (!region) {
3200                         dev_err(dev, "Out of memory allocating dm-regions\n");
3201                         return;
3202                 }
3203                 list_add_tail(&region->list, head);
3204         }
3205
3206         region = iommu_alloc_resv_region(MSI_RANGE_START,
3207                                          MSI_RANGE_END - MSI_RANGE_START + 1,
3208                                          0, IOMMU_RESV_MSI);
3209         if (!region)
3210                 return;
3211         list_add_tail(&region->list, head);
3212
3213         region = iommu_alloc_resv_region(HT_RANGE_START,
3214                                          HT_RANGE_END - HT_RANGE_START + 1,
3215                                          0, IOMMU_RESV_RESERVED);
3216         if (!region)
3217                 return;
3218         list_add_tail(&region->list, head);
3219 }
3220
3221 static void amd_iommu_put_resv_regions(struct device *dev,
3222                                      struct list_head *head)
3223 {
3224         struct iommu_resv_region *entry, *next;
3225
3226         list_for_each_entry_safe(entry, next, head, list)
3227                 kfree(entry);
3228 }
3229
3230 static void amd_iommu_apply_resv_region(struct device *dev,
3231                                       struct iommu_domain *domain,
3232                                       struct iommu_resv_region *region)
3233 {
3234         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3235         unsigned long start, end;
3236
3237         start = IOVA_PFN(region->start);
3238         end   = IOVA_PFN(region->start + region->length - 1);
3239
3240         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3241 }
3242
3243 static bool amd_iommu_is_attach_deferred(struct iommu_domain *domain,
3244                                          struct device *dev)
3245 {
3246         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3247         return dev_data->defer_attach;
3248 }
3249
3250 static void amd_iommu_flush_iotlb_all(struct iommu_domain *domain)
3251 {
3252         struct protection_domain *dom = to_pdomain(domain);
3253         unsigned long flags;
3254
3255         spin_lock_irqsave(&dom->lock, flags);
3256         domain_flush_tlb_pde(dom);
3257         domain_flush_complete(dom);
3258         spin_unlock_irqrestore(&dom->lock, flags);
3259 }
3260
3261 static void amd_iommu_iotlb_sync(struct iommu_domain *domain,
3262                                  struct iommu_iotlb_gather *gather)
3263 {
3264         amd_iommu_flush_iotlb_all(domain);
3265 }
3266
3267 const struct iommu_ops amd_iommu_ops = {
3268         .capable = amd_iommu_capable,
3269         .domain_alloc = amd_iommu_domain_alloc,
3270         .domain_free  = amd_iommu_domain_free,
3271         .attach_dev = amd_iommu_attach_device,
3272         .detach_dev = amd_iommu_detach_device,
3273         .map = amd_iommu_map,
3274         .unmap = amd_iommu_unmap,
3275         .iova_to_phys = amd_iommu_iova_to_phys,
3276         .add_device = amd_iommu_add_device,
3277         .remove_device = amd_iommu_remove_device,
3278         .device_group = amd_iommu_device_group,
3279         .get_resv_regions = amd_iommu_get_resv_regions,
3280         .put_resv_regions = amd_iommu_put_resv_regions,
3281         .apply_resv_region = amd_iommu_apply_resv_region,
3282         .is_attach_deferred = amd_iommu_is_attach_deferred,
3283         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3284         .flush_iotlb_all = amd_iommu_flush_iotlb_all,
3285         .iotlb_sync = amd_iommu_iotlb_sync,
3286 };
3287
3288 /*****************************************************************************
3289  *
3290  * The next functions do a basic initialization of IOMMU for pass through
3291  * mode
3292  *
3293  * In passthrough mode the IOMMU is initialized and enabled but not used for
3294  * DMA-API translation.
3295  *
3296  *****************************************************************************/
3297
3298 /* IOMMUv2 specific functions */
3299 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3300 {
3301         return atomic_notifier_chain_register(&ppr_notifier, nb);
3302 }
3303 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3304
3305 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3306 {
3307         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3308 }
3309 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3310
3311 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3312 {
3313         struct protection_domain *domain = to_pdomain(dom);
3314         unsigned long flags;
3315
3316         spin_lock_irqsave(&domain->lock, flags);
3317
3318         /* Update data structure */
3319         domain->mode    = PAGE_MODE_NONE;
3320
3321         /* Make changes visible to IOMMUs */
3322         update_domain(domain);
3323
3324         /* Page-table is not visible to IOMMU anymore, so free it */
3325         free_pagetable(domain);
3326
3327         spin_unlock_irqrestore(&domain->lock, flags);
3328 }
3329 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3330
3331 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3332 {
3333         struct protection_domain *domain = to_pdomain(dom);
3334         unsigned long flags;
3335         int levels, ret;
3336
3337         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3338                 return -EINVAL;
3339
3340         /* Number of GCR3 table levels required */
3341         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3342                 levels += 1;
3343
3344         if (levels > amd_iommu_max_glx_val)
3345                 return -EINVAL;
3346
3347         spin_lock_irqsave(&domain->lock, flags);
3348
3349         /*
3350          * Save us all sanity checks whether devices already in the
3351          * domain support IOMMUv2. Just force that the domain has no
3352          * devices attached when it is switched into IOMMUv2 mode.
3353          */
3354         ret = -EBUSY;
3355         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3356                 goto out;
3357
3358         ret = -ENOMEM;
3359         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3360         if (domain->gcr3_tbl == NULL)
3361                 goto out;
3362
3363         domain->glx      = levels;
3364         domain->flags   |= PD_IOMMUV2_MASK;
3365
3366         update_domain(domain);
3367
3368         ret = 0;
3369
3370 out:
3371         spin_unlock_irqrestore(&domain->lock, flags);
3372
3373         return ret;
3374 }
3375 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3376
3377 static int __flush_pasid(struct protection_domain *domain, int pasid,
3378                          u64 address, bool size)
3379 {
3380         struct iommu_dev_data *dev_data;
3381         struct iommu_cmd cmd;
3382         int i, ret;
3383
3384         if (!(domain->flags & PD_IOMMUV2_MASK))
3385                 return -EINVAL;
3386
3387         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3388
3389         /*
3390          * IOMMU TLB needs to be flushed before Device TLB to
3391          * prevent device TLB refill from IOMMU TLB
3392          */
3393         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
3394                 if (domain->dev_iommu[i] == 0)
3395                         continue;
3396
3397                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3398                 if (ret != 0)
3399                         goto out;
3400         }
3401
3402         /* Wait until IOMMU TLB flushes are complete */
3403         domain_flush_complete(domain);
3404
3405         /* Now flush device TLBs */
3406         list_for_each_entry(dev_data, &domain->dev_list, list) {
3407                 struct amd_iommu *iommu;
3408                 int qdep;
3409
3410                 /*
3411                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3412                  * domain.
3413                  */
3414                 if (!dev_data->ats.enabled)
3415                         continue;
3416
3417                 qdep  = dev_data->ats.qdep;
3418                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3419
3420                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3421                                       qdep, address, size);
3422
3423                 ret = iommu_queue_command(iommu, &cmd);
3424                 if (ret != 0)
3425                         goto out;
3426         }
3427
3428         /* Wait until all device TLBs are flushed */
3429         domain_flush_complete(domain);
3430
3431         ret = 0;
3432
3433 out:
3434
3435         return ret;
3436 }
3437
3438 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3439                                   u64 address)
3440 {
3441         return __flush_pasid(domain, pasid, address, false);
3442 }
3443
3444 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3445                          u64 address)
3446 {
3447         struct protection_domain *domain = to_pdomain(dom);
3448         unsigned long flags;
3449         int ret;
3450
3451         spin_lock_irqsave(&domain->lock, flags);
3452         ret = __amd_iommu_flush_page(domain, pasid, address);
3453         spin_unlock_irqrestore(&domain->lock, flags);
3454
3455         return ret;
3456 }
3457 EXPORT_SYMBOL(amd_iommu_flush_page);
3458
3459 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3460 {
3461         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3462                              true);
3463 }
3464
3465 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3466 {
3467         struct protection_domain *domain = to_pdomain(dom);
3468         unsigned long flags;
3469         int ret;
3470
3471         spin_lock_irqsave(&domain->lock, flags);
3472         ret = __amd_iommu_flush_tlb(domain, pasid);
3473         spin_unlock_irqrestore(&domain->lock, flags);
3474
3475         return ret;
3476 }
3477 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3478
3479 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3480 {
3481         int index;
3482         u64 *pte;
3483
3484         while (true) {
3485
3486                 index = (pasid >> (9 * level)) & 0x1ff;
3487                 pte   = &root[index];
3488
3489                 if (level == 0)
3490                         break;
3491
3492                 if (!(*pte & GCR3_VALID)) {
3493                         if (!alloc)
3494                                 return NULL;
3495
3496                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3497                         if (root == NULL)
3498                                 return NULL;
3499
3500                         *pte = iommu_virt_to_phys(root) | GCR3_VALID;
3501                 }
3502
3503                 root = iommu_phys_to_virt(*pte & PAGE_MASK);
3504
3505                 level -= 1;
3506         }
3507
3508         return pte;
3509 }
3510
3511 static int __set_gcr3(struct protection_domain *domain, int pasid,
3512                       unsigned long cr3)
3513 {
3514         u64 *pte;
3515
3516         if (domain->mode != PAGE_MODE_NONE)
3517                 return -EINVAL;
3518
3519         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3520         if (pte == NULL)
3521                 return -ENOMEM;
3522
3523         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3524
3525         return __amd_iommu_flush_tlb(domain, pasid);
3526 }
3527
3528 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3529 {
3530         u64 *pte;
3531
3532         if (domain->mode != PAGE_MODE_NONE)
3533                 return -EINVAL;
3534
3535         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3536         if (pte == NULL)
3537                 return 0;
3538
3539         *pte = 0;
3540
3541         return __amd_iommu_flush_tlb(domain, pasid);
3542 }
3543
3544 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3545                               unsigned long cr3)
3546 {
3547         struct protection_domain *domain = to_pdomain(dom);
3548         unsigned long flags;
3549         int ret;
3550
3551         spin_lock_irqsave(&domain->lock, flags);
3552         ret = __set_gcr3(domain, pasid, cr3);
3553         spin_unlock_irqrestore(&domain->lock, flags);
3554
3555         return ret;
3556 }
3557 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3558
3559 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3560 {
3561         struct protection_domain *domain = to_pdomain(dom);
3562         unsigned long flags;
3563         int ret;
3564
3565         spin_lock_irqsave(&domain->lock, flags);
3566         ret = __clear_gcr3(domain, pasid);
3567         spin_unlock_irqrestore(&domain->lock, flags);
3568
3569         return ret;
3570 }
3571 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3572
3573 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3574                            int status, int tag)
3575 {
3576         struct iommu_dev_data *dev_data;
3577         struct amd_iommu *iommu;
3578         struct iommu_cmd cmd;
3579
3580         dev_data = get_dev_data(&pdev->dev);
3581         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3582
3583         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3584                            tag, dev_data->pri_tlp);
3585
3586         return iommu_queue_command(iommu, &cmd);
3587 }
3588 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3589
3590 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3591 {
3592         struct protection_domain *pdomain;
3593
3594         pdomain = get_domain(&pdev->dev);
3595         if (IS_ERR(pdomain))
3596                 return NULL;
3597
3598         /* Only return IOMMUv2 domains */
3599         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3600                 return NULL;
3601
3602         return &pdomain->domain;
3603 }
3604 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3605
3606 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3607 {
3608         struct iommu_dev_data *dev_data;
3609
3610         if (!amd_iommu_v2_supported())
3611                 return;
3612
3613         dev_data = get_dev_data(&pdev->dev);
3614         dev_data->errata |= (1 << erratum);
3615 }
3616 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3617
3618 int amd_iommu_device_info(struct pci_dev *pdev,
3619                           struct amd_iommu_device_info *info)
3620 {
3621         int max_pasids;
3622         int pos;
3623
3624         if (pdev == NULL || info == NULL)
3625                 return -EINVAL;
3626
3627         if (!amd_iommu_v2_supported())
3628                 return -EINVAL;
3629
3630         memset(info, 0, sizeof(*info));
3631
3632         if (!pci_ats_disabled()) {
3633                 pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3634                 if (pos)
3635                         info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3636         }
3637
3638         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3639         if (pos)
3640                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3641
3642         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3643         if (pos) {
3644                 int features;
3645
3646                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3647                 max_pasids = min(max_pasids, (1 << 20));
3648
3649                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3650                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3651
3652                 features = pci_pasid_features(pdev);
3653                 if (features & PCI_PASID_CAP_EXEC)
3654                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3655                 if (features & PCI_PASID_CAP_PRIV)
3656                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3657         }
3658
3659         return 0;
3660 }
3661 EXPORT_SYMBOL(amd_iommu_device_info);
3662
3663 #ifdef CONFIG_IRQ_REMAP
3664
3665 /*****************************************************************************
3666  *
3667  * Interrupt Remapping Implementation
3668  *
3669  *****************************************************************************/
3670
3671 static struct irq_chip amd_ir_chip;
3672 static DEFINE_SPINLOCK(iommu_table_lock);
3673
3674 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3675 {
3676         u64 dte;
3677
3678         dte     = amd_iommu_dev_table[devid].data[2];
3679         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3680         dte     |= iommu_virt_to_phys(table->table);
3681         dte     |= DTE_IRQ_REMAP_INTCTL;
3682         dte     |= DTE_IRQ_TABLE_LEN;
3683         dte     |= DTE_IRQ_REMAP_ENABLE;
3684
3685         amd_iommu_dev_table[devid].data[2] = dte;
3686 }
3687
3688 static struct irq_remap_table *get_irq_table(u16 devid)
3689 {
3690         struct irq_remap_table *table;
3691
3692         if (WARN_ONCE(!amd_iommu_rlookup_table[devid],
3693                       "%s: no iommu for devid %x\n", __func__, devid))
3694                 return NULL;
3695
3696         table = irq_lookup_table[devid];
3697         if (WARN_ONCE(!table, "%s: no table for devid %x\n", __func__, devid))
3698                 return NULL;
3699
3700         return table;
3701 }
3702
3703 static struct irq_remap_table *__alloc_irq_table(void)
3704 {
3705         struct irq_remap_table *table;
3706
3707         table = kzalloc(sizeof(*table), GFP_KERNEL);
3708         if (!table)
3709                 return NULL;
3710
3711         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_KERNEL);
3712         if (!table->table) {
3713                 kfree(table);
3714                 return NULL;
3715         }
3716         raw_spin_lock_init(&table->lock);
3717
3718         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3719                 memset(table->table, 0,
3720                        MAX_IRQS_PER_TABLE * sizeof(u32));
3721         else
3722                 memset(table->table, 0,
3723                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3724         return table;
3725 }
3726
3727 static void set_remap_table_entry(struct amd_iommu *iommu, u16 devid,
3728                                   struct irq_remap_table *table)
3729 {
3730         irq_lookup_table[devid] = table;
3731         set_dte_irq_entry(devid, table);
3732         iommu_flush_dte(iommu, devid);
3733 }
3734
3735 static struct irq_remap_table *alloc_irq_table(u16 devid)
3736 {
3737         struct irq_remap_table *table = NULL;
3738         struct irq_remap_table *new_table = NULL;
3739         struct amd_iommu *iommu;
3740         unsigned long flags;
3741         u16 alias;
3742
3743         spin_lock_irqsave(&iommu_table_lock, flags);
3744
3745         iommu = amd_iommu_rlookup_table[devid];
3746         if (!iommu)
3747                 goto out_unlock;
3748
3749         table = irq_lookup_table[devid];
3750         if (table)
3751                 goto out_unlock;
3752
3753         alias = amd_iommu_alias_table[devid];
3754         table = irq_lookup_table[alias];
3755         if (table) {
3756                 set_remap_table_entry(iommu, devid, table);
3757                 goto out_wait;
3758         }
3759         spin_unlock_irqrestore(&iommu_table_lock, flags);
3760
3761         /* Nothing there yet, allocate new irq remapping table */
3762         new_table = __alloc_irq_table();
3763         if (!new_table)
3764                 return NULL;
3765
3766         spin_lock_irqsave(&iommu_table_lock, flags);
3767
3768         table = irq_lookup_table[devid];
3769         if (table)
3770                 goto out_unlock;
3771
3772         table = irq_lookup_table[alias];
3773         if (table) {
3774                 set_remap_table_entry(iommu, devid, table);
3775                 goto out_wait;
3776         }
3777
3778         table = new_table;
3779         new_table = NULL;
3780
3781         set_remap_table_entry(iommu, devid, table);
3782         if (devid != alias)
3783                 set_remap_table_entry(iommu, alias, table);
3784
3785 out_wait:
3786         iommu_completion_wait(iommu);
3787
3788 out_unlock:
3789         spin_unlock_irqrestore(&iommu_table_lock, flags);
3790
3791         if (new_table) {
3792                 kmem_cache_free(amd_iommu_irq_cache, new_table->table);
3793                 kfree(new_table);
3794         }
3795         return table;
3796 }
3797
3798 static int alloc_irq_index(u16 devid, int count, bool align)
3799 {
3800         struct irq_remap_table *table;
3801         int index, c, alignment = 1;
3802         unsigned long flags;
3803         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3804
3805         if (!iommu)
3806                 return -ENODEV;
3807
3808         table = alloc_irq_table(devid);
3809         if (!table)
3810                 return -ENODEV;
3811
3812         if (align)
3813                 alignment = roundup_pow_of_two(count);
3814
3815         raw_spin_lock_irqsave(&table->lock, flags);
3816
3817         /* Scan table for free entries */
3818         for (index = ALIGN(table->min_index, alignment), c = 0;
3819              index < MAX_IRQS_PER_TABLE;) {
3820                 if (!iommu->irte_ops->is_allocated(table, index)) {
3821                         c += 1;
3822                 } else {
3823                         c     = 0;
3824                         index = ALIGN(index + 1, alignment);
3825                         continue;
3826                 }
3827
3828                 if (c == count) {
3829                         for (; c != 0; --c)
3830                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3831
3832                         index -= count - 1;
3833                         goto out;
3834                 }
3835
3836                 index++;
3837         }
3838
3839         index = -ENOSPC;
3840
3841 out:
3842         raw_spin_unlock_irqrestore(&table->lock, flags);
3843
3844         return index;
3845 }
3846
3847 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3848                           struct amd_ir_data *data)
3849 {
3850         struct irq_remap_table *table;
3851         struct amd_iommu *iommu;
3852         unsigned long flags;
3853         struct irte_ga *entry;
3854
3855         iommu = amd_iommu_rlookup_table[devid];
3856         if (iommu == NULL)
3857                 return -EINVAL;
3858
3859         table = get_irq_table(devid);
3860         if (!table)
3861                 return -ENOMEM;
3862
3863         raw_spin_lock_irqsave(&table->lock, flags);
3864
3865         entry = (struct irte_ga *)table->table;
3866         entry = &entry[index];
3867         entry->lo.fields_remap.valid = 0;
3868         entry->hi.val = irte->hi.val;
3869         entry->lo.val = irte->lo.val;
3870         entry->lo.fields_remap.valid = 1;
3871         if (data)
3872                 data->ref = entry;
3873
3874         raw_spin_unlock_irqrestore(&table->lock, flags);
3875
3876         iommu_flush_irt(iommu, devid);
3877         iommu_completion_wait(iommu);
3878
3879         return 0;
3880 }
3881
3882 static int modify_irte(u16 devid, int index, union irte *irte)
3883 {
3884         struct irq_remap_table *table;
3885         struct amd_iommu *iommu;
3886         unsigned long flags;
3887
3888         iommu = amd_iommu_rlookup_table[devid];
3889         if (iommu == NULL)
3890                 return -EINVAL;
3891
3892         table = get_irq_table(devid);
3893         if (!table)
3894                 return -ENOMEM;
3895
3896         raw_spin_lock_irqsave(&table->lock, flags);
3897         table->table[index] = irte->val;
3898         raw_spin_unlock_irqrestore(&table->lock, flags);
3899
3900         iommu_flush_irt(iommu, devid);
3901         iommu_completion_wait(iommu);
3902
3903         return 0;
3904 }
3905
3906 static void free_irte(u16 devid, int index)
3907 {
3908         struct irq_remap_table *table;
3909         struct amd_iommu *iommu;
3910         unsigned long flags;
3911
3912         iommu = amd_iommu_rlookup_table[devid];
3913         if (iommu == NULL)
3914                 return;
3915
3916         table = get_irq_table(devid);
3917         if (!table)
3918                 return;
3919
3920         raw_spin_lock_irqsave(&table->lock, flags);
3921         iommu->irte_ops->clear_allocated(table, index);
3922         raw_spin_unlock_irqrestore(&table->lock, flags);
3923
3924         iommu_flush_irt(iommu, devid);
3925         iommu_completion_wait(iommu);
3926 }
3927
3928 static void irte_prepare(void *entry,
3929                          u32 delivery_mode, u32 dest_mode,
3930                          u8 vector, u32 dest_apicid, int devid)
3931 {
3932         union irte *irte = (union irte *) entry;
3933
3934         irte->val                = 0;
3935         irte->fields.vector      = vector;
3936         irte->fields.int_type    = delivery_mode;
3937         irte->fields.destination = dest_apicid;
3938         irte->fields.dm          = dest_mode;
3939         irte->fields.valid       = 1;
3940 }
3941
3942 static void irte_ga_prepare(void *entry,
3943                             u32 delivery_mode, u32 dest_mode,
3944                             u8 vector, u32 dest_apicid, int devid)
3945 {
3946         struct irte_ga *irte = (struct irte_ga *) entry;
3947
3948         irte->lo.val                      = 0;
3949         irte->hi.val                      = 0;
3950         irte->lo.fields_remap.int_type    = delivery_mode;
3951         irte->lo.fields_remap.dm          = dest_mode;
3952         irte->hi.fields.vector            = vector;
3953         irte->lo.fields_remap.destination = APICID_TO_IRTE_DEST_LO(dest_apicid);
3954         irte->hi.fields.destination       = APICID_TO_IRTE_DEST_HI(dest_apicid);
3955         irte->lo.fields_remap.valid       = 1;
3956 }
3957
3958 static void irte_activate(void *entry, u16 devid, u16 index)
3959 {
3960         union irte *irte = (union irte *) entry;
3961
3962         irte->fields.valid = 1;
3963         modify_irte(devid, index, irte);
3964 }
3965
3966 static void irte_ga_activate(void *entry, u16 devid, u16 index)
3967 {
3968         struct irte_ga *irte = (struct irte_ga *) entry;
3969
3970         irte->lo.fields_remap.valid = 1;
3971         modify_irte_ga(devid, index, irte, NULL);
3972 }
3973
3974 static void irte_deactivate(void *entry, u16 devid, u16 index)
3975 {
3976         union irte *irte = (union irte *) entry;
3977
3978         irte->fields.valid = 0;
3979         modify_irte(devid, index, irte);
3980 }
3981
3982 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
3983 {
3984         struct irte_ga *irte = (struct irte_ga *) entry;
3985
3986         irte->lo.fields_remap.valid = 0;
3987         modify_irte_ga(devid, index, irte, NULL);
3988 }
3989
3990 static void irte_set_affinity(void *entry, u16 devid, u16 index,
3991                               u8 vector, u32 dest_apicid)
3992 {
3993         union irte *irte = (union irte *) entry;
3994
3995         irte->fields.vector = vector;
3996         irte->fields.destination = dest_apicid;
3997         modify_irte(devid, index, irte);
3998 }
3999
4000 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
4001                                  u8 vector, u32 dest_apicid)
4002 {
4003         struct irte_ga *irte = (struct irte_ga *) entry;
4004
4005         if (!irte->lo.fields_remap.guest_mode) {
4006                 irte->hi.fields.vector = vector;
4007                 irte->lo.fields_remap.destination =
4008                                         APICID_TO_IRTE_DEST_LO(dest_apicid);
4009                 irte->hi.fields.destination =
4010                                         APICID_TO_IRTE_DEST_HI(dest_apicid);
4011                 modify_irte_ga(devid, index, irte, NULL);
4012         }
4013 }
4014
4015 #define IRTE_ALLOCATED (~1U)
4016 static void irte_set_allocated(struct irq_remap_table *table, int index)
4017 {
4018         table->table[index] = IRTE_ALLOCATED;
4019 }
4020
4021 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
4022 {
4023         struct irte_ga *ptr = (struct irte_ga *)table->table;
4024         struct irte_ga *irte = &ptr[index];
4025
4026         memset(&irte->lo.val, 0, sizeof(u64));
4027         memset(&irte->hi.val, 0, sizeof(u64));
4028         irte->hi.fields.vector = 0xff;
4029 }
4030
4031 static bool irte_is_allocated(struct irq_remap_table *table, int index)
4032 {
4033         union irte *ptr = (union irte *)table->table;
4034         union irte *irte = &ptr[index];
4035
4036         return irte->val != 0;
4037 }
4038
4039 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
4040 {
4041         struct irte_ga *ptr = (struct irte_ga *)table->table;
4042         struct irte_ga *irte = &ptr[index];
4043
4044         return irte->hi.fields.vector != 0;
4045 }
4046
4047 static void irte_clear_allocated(struct irq_remap_table *table, int index)
4048 {
4049         table->table[index] = 0;
4050 }
4051
4052 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
4053 {
4054         struct irte_ga *ptr = (struct irte_ga *)table->table;
4055         struct irte_ga *irte = &ptr[index];
4056
4057         memset(&irte->lo.val, 0, sizeof(u64));
4058         memset(&irte->hi.val, 0, sizeof(u64));
4059 }
4060
4061 static int get_devid(struct irq_alloc_info *info)
4062 {
4063         int devid = -1;
4064
4065         switch (info->type) {
4066         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4067                 devid     = get_ioapic_devid(info->ioapic_id);
4068                 break;
4069         case X86_IRQ_ALLOC_TYPE_HPET:
4070                 devid     = get_hpet_devid(info->hpet_id);
4071                 break;
4072         case X86_IRQ_ALLOC_TYPE_MSI:
4073         case X86_IRQ_ALLOC_TYPE_MSIX:
4074                 devid = get_device_id(&info->msi_dev->dev);
4075                 break;
4076         default:
4077                 BUG_ON(1);
4078                 break;
4079         }
4080
4081         return devid;
4082 }
4083
4084 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
4085 {
4086         struct amd_iommu *iommu;
4087         int devid;
4088
4089         if (!info)
4090                 return NULL;
4091
4092         devid = get_devid(info);
4093         if (devid >= 0) {
4094                 iommu = amd_iommu_rlookup_table[devid];
4095                 if (iommu)
4096                         return iommu->ir_domain;
4097         }
4098
4099         return NULL;
4100 }
4101
4102 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
4103 {
4104         struct amd_iommu *iommu;
4105         int devid;
4106
4107         if (!info)
4108                 return NULL;
4109
4110         switch (info->type) {
4111         case X86_IRQ_ALLOC_TYPE_MSI:
4112         case X86_IRQ_ALLOC_TYPE_MSIX:
4113                 devid = get_device_id(&info->msi_dev->dev);
4114                 if (devid < 0)
4115                         return NULL;
4116
4117                 iommu = amd_iommu_rlookup_table[devid];
4118                 if (iommu)
4119                         return iommu->msi_domain;
4120                 break;
4121         default:
4122                 break;
4123         }
4124
4125         return NULL;
4126 }
4127
4128 struct irq_remap_ops amd_iommu_irq_ops = {
4129         .prepare                = amd_iommu_prepare,
4130         .enable                 = amd_iommu_enable,
4131         .disable                = amd_iommu_disable,
4132         .reenable               = amd_iommu_reenable,
4133         .enable_faulting        = amd_iommu_enable_faulting,
4134         .get_ir_irq_domain      = get_ir_irq_domain,
4135         .get_irq_domain         = get_irq_domain,
4136 };
4137
4138 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4139                                        struct irq_cfg *irq_cfg,
4140                                        struct irq_alloc_info *info,
4141                                        int devid, int index, int sub_handle)
4142 {
4143         struct irq_2_irte *irte_info = &data->irq_2_irte;
4144         struct msi_msg *msg = &data->msi_entry;
4145         struct IO_APIC_route_entry *entry;
4146         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
4147
4148         if (!iommu)
4149                 return;
4150
4151         data->irq_2_irte.devid = devid;
4152         data->irq_2_irte.index = index + sub_handle;
4153         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4154                                  apic->irq_dest_mode, irq_cfg->vector,
4155                                  irq_cfg->dest_apicid, devid);
4156
4157         switch (info->type) {
4158         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4159                 /* Setup IOAPIC entry */
4160                 entry = info->ioapic_entry;
4161                 info->ioapic_entry = NULL;
4162                 memset(entry, 0, sizeof(*entry));
4163                 entry->vector        = index;
4164                 entry->mask          = 0;
4165                 entry->trigger       = info->ioapic_trigger;
4166                 entry->polarity      = info->ioapic_polarity;
4167                 /* Mask level triggered irqs. */
4168                 if (info->ioapic_trigger)
4169                         entry->mask = 1;
4170                 break;
4171
4172         case X86_IRQ_ALLOC_TYPE_HPET:
4173         case X86_IRQ_ALLOC_TYPE_MSI:
4174         case X86_IRQ_ALLOC_TYPE_MSIX:
4175                 msg->address_hi = MSI_ADDR_BASE_HI;
4176                 msg->address_lo = MSI_ADDR_BASE_LO;
4177                 msg->data = irte_info->index;
4178                 break;
4179
4180         default:
4181                 BUG_ON(1);
4182                 break;
4183         }
4184 }
4185
4186 struct amd_irte_ops irte_32_ops = {
4187         .prepare = irte_prepare,
4188         .activate = irte_activate,
4189         .deactivate = irte_deactivate,
4190         .set_affinity = irte_set_affinity,
4191         .set_allocated = irte_set_allocated,
4192         .is_allocated = irte_is_allocated,
4193         .clear_allocated = irte_clear_allocated,
4194 };
4195
4196 struct amd_irte_ops irte_128_ops = {
4197         .prepare = irte_ga_prepare,
4198         .activate = irte_ga_activate,
4199         .deactivate = irte_ga_deactivate,
4200         .set_affinity = irte_ga_set_affinity,
4201         .set_allocated = irte_ga_set_allocated,
4202         .is_allocated = irte_ga_is_allocated,
4203         .clear_allocated = irte_ga_clear_allocated,
4204 };
4205
4206 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4207                                unsigned int nr_irqs, void *arg)
4208 {
4209         struct irq_alloc_info *info = arg;
4210         struct irq_data *irq_data;
4211         struct amd_ir_data *data = NULL;
4212         struct irq_cfg *cfg;
4213         int i, ret, devid;
4214         int index;
4215
4216         if (!info)
4217                 return -EINVAL;
4218         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4219             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4220                 return -EINVAL;
4221
4222         /*
4223          * With IRQ remapping enabled, don't need contiguous CPU vectors
4224          * to support multiple MSI interrupts.
4225          */
4226         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4227                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4228
4229         devid = get_devid(info);
4230         if (devid < 0)
4231                 return -EINVAL;
4232
4233         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4234         if (ret < 0)
4235                 return ret;
4236
4237         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4238                 struct irq_remap_table *table;
4239                 struct amd_iommu *iommu;
4240
4241                 table = alloc_irq_table(devid);
4242                 if (table) {
4243                         if (!table->min_index) {
4244                                 /*
4245                                  * Keep the first 32 indexes free for IOAPIC
4246                                  * interrupts.
4247                                  */
4248                                 table->min_index = 32;
4249                                 iommu = amd_iommu_rlookup_table[devid];
4250                                 for (i = 0; i < 32; ++i)
4251                                         iommu->irte_ops->set_allocated(table, i);
4252                         }
4253                         WARN_ON(table->min_index != 32);
4254                         index = info->ioapic_pin;
4255                 } else {
4256                         index = -ENOMEM;
4257                 }
4258         } else {
4259                 bool align = (info->type == X86_IRQ_ALLOC_TYPE_MSI);
4260
4261                 index = alloc_irq_index(devid, nr_irqs, align);
4262         }
4263         if (index < 0) {
4264                 pr_warn("Failed to allocate IRTE\n");
4265                 ret = index;
4266                 goto out_free_parent;
4267         }
4268
4269         for (i = 0; i < nr_irqs; i++) {
4270                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4271                 cfg = irqd_cfg(irq_data);
4272                 if (!irq_data || !cfg) {
4273                         ret = -EINVAL;
4274                         goto out_free_data;
4275                 }
4276
4277                 ret = -ENOMEM;
4278                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4279                 if (!data)
4280                         goto out_free_data;
4281
4282                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4283                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4284                 else
4285                         data->entry = kzalloc(sizeof(struct irte_ga),
4286                                                      GFP_KERNEL);
4287                 if (!data->entry) {
4288                         kfree(data);
4289                         goto out_free_data;
4290                 }
4291
4292                 irq_data->hwirq = (devid << 16) + i;
4293                 irq_data->chip_data = data;
4294                 irq_data->chip = &amd_ir_chip;
4295                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4296                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4297         }
4298
4299         return 0;
4300
4301 out_free_data:
4302         for (i--; i >= 0; i--) {
4303                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4304                 if (irq_data)
4305                         kfree(irq_data->chip_data);
4306         }
4307         for (i = 0; i < nr_irqs; i++)
4308                 free_irte(devid, index + i);
4309 out_free_parent:
4310         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4311         return ret;
4312 }
4313
4314 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4315                                unsigned int nr_irqs)
4316 {
4317         struct irq_2_irte *irte_info;
4318         struct irq_data *irq_data;
4319         struct amd_ir_data *data;
4320         int i;
4321
4322         for (i = 0; i < nr_irqs; i++) {
4323                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4324                 if (irq_data && irq_data->chip_data) {
4325                         data = irq_data->chip_data;
4326                         irte_info = &data->irq_2_irte;
4327                         free_irte(irte_info->devid, irte_info->index);
4328                         kfree(data->entry);
4329                         kfree(data);
4330                 }
4331         }
4332         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4333 }
4334
4335 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4336                                struct amd_ir_data *ir_data,
4337                                struct irq_2_irte *irte_info,
4338                                struct irq_cfg *cfg);
4339
4340 static int irq_remapping_activate(struct irq_domain *domain,
4341                                   struct irq_data *irq_data, bool reserve)
4342 {
4343         struct amd_ir_data *data = irq_data->chip_data;
4344         struct irq_2_irte *irte_info = &data->irq_2_irte;
4345         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4346         struct irq_cfg *cfg = irqd_cfg(irq_data);
4347
4348         if (!iommu)
4349                 return 0;
4350
4351         iommu->irte_ops->activate(data->entry, irte_info->devid,
4352                                   irte_info->index);
4353         amd_ir_update_irte(irq_data, iommu, data, irte_info, cfg);
4354         return 0;
4355 }
4356
4357 static void irq_remapping_deactivate(struct irq_domain *domain,
4358                                      struct irq_data *irq_data)
4359 {
4360         struct amd_ir_data *data = irq_data->chip_data;
4361         struct irq_2_irte *irte_info = &data->irq_2_irte;
4362         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4363
4364         if (iommu)
4365                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4366                                             irte_info->index);
4367 }
4368
4369 static const struct irq_domain_ops amd_ir_domain_ops = {
4370         .alloc = irq_remapping_alloc,
4371         .free = irq_remapping_free,
4372         .activate = irq_remapping_activate,
4373         .deactivate = irq_remapping_deactivate,
4374 };
4375
4376 int amd_iommu_activate_guest_mode(void *data)
4377 {
4378         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4379         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4380
4381         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4382             !entry || entry->lo.fields_vapic.guest_mode)
4383                 return 0;
4384
4385         entry->lo.val = 0;
4386         entry->hi.val = 0;
4387
4388         entry->lo.fields_vapic.guest_mode  = 1;
4389         entry->lo.fields_vapic.ga_log_intr = 1;
4390         entry->hi.fields.ga_root_ptr       = ir_data->ga_root_ptr;
4391         entry->hi.fields.vector            = ir_data->ga_vector;
4392         entry->lo.fields_vapic.ga_tag      = ir_data->ga_tag;
4393
4394         return modify_irte_ga(ir_data->irq_2_irte.devid,
4395                               ir_data->irq_2_irte.index, entry, NULL);
4396 }
4397 EXPORT_SYMBOL(amd_iommu_activate_guest_mode);
4398
4399 int amd_iommu_deactivate_guest_mode(void *data)
4400 {
4401         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4402         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4403         struct irq_cfg *cfg = ir_data->cfg;
4404
4405         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4406             !entry || !entry->lo.fields_vapic.guest_mode)
4407                 return 0;
4408
4409         entry->lo.val = 0;
4410         entry->hi.val = 0;
4411
4412         entry->lo.fields_remap.dm          = apic->irq_dest_mode;
4413         entry->lo.fields_remap.int_type    = apic->irq_delivery_mode;
4414         entry->hi.fields.vector            = cfg->vector;
4415         entry->lo.fields_remap.destination =
4416                                 APICID_TO_IRTE_DEST_LO(cfg->dest_apicid);
4417         entry->hi.fields.destination =
4418                                 APICID_TO_IRTE_DEST_HI(cfg->dest_apicid);
4419
4420         return modify_irte_ga(ir_data->irq_2_irte.devid,
4421                               ir_data->irq_2_irte.index, entry, NULL);
4422 }
4423 EXPORT_SYMBOL(amd_iommu_deactivate_guest_mode);
4424
4425 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4426 {
4427         int ret;
4428         struct amd_iommu *iommu;
4429         struct amd_iommu_pi_data *pi_data = vcpu_info;
4430         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4431         struct amd_ir_data *ir_data = data->chip_data;
4432         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4433         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4434
4435         /* Note:
4436          * This device has never been set up for guest mode.
4437          * we should not modify the IRTE
4438          */
4439         if (!dev_data || !dev_data->use_vapic)
4440                 return 0;
4441
4442         ir_data->cfg = irqd_cfg(data);
4443         pi_data->ir_data = ir_data;
4444
4445         /* Note:
4446          * SVM tries to set up for VAPIC mode, but we are in
4447          * legacy mode. So, we force legacy mode instead.
4448          */
4449         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4450                 pr_debug("%s: Fall back to using intr legacy remap\n",
4451                          __func__);
4452                 pi_data->is_guest_mode = false;
4453         }
4454
4455         iommu = amd_iommu_rlookup_table[irte_info->devid];
4456         if (iommu == NULL)
4457                 return -EINVAL;
4458
4459         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4460         if (pi_data->is_guest_mode) {
4461                 ir_data->ga_root_ptr = (pi_data->base >> 12);
4462                 ir_data->ga_vector = vcpu_pi_info->vector;
4463                 ir_data->ga_tag = pi_data->ga_tag;
4464                 ret = amd_iommu_activate_guest_mode(ir_data);
4465                 if (!ret)
4466                         ir_data->cached_ga_tag = pi_data->ga_tag;
4467         } else {
4468                 ret = amd_iommu_deactivate_guest_mode(ir_data);
4469
4470                 /*
4471                  * This communicates the ga_tag back to the caller
4472                  * so that it can do all the necessary clean up.
4473                  */
4474                 if (!ret)
4475                         ir_data->cached_ga_tag = 0;
4476         }
4477
4478         return ret;
4479 }
4480
4481
4482 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4483                                struct amd_ir_data *ir_data,
4484                                struct irq_2_irte *irte_info,
4485                                struct irq_cfg *cfg)
4486 {
4487
4488         /*
4489          * Atomically updates the IRTE with the new destination, vector
4490          * and flushes the interrupt entry cache.
4491          */
4492         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4493                                       irte_info->index, cfg->vector,
4494                                       cfg->dest_apicid);
4495 }
4496
4497 static int amd_ir_set_affinity(struct irq_data *data,
4498                                const struct cpumask *mask, bool force)
4499 {
4500         struct amd_ir_data *ir_data = data->chip_data;
4501         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4502         struct irq_cfg *cfg = irqd_cfg(data);
4503         struct irq_data *parent = data->parent_data;
4504         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4505         int ret;
4506
4507         if (!iommu)
4508                 return -ENODEV;
4509
4510         ret = parent->chip->irq_set_affinity(parent, mask, force);
4511         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4512                 return ret;
4513
4514         amd_ir_update_irte(data, iommu, ir_data, irte_info, cfg);
4515         /*
4516          * After this point, all the interrupts will start arriving
4517          * at the new destination. So, time to cleanup the previous
4518          * vector allocation.
4519          */
4520         send_cleanup_vector(cfg);
4521
4522         return IRQ_SET_MASK_OK_DONE;
4523 }
4524
4525 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4526 {
4527         struct amd_ir_data *ir_data = irq_data->chip_data;
4528
4529         *msg = ir_data->msi_entry;
4530 }
4531
4532 static struct irq_chip amd_ir_chip = {
4533         .name                   = "AMD-IR",
4534         .irq_ack                = apic_ack_irq,
4535         .irq_set_affinity       = amd_ir_set_affinity,
4536         .irq_set_vcpu_affinity  = amd_ir_set_vcpu_affinity,
4537         .irq_compose_msi_msg    = ir_compose_msi_msg,
4538 };
4539
4540 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4541 {
4542         struct fwnode_handle *fn;
4543
4544         fn = irq_domain_alloc_named_id_fwnode("AMD-IR", iommu->index);
4545         if (!fn)
4546                 return -ENOMEM;
4547         iommu->ir_domain = irq_domain_create_tree(fn, &amd_ir_domain_ops, iommu);
4548         irq_domain_free_fwnode(fn);
4549         if (!iommu->ir_domain)
4550                 return -ENOMEM;
4551
4552         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4553         iommu->msi_domain = arch_create_remap_msi_irq_domain(iommu->ir_domain,
4554                                                              "AMD-IR-MSI",
4555                                                              iommu->index);
4556         return 0;
4557 }
4558
4559 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4560 {
4561         unsigned long flags;
4562         struct amd_iommu *iommu;
4563         struct irq_remap_table *table;
4564         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4565         int devid = ir_data->irq_2_irte.devid;
4566         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4567         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4568
4569         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4570             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4571                 return 0;
4572
4573         iommu = amd_iommu_rlookup_table[devid];
4574         if (!iommu)
4575                 return -ENODEV;
4576
4577         table = get_irq_table(devid);
4578         if (!table)
4579                 return -ENODEV;
4580
4581         raw_spin_lock_irqsave(&table->lock, flags);
4582
4583         if (ref->lo.fields_vapic.guest_mode) {
4584                 if (cpu >= 0) {
4585                         ref->lo.fields_vapic.destination =
4586                                                 APICID_TO_IRTE_DEST_LO(cpu);
4587                         ref->hi.fields.destination =
4588                                                 APICID_TO_IRTE_DEST_HI(cpu);
4589                 }
4590                 ref->lo.fields_vapic.is_run = is_run;
4591                 barrier();
4592         }
4593
4594         raw_spin_unlock_irqrestore(&table->lock, flags);
4595
4596         iommu_flush_irt(iommu, devid);
4597         iommu_completion_wait(iommu);
4598         return 0;
4599 }
4600 EXPORT_SYMBOL(amd_iommu_update_ga);
4601 #endif