drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/acpi.h>
  23 #include <linux/amba/bus.h>
  24 #include <linux/platform_device.h>
  25 #include <linux/pci-ats.h>
  26 #include <linux/bitmap.h>
  27 #include <linux/slab.h>
  28 #include <linux/debugfs.h>
  29 #include <linux/scatterlist.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/iommu-helper.h>
  32 #include <linux/iommu.h>
  33 #include <linux/delay.h>
  34 #include <linux/amd-iommu.h>
  35 #include <linux/notifier.h>
  36 #include <linux/export.h>
  37 #include <linux/irq.h>
  38 #include <linux/msi.h>
  39 #include <linux/dma-contiguous.h>
  40 #include <linux/irqdomain.h>
  41 #include <linux/percpu.h>
  42 #include <linux/iova.h>
  43 #include <asm/irq_remapping.h>
  44 #include <asm/io_apic.h>
  45 #include <asm/apic.h>
  46 #include <asm/hw_irq.h>
  47 #include <asm/msidef.h>
  48 #include <asm/proto.h>
  49 #include <asm/iommu.h>
  50 #include <asm/gart.h>
  51 #include <asm/dma.h>
  52
  53 #include "amd_iommu_proto.h"
  54 #include "amd_iommu_types.h"
  55 #include "irq_remapping.h"
  56
  57 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  58
  59 #define LOOP_TIMEOUT    100000
  60
  61 /* IO virtual address start page frame number */
  62 #define IOVA_START_PFN          (1)
  63 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  64 #define DMA_32BIT_PFN           IOVA_PFN(DMA_BIT_MASK(32))
  65
  66 /* Reserved IOVA ranges */
  67 #define MSI_RANGE_START         (0xfee00000)
  68 #define MSI_RANGE_END           (0xfeefffff)
  69 #define HT_RANGE_START          (0xfd00000000ULL)
  70 #define HT_RANGE_END            (0xffffffffffULL)
  71
  72 /*
  73  * This bitmap is used to advertise the page sizes our hardware support
  74  * to the IOMMU core, which will then use this information to split
  75  * physically contiguous memory regions it is mapping into page sizes
  76  * that we support.
  77  *
  78  * 512GB Pages are not supported due to a hardware bug
  79  */
  80 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  81
  82 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  83
  84 /* List of all available dev_data structures */
  85 static LIST_HEAD(dev_data_list);
  86 static DEFINE_SPINLOCK(dev_data_list_lock);
  87
  88 LIST_HEAD(ioapic_map);
  89 LIST_HEAD(hpet_map);
  90 LIST_HEAD(acpihid_map);
  91
  92 /*
  93  * Domain for untranslated devices - only allocated
  94  * if iommu=pt passed on kernel cmd line.
  95  */
  96 const struct iommu_ops amd_iommu_ops;
  97
  98 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  99 int amd_iommu_max_glx_val = -1;
 100
 101 static const struct dma_map_ops amd_iommu_dma_ops;
 102
 103 /*
 104  * This struct contains device specific data for the IOMMU
 105  */
 106 struct iommu_dev_data {
 107         struct list_head list;            /* For domain->dev_list */
 108         struct list_head dev_data_list;   /* For global dev_data_list */
 109         struct protection_domain *domain; /* Domain the device is bound to */
 110         u16 devid;                        /* PCI Device ID */
 111         u16 alias;                        /* Alias Device ID */
 112         bool iommu_v2;                    /* Device can make use of IOMMUv2 */
 113         bool passthrough;                 /* Device is identity mapped */
 114         struct {
 115                 bool enabled;
 116                 int qdep;
 117         } ats;                            /* ATS state */
 118         bool pri_tlp;                     /* PASID TLB required for
 119                                              PPR completions */
 120         u32 errata;                       /* Bitmap for errata to apply */
 121         bool use_vapic;                   /* Enable device to use vapic mode */
 122
 123         struct ratelimit_state rs;        /* Ratelimit IOPF messages */
 124 };
 125
 126 /*
 127  * general struct to manage commands send to an IOMMU
 128  */
 129 struct iommu_cmd {
 130         u32 data[4];
 131 };
 132
 133 struct kmem_cache *amd_iommu_irq_cache;
 134
 135 static void update_domain(struct protection_domain *domain);
 136 static int protection_domain_init(struct protection_domain *domain);
 137 static void detach_device(struct device *dev);
 138
 139 #define FLUSH_QUEUE_SIZE 256
 140
 141 struct flush_queue_entry {
 142         unsigned long iova_pfn;
 143         unsigned long pages;
 144         u64 counter; /* Flush counter when this entry was added to the queue */
 145 };
 146
 147 struct flush_queue {
 148         struct flush_queue_entry *entries;
 149         unsigned head, tail;
 150         spinlock_t lock;
 151 };
 152
 153 /*
 154  * Data container for a dma_ops specific protection domain
 155  */
 156 struct dma_ops_domain {
 157         /* generic protection domain information */
 158         struct protection_domain domain;
 159
 160         /* IOVA RB-Tree */
 161         struct iova_domain iovad;
 162
 163         struct flush_queue __percpu *flush_queue;
 164
 165         /*
 166          * We need two counter here to be race-free wrt. IOTLB flushing and
 167          * adding entries to the flush queue.
 168          *
 169          * The flush_start_cnt is incremented _before_ the IOTLB flush starts.
 170          * New entries added to the flush ring-buffer get their 'counter' value
 171          * from here. This way we can make sure that entries added to the queue
 172          * (or other per-cpu queues of the same domain) while the TLB is about
 173          * to be flushed are not considered to be flushed already.
 174          */
 175         atomic64_t flush_start_cnt;
 176
 177         /*
 178          * The flush_finish_cnt is incremented when an IOTLB flush is complete.
 179          * This value is always smaller than flush_start_cnt. The queue_add
 180          * function frees all IOVAs that have a counter value smaller than
 181          * flush_finish_cnt. This makes sure that we only free IOVAs that are
 182          * flushed out of the IOTLB of the domain.
 183          */
 184         atomic64_t flush_finish_cnt;
 185
 186         /*
 187          * Timer to make sure we don't keep IOVAs around unflushed
 188          * for too long
 189          */
 190         struct timer_list flush_timer;
 191         atomic_t flush_timer_on;
 192 };
 193
 194 static struct iova_domain reserved_iova_ranges;
 195 static struct lock_class_key reserved_rbtree_key;
 196
 197 /****************************************************************************
 198  *
 199  * Helper functions
 200  *
 201  ****************************************************************************/
 202
 203 static inline int match_hid_uid(struct device *dev,
 204                                 struct acpihid_map_entry *entry)
 205 {
 206         const char *hid, *uid;
 207
 208         hid = acpi_device_hid(ACPI_COMPANION(dev));
 209         uid = acpi_device_uid(ACPI_COMPANION(dev));
 210
 211         if (!hid || !(*hid))
 212                 return -ENODEV;
 213
 214         if (!uid || !(*uid))
 215                 return strcmp(hid, entry->hid);
 216
 217         if (!(*entry->uid))
 218                 return strcmp(hid, entry->hid);
 219
 220         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 221 }
 222
 223 static inline u16 get_pci_device_id(struct device *dev)
 224 {
 225         struct pci_dev *pdev = to_pci_dev(dev);
 226
 227         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 228 }
 229
 230 static inline int get_acpihid_device_id(struct device *dev,
 231                                         struct acpihid_map_entry **entry)
 232 {
 233         struct acpihid_map_entry *p;
 234
 235         list_for_each_entry(p, &acpihid_map, list) {
 236                 if (!match_hid_uid(dev, p)) {
 237                         if (entry)
 238                                 *entry = p;
 239                         return p->devid;
 240                 }
 241         }
 242         return -EINVAL;
 243 }
 244
 245 static inline int get_device_id(struct device *dev)
 246 {
 247         int devid;
 248
 249         if (dev_is_pci(dev))
 250                 devid = get_pci_device_id(dev);
 251         else
 252                 devid = get_acpihid_device_id(dev, NULL);
 253
 254         return devid;
 255 }
 256
 257 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 258 {
 259         return container_of(dom, struct protection_domain, domain);
 260 }
 261
 262 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 263 {
 264         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 265         return container_of(domain, struct dma_ops_domain, domain);
 266 }
 267
 268 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 269 {
 270         struct iommu_dev_data *dev_data;
 271         unsigned long flags;
 272
 273         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 274         if (!dev_data)
 275                 return NULL;
 276
 277         dev_data->devid = devid;
 278
 279         spin_lock_irqsave(&dev_data_list_lock, flags);
 280         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 281         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 282
 283         ratelimit_default_init(&dev_data->rs);
 284
 285         return dev_data;
 286 }
 287
 288 static struct iommu_dev_data *search_dev_data(u16 devid)
 289 {
 290         struct iommu_dev_data *dev_data;
 291         unsigned long flags;
 292
 293         spin_lock_irqsave(&dev_data_list_lock, flags);
 294         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 295                 if (dev_data->devid == devid)
 296                         goto out_unlock;
 297         }
 298
 299         dev_data = NULL;
 300
 301 out_unlock:
 302         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 303
 304         return dev_data;
 305 }
 306
 307 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 308 {
 309         *(u16 *)data = alias;
 310         return 0;
 311 }
 312
 313 static u16 get_alias(struct device *dev)
 314 {
 315         struct pci_dev *pdev = to_pci_dev(dev);
 316         u16 devid, ivrs_alias, pci_alias;
 317
 318         /* The callers make sure that get_device_id() does not fail here */
 319         devid = get_device_id(dev);
 320         ivrs_alias = amd_iommu_alias_table[devid];
 321         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 322
 323         if (ivrs_alias == pci_alias)
 324                 return ivrs_alias;
 325
 326         /*
 327          * DMA alias showdown
 328          *
 329          * The IVRS is fairly reliable in telling us about aliases, but it
 330          * can't know about every screwy device.  If we don't have an IVRS
 331          * reported alias, use the PCI reported alias.  In that case we may
 332          * still need to initialize the rlookup and dev_table entries if the
 333          * alias is to a non-existent device.
 334          */
 335         if (ivrs_alias == devid) {
 336                 if (!amd_iommu_rlookup_table[pci_alias]) {
 337                         amd_iommu_rlookup_table[pci_alias] =
 338                                 amd_iommu_rlookup_table[devid];
 339                         memcpy(amd_iommu_dev_table[pci_alias].data,
 340                                amd_iommu_dev_table[devid].data,
 341                                sizeof(amd_iommu_dev_table[pci_alias].data));
 342                 }
 343
 344                 return pci_alias;
 345         }
 346
 347         pr_info("AMD-Vi: Using IVRS reported alias %02x:%02x.%d "
 348                 "for device %s[%04x:%04x], kernel reported alias "
 349                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 350                 PCI_FUNC(ivrs_alias), dev_name(dev), pdev->vendor, pdev->device,
 351                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 352                 PCI_FUNC(pci_alias));
 353
 354         /*
 355          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 356          * bus, then the IVRS table may know about a quirk that we don't.
 357          */
 358         if (pci_alias == devid &&
 359             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 360                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 361                 pr_info("AMD-Vi: Added PCI DMA alias %02x.%d for %s\n",
 362                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias),
 363                         dev_name(dev));
 364         }
 365
 366         return ivrs_alias;
 367 }
 368
 369 static struct iommu_dev_data *find_dev_data(u16 devid)
 370 {
 371         struct iommu_dev_data *dev_data;
 372
 373         dev_data = search_dev_data(devid);
 374
 375         if (dev_data == NULL)
 376                 dev_data = alloc_dev_data(devid);
 377
 378         return dev_data;
 379 }
 380
 381 static struct iommu_dev_data *get_dev_data(struct device *dev)
 382 {
 383         return dev->archdata.iommu;
 384 }
 385
 386 /*
 387 * Find or create an IOMMU group for a acpihid device.
 388 */
 389 static struct iommu_group *acpihid_device_group(struct device *dev)
 390 {
 391         struct acpihid_map_entry *p, *entry = NULL;
 392         int devid;
 393
 394         devid = get_acpihid_device_id(dev, &entry);
 395         if (devid < 0)
 396                 return ERR_PTR(devid);
 397
 398         list_for_each_entry(p, &acpihid_map, list) {
 399                 if ((devid == p->devid) && p->group)
 400                         entry->group = p->group;
 401         }
 402
 403         if (!entry->group)
 404                 entry->group = generic_device_group(dev);
 405         else
 406                 iommu_group_ref_get(entry->group);
 407
 408         return entry->group;
 409 }
 410
 411 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 412 {
 413         static const int caps[] = {
 414                 PCI_EXT_CAP_ID_ATS,
 415                 PCI_EXT_CAP_ID_PRI,
 416                 PCI_EXT_CAP_ID_PASID,
 417         };
 418         int i, pos;
 419
 420         for (i = 0; i < 3; ++i) {
 421                 pos = pci_find_ext_capability(pdev, caps[i]);
 422                 if (pos == 0)
 423                         return false;
 424         }
 425
 426         return true;
 427 }
 428
 429 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 430 {
 431         struct iommu_dev_data *dev_data;
 432
 433         dev_data = get_dev_data(&pdev->dev);
 434
 435         return dev_data->errata & (1 << erratum) ? true : false;
 436 }
 437
 438 /*
 439  * This function checks if the driver got a valid device from the caller to
 440  * avoid dereferencing invalid pointers.
 441  */
 442 static bool check_device(struct device *dev)
 443 {
 444         int devid;
 445
 446         if (!dev || !dev->dma_mask)
 447                 return false;
 448
 449         devid = get_device_id(dev);
 450         if (devid < 0)
 451                 return false;
 452
 453         /* Out of our scope? */
 454         if (devid > amd_iommu_last_bdf)
 455                 return false;
 456
 457         if (amd_iommu_rlookup_table[devid] == NULL)
 458                 return false;
 459
 460         return true;
 461 }
 462
 463 static void init_iommu_group(struct device *dev)
 464 {
 465         struct iommu_group *group;
 466
 467         group = iommu_group_get_for_dev(dev);
 468         if (IS_ERR(group))
 469                 return;
 470
 471         iommu_group_put(group);
 472 }
 473
 474 static int iommu_init_device(struct device *dev)
 475 {
 476         struct iommu_dev_data *dev_data;
 477         struct amd_iommu *iommu;
 478         int devid;
 479
 480         if (dev->archdata.iommu)
 481                 return 0;
 482
 483         devid = get_device_id(dev);
 484         if (devid < 0)
 485                 return devid;
 486
 487         iommu = amd_iommu_rlookup_table[devid];
 488
 489         dev_data = find_dev_data(devid);
 490         if (!dev_data)
 491                 return -ENOMEM;
 492
 493         dev_data->alias = get_alias(dev);
 494
 495         if (dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 496                 struct amd_iommu *iommu;
 497
 498                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 499                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 500         }
 501
 502         dev->archdata.iommu = dev_data;
 503
 504         iommu_device_link(&iommu->iommu, dev);
 505
 506         return 0;
 507 }
 508
 509 static void iommu_ignore_device(struct device *dev)
 510 {
 511         u16 alias;
 512         int devid;
 513
 514         devid = get_device_id(dev);
 515         if (devid < 0)
 516                 return;
 517
 518         alias = get_alias(dev);
 519
 520         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 521         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 522
 523         amd_iommu_rlookup_table[devid] = NULL;
 524         amd_iommu_rlookup_table[alias] = NULL;
 525 }
 526
 527 static void iommu_uninit_device(struct device *dev)
 528 {
 529         struct iommu_dev_data *dev_data;
 530         struct amd_iommu *iommu;
 531         int devid;
 532
 533         devid = get_device_id(dev);
 534         if (devid < 0)
 535                 return;
 536
 537         iommu = amd_iommu_rlookup_table[devid];
 538
 539         dev_data = search_dev_data(devid);
 540         if (!dev_data)
 541                 return;
 542
 543         if (dev_data->domain)
 544                 detach_device(dev);
 545
 546         iommu_device_unlink(&iommu->iommu, dev);
 547
 548         iommu_group_remove_device(dev);
 549
 550         /* Remove dma-ops */
 551         dev->dma_ops = NULL;
 552
 553         /*
 554          * We keep dev_data around for unplugged devices and reuse it when the
 555          * device is re-plugged - not doing so would introduce a ton of races.
 556          */
 557 }
 558
 559 /****************************************************************************
 560  *
 561  * Interrupt handling functions
 562  *
 563  ****************************************************************************/
 564
 565 static void dump_dte_entry(u16 devid)
 566 {
 567         int i;
 568
 569         for (i = 0; i < 4; ++i)
 570                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 571                         amd_iommu_dev_table[devid].data[i]);
 572 }
 573
 574 static void dump_command(unsigned long phys_addr)
 575 {
 576         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 577         int i;
 578
 579         for (i = 0; i < 4; ++i)
 580                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 581 }
 582
 583 static void amd_iommu_report_page_fault(u16 devid, u16 domain_id,
 584                                         u64 address, int flags)
 585 {
 586         struct iommu_dev_data *dev_data = NULL;
 587         struct pci_dev *pdev;
 588
 589         pdev = pci_get_bus_and_slot(PCI_BUS_NUM(devid), devid & 0xff);
 590         if (pdev)
 591                 dev_data = get_dev_data(&pdev->dev);
 592
 593         if (dev_data && __ratelimit(&dev_data->rs)) {
 594                 dev_err(&pdev->dev, "AMD-Vi: Event logged [IO_PAGE_FAULT domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 595                         domain_id, address, flags);
 596         } else if (printk_ratelimit()) {
 597                 pr_err("AMD-Vi: Event logged [IO_PAGE_FAULT device=%02x:%02x.%x domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 598                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 599                         domain_id, address, flags);
 600         }
 601
 602         if (pdev)
 603                 pci_dev_put(pdev);
 604 }
 605
 606 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 607 {
 608         int type, devid, domid, flags;
 609         volatile u32 *event = __evt;
 610         int count = 0;
 611         u64 address;
 612
 613 retry:
 614         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 615         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 616         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 617         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 618         address = (u64)(((u64)event[3]) << 32) | event[2];
 619
 620         if (type == 0) {
 621                 /* Did we hit the erratum? */
 622                 if (++count == LOOP_TIMEOUT) {
 623                         pr_err("AMD-Vi: No event written to event log\n");
 624                         return;
 625                 }
 626                 udelay(1);
 627                 goto retry;
 628         }
 629
 630         if (type == EVENT_TYPE_IO_FAULT) {
 631                 amd_iommu_report_page_fault(devid, domid, address, flags);
 632                 return;
 633         } else {
 634                 printk(KERN_ERR "AMD-Vi: Event logged [");
 635         }
 636
 637         switch (type) {
 638         case EVENT_TYPE_ILL_DEV:
 639                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 640                        "address=0x%016llx flags=0x%04x]\n",
 641                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 642                        address, flags);
 643                 dump_dte_entry(devid);
 644                 break;
 645         case EVENT_TYPE_DEV_TAB_ERR:
 646                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 647                        "address=0x%016llx flags=0x%04x]\n",
 648                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 649                        address, flags);
 650                 break;
 651         case EVENT_TYPE_PAGE_TAB_ERR:
 652                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 653                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 654                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 655                        domid, address, flags);
 656                 break;
 657         case EVENT_TYPE_ILL_CMD:
 658                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 659                 dump_command(address);
 660                 break;
 661         case EVENT_TYPE_CMD_HARD_ERR:
 662                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 663                        "flags=0x%04x]\n", address, flags);
 664                 break;
 665         case EVENT_TYPE_IOTLB_INV_TO:
 666                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 667                        "address=0x%016llx]\n",
 668                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 669                        address);
 670                 break;
 671         case EVENT_TYPE_INV_DEV_REQ:
 672                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 673                        "address=0x%016llx flags=0x%04x]\n",
 674                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 675                        address, flags);
 676                 break;
 677         default:
 678                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 679         }
 680
 681         memset(__evt, 0, 4 * sizeof(u32));
 682 }
 683
 684 static void iommu_poll_events(struct amd_iommu *iommu)
 685 {
 686         u32 head, tail;
 687
 688         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 689         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 690
 691         while (head != tail) {
 692                 iommu_print_event(iommu, iommu->evt_buf + head);
 693                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 694         }
 695
 696         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 697 }
 698
 699 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 700 {
 701         struct amd_iommu_fault fault;
 702
 703         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 704                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 705                 return;
 706         }
 707
 708         fault.address   = raw[1];
 709         fault.pasid     = PPR_PASID(raw[0]);
 710         fault.device_id = PPR_DEVID(raw[0]);
 711         fault.tag       = PPR_TAG(raw[0]);
 712         fault.flags     = PPR_FLAGS(raw[0]);
 713
 714         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 715 }
 716
 717 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 718 {
 719         u32 head, tail;
 720
 721         if (iommu->ppr_log == NULL)
 722                 return;
 723
 724         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 725         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 726
 727         while (head != tail) {
 728                 volatile u64 *raw;
 729                 u64 entry[2];
 730                 int i;
 731
 732                 raw = (u64 *)(iommu->ppr_log + head);
 733
 734                 /*
 735                  * Hardware bug: Interrupt may arrive before the entry is
 736                  * written to memory. If this happens we need to wait for the
 737                  * entry to arrive.
 738                  */
 739                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 740                         if (PPR_REQ_TYPE(raw[0]) != 0)
 741                                 break;
 742                         udelay(1);
 743                 }
 744
 745                 /* Avoid memcpy function-call overhead */
 746                 entry[0] = raw[0];
 747                 entry[1] = raw[1];
 748
 749                 /*
 750                  * To detect the hardware bug we need to clear the entry
 751                  * back to zero.
 752                  */
 753                 raw[0] = raw[1] = 0UL;
 754
 755                 /* Update head pointer of hardware ring-buffer */
 756                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 757                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 758
 759                 /* Handle PPR entry */
 760                 iommu_handle_ppr_entry(iommu, entry);
 761
 762                 /* Refresh ring-buffer information */
 763                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 764                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 765         }
 766 }
 767
 768 #ifdef CONFIG_IRQ_REMAP
 769 static int (*iommu_ga_log_notifier)(u32);
 770
 771 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 772 {
 773         iommu_ga_log_notifier = notifier;
 774
 775         return 0;
 776 }
 777 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 778
 779 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 780 {
 781         u32 head, tail, cnt = 0;
 782
 783         if (iommu->ga_log == NULL)
 784                 return;
 785
 786         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 787         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 788
 789         while (head != tail) {
 790                 volatile u64 *raw;
 791                 u64 log_entry;
 792
 793                 raw = (u64 *)(iommu->ga_log + head);
 794                 cnt++;
 795
 796                 /* Avoid memcpy function-call overhead */
 797                 log_entry = *raw;
 798
 799                 /* Update head pointer of hardware ring-buffer */
 800                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 801                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 802
 803                 /* Handle GA entry */
 804                 switch (GA_REQ_TYPE(log_entry)) {
 805                 case GA_GUEST_NR:
 806                         if (!iommu_ga_log_notifier)
 807                                 break;
 808
 809                         pr_debug("AMD-Vi: %s: devid=%#x, ga_tag=%#x\n",
 810                                  __func__, GA_DEVID(log_entry),
 811                                  GA_TAG(log_entry));
 812
 813                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 814                                 pr_err("AMD-Vi: GA log notifier failed.\n");
 815                         break;
 816                 default:
 817                         break;
 818                 }
 819         }
 820 }
 821 #endif /* CONFIG_IRQ_REMAP */
 822
 823 #define AMD_IOMMU_INT_MASK      \
 824         (MMIO_STATUS_EVT_INT_MASK | \
 825          MMIO_STATUS_PPR_INT_MASK | \
 826          MMIO_STATUS_GALOG_INT_MASK)
 827
 828 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 829 {
 830         struct amd_iommu *iommu = (struct amd_iommu *) data;
 831         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 832
 833         while (status & AMD_IOMMU_INT_MASK) {
 834                 /* Enable EVT and PPR and GA interrupts again */
 835                 writel(AMD_IOMMU_INT_MASK,
 836                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 837
 838                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 839                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 840                         iommu_poll_events(iommu);
 841                 }
 842
 843                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 844                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 845                         iommu_poll_ppr_log(iommu);
 846                 }
 847
 848 #ifdef CONFIG_IRQ_REMAP
 849                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 850                         pr_devel("AMD-Vi: Processing IOMMU GA Log\n");
 851                         iommu_poll_ga_log(iommu);
 852                 }
 853 #endif
 854
 855                 /*
 856                  * Hardware bug: ERBT1312
 857                  * When re-enabling interrupt (by writing 1
 858                  * to clear the bit), the hardware might also try to set
 859                  * the interrupt bit in the event status register.
 860                  * In this scenario, the bit will be set, and disable
 861                  * subsequent interrupts.
 862                  *
 863                  * Workaround: The IOMMU driver should read back the
 864                  * status register and check if the interrupt bits are cleared.
 865                  * If not, driver will need to go through the interrupt handler
 866                  * again and re-clear the bits
 867                  */
 868                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 869         }
 870         return IRQ_HANDLED;
 871 }
 872
 873 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 874 {
 875         return IRQ_WAKE_THREAD;
 876 }
 877
 878 /****************************************************************************
 879  *
 880  * IOMMU command queuing functions
 881  *
 882  ****************************************************************************/
 883
 884 static int wait_on_sem(volatile u64 *sem)
 885 {
 886         int i = 0;
 887
 888         while (*sem == 0 && i < LOOP_TIMEOUT) {
 889                 udelay(1);
 890                 i += 1;
 891         }
 892
 893         if (i == LOOP_TIMEOUT) {
 894                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 895                 return -EIO;
 896         }
 897
 898         return 0;
 899 }
 900
 901 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 902                                struct iommu_cmd *cmd)
 903 {
 904         u8 *target;
 905
 906         target = iommu->cmd_buf + iommu->cmd_buf_tail;
 907
 908         iommu->cmd_buf_tail += sizeof(*cmd);
 909         iommu->cmd_buf_tail %= CMD_BUFFER_SIZE;
 910
 911         /* Copy command to buffer */
 912         memcpy(target, cmd, sizeof(*cmd));
 913
 914         /* Tell the IOMMU about it */
 915         writel(iommu->cmd_buf_tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 916 }
 917
 918 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 919 {
 920         WARN_ON(address & 0x7ULL);
 921
 922         memset(cmd, 0, sizeof(*cmd));
 923         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 924         cmd->data[1] = upper_32_bits(__pa(address));
 925         cmd->data[2] = 1;
 926         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 927 }
 928
 929 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 930 {
 931         memset(cmd, 0, sizeof(*cmd));
 932         cmd->data[0] = devid;
 933         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 934 }
 935
 936 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 937                                   size_t size, u16 domid, int pde)
 938 {
 939         u64 pages;
 940         bool s;
 941
 942         pages = iommu_num_pages(address, size, PAGE_SIZE);
 943         s     = false;
 944
 945         if (pages > 1) {
 946                 /*
 947                  * If we have to flush more than one page, flush all
 948                  * TLB entries for this domain
 949                  */
 950                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 951                 s = true;
 952         }
 953
 954         address &= PAGE_MASK;
 955
 956         memset(cmd, 0, sizeof(*cmd));
 957         cmd->data[1] |= domid;
 958         cmd->data[2]  = lower_32_bits(address);
 959         cmd->data[3]  = upper_32_bits(address);
 960         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 961         if (s) /* size bit - we flush more than one 4kb page */
 962                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 963         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 964                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 965 }
 966
 967 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 968                                   u64 address, size_t size)
 969 {
 970         u64 pages;
 971         bool s;
 972
 973         pages = iommu_num_pages(address, size, PAGE_SIZE);
 974         s     = false;
 975
 976         if (pages > 1) {
 977                 /*
 978                  * If we have to flush more than one page, flush all
 979                  * TLB entries for this domain
 980                  */
 981                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 982                 s = true;
 983         }
 984
 985         address &= PAGE_MASK;
 986
 987         memset(cmd, 0, sizeof(*cmd));
 988         cmd->data[0]  = devid;
 989         cmd->data[0] |= (qdep & 0xff) << 24;
 990         cmd->data[1]  = devid;
 991         cmd->data[2]  = lower_32_bits(address);
 992         cmd->data[3]  = upper_32_bits(address);
 993         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 994         if (s)
 995                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 996 }
 997
 998 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 999                                   u64 address, bool size)
1000 {
1001         memset(cmd, 0, sizeof(*cmd));
1002
1003         address &= ~(0xfffULL);
1004
1005         cmd->data[0]  = pasid;
1006         cmd->data[1]  = domid;
1007         cmd->data[2]  = lower_32_bits(address);
1008         cmd->data[3]  = upper_32_bits(address);
1009         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
1010         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
1011         if (size)
1012                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
1013         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
1014 }
1015
1016 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
1017                                   int qdep, u64 address, bool size)
1018 {
1019         memset(cmd, 0, sizeof(*cmd));
1020
1021         address &= ~(0xfffULL);
1022
1023         cmd->data[0]  = devid;
1024         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
1025         cmd->data[0] |= (qdep  & 0xff) << 24;
1026         cmd->data[1]  = devid;
1027         cmd->data[1] |= (pasid & 0xff) << 16;
1028         cmd->data[2]  = lower_32_bits(address);
1029         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
1030         cmd->data[3]  = upper_32_bits(address);
1031         if (size)
1032                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
1033         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
1034 }
1035
1036 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
1037                                int status, int tag, bool gn)
1038 {
1039         memset(cmd, 0, sizeof(*cmd));
1040
1041         cmd->data[0]  = devid;
1042         if (gn) {
1043                 cmd->data[1]  = pasid;
1044                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
1045         }
1046         cmd->data[3]  = tag & 0x1ff;
1047         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
1048
1049         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
1050 }
1051
1052 static void build_inv_all(struct iommu_cmd *cmd)
1053 {
1054         memset(cmd, 0, sizeof(*cmd));
1055         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1056 }
1057
1058 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1059 {
1060         memset(cmd, 0, sizeof(*cmd));
1061         cmd->data[0] = devid;
1062         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1063 }
1064
1065 /*
1066  * Writes the command to the IOMMUs command buffer and informs the
1067  * hardware about the new command.
1068  */
1069 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1070                                       struct iommu_cmd *cmd,
1071                                       bool sync)
1072 {
1073         unsigned int count = 0;
1074         u32 left, next_tail;
1075
1076         next_tail = (iommu->cmd_buf_tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1077 again:
1078         left      = (iommu->cmd_buf_head - next_tail) % CMD_BUFFER_SIZE;
1079
1080         if (left <= 0x20) {
1081                 /* Skip udelay() the first time around */
1082                 if (count++) {
1083                         if (count == LOOP_TIMEOUT) {
1084                                 pr_err("AMD-Vi: Command buffer timeout\n");
1085                                 return -EIO;
1086                         }
1087
1088                         udelay(1);
1089                 }
1090
1091                 /* Update head and recheck remaining space */
1092                 iommu->cmd_buf_head = readl(iommu->mmio_base +
1093                                             MMIO_CMD_HEAD_OFFSET);
1094
1095                 goto again;
1096         }
1097
1098         copy_cmd_to_buffer(iommu, cmd);
1099
1100         /* Do we need to make sure all commands are processed? */
1101         iommu->need_sync = sync;
1102
1103         return 0;
1104 }
1105
1106 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1107                                     struct iommu_cmd *cmd,
1108                                     bool sync)
1109 {
1110         unsigned long flags;
1111         int ret;
1112
1113         spin_lock_irqsave(&iommu->lock, flags);
1114         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1115         spin_unlock_irqrestore(&iommu->lock, flags);
1116
1117         return ret;
1118 }
1119
1120 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1121 {
1122         return iommu_queue_command_sync(iommu, cmd, true);
1123 }
1124
1125 /*
1126  * This function queues a completion wait command into the command
1127  * buffer of an IOMMU
1128  */
1129 static int iommu_completion_wait(struct amd_iommu *iommu)
1130 {
1131         struct iommu_cmd cmd;
1132         unsigned long flags;
1133         int ret;
1134
1135         if (!iommu->need_sync)
1136                 return 0;
1137
1138
1139         build_completion_wait(&cmd, (u64)&iommu->cmd_sem);
1140
1141         spin_lock_irqsave(&iommu->lock, flags);
1142
1143         iommu->cmd_sem = 0;
1144
1145         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1146         if (ret)
1147                 goto out_unlock;
1148
1149         ret = wait_on_sem(&iommu->cmd_sem);
1150
1151 out_unlock:
1152         spin_unlock_irqrestore(&iommu->lock, flags);
1153
1154         return ret;
1155 }
1156
1157 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1158 {
1159         struct iommu_cmd cmd;
1160
1161         build_inv_dte(&cmd, devid);
1162
1163         return iommu_queue_command(iommu, &cmd);
1164 }
1165
1166 static void iommu_flush_dte_all(struct amd_iommu *iommu)
1167 {
1168         u32 devid;
1169
1170         for (devid = 0; devid <= 0xffff; ++devid)
1171                 iommu_flush_dte(iommu, devid);
1172
1173         iommu_completion_wait(iommu);
1174 }
1175
1176 /*
1177  * This function uses heavy locking and may disable irqs for some time. But
1178  * this is no issue because it is only called during resume.
1179  */
1180 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
1181 {
1182         u32 dom_id;
1183
1184         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1185                 struct iommu_cmd cmd;
1186                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1187                                       dom_id, 1);
1188                 iommu_queue_command(iommu, &cmd);
1189         }
1190
1191         iommu_completion_wait(iommu);
1192 }
1193
1194 static void iommu_flush_all(struct amd_iommu *iommu)
1195 {
1196         struct iommu_cmd cmd;
1197
1198         build_inv_all(&cmd);
1199
1200         iommu_queue_command(iommu, &cmd);
1201         iommu_completion_wait(iommu);
1202 }
1203
1204 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1205 {
1206         struct iommu_cmd cmd;
1207
1208         build_inv_irt(&cmd, devid);
1209
1210         iommu_queue_command(iommu, &cmd);
1211 }
1212
1213 static void iommu_flush_irt_all(struct amd_iommu *iommu)
1214 {
1215         u32 devid;
1216
1217         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1218                 iommu_flush_irt(iommu, devid);
1219
1220         iommu_completion_wait(iommu);
1221 }
1222
1223 void iommu_flush_all_caches(struct amd_iommu *iommu)
1224 {
1225         if (iommu_feature(iommu, FEATURE_IA)) {
1226                 iommu_flush_all(iommu);
1227         } else {
1228                 iommu_flush_dte_all(iommu);
1229                 iommu_flush_irt_all(iommu);
1230                 iommu_flush_tlb_all(iommu);
1231         }
1232 }
1233
1234 /*
1235  * Command send function for flushing on-device TLB
1236  */
1237 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1238                               u64 address, size_t size)
1239 {
1240         struct amd_iommu *iommu;
1241         struct iommu_cmd cmd;
1242         int qdep;
1243
1244         qdep     = dev_data->ats.qdep;
1245         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1246
1247         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1248
1249         return iommu_queue_command(iommu, &cmd);
1250 }
1251
1252 /*
1253  * Command send function for invalidating a device table entry
1254  */
1255 static int device_flush_dte(struct iommu_dev_data *dev_data)
1256 {
1257         struct amd_iommu *iommu;
1258         u16 alias;
1259         int ret;
1260
1261         iommu = amd_iommu_rlookup_table[dev_data->devid];
1262         alias = dev_data->alias;
1263
1264         ret = iommu_flush_dte(iommu, dev_data->devid);
1265         if (!ret && alias != dev_data->devid)
1266                 ret = iommu_flush_dte(iommu, alias);
1267         if (ret)
1268                 return ret;
1269
1270         if (dev_data->ats.enabled)
1271                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1272
1273         return ret;
1274 }
1275
1276 /*
1277  * TLB invalidation function which is called from the mapping functions.
1278  * It invalidates a single PTE if the range to flush is within a single
1279  * page. Otherwise it flushes the whole TLB of the IOMMU.
1280  */
1281 static void __domain_flush_pages(struct protection_domain *domain,
1282                                  u64 address, size_t size, int pde)
1283 {
1284         struct iommu_dev_data *dev_data;
1285         struct iommu_cmd cmd;
1286         int ret = 0, i;
1287
1288         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1289
1290         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1291                 if (!domain->dev_iommu[i])
1292                         continue;
1293
1294                 /*
1295                  * Devices of this domain are behind this IOMMU
1296                  * We need a TLB flush
1297                  */
1298                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1299         }
1300
1301         list_for_each_entry(dev_data, &domain->dev_list, list) {
1302
1303                 if (!dev_data->ats.enabled)
1304                         continue;
1305
1306                 ret |= device_flush_iotlb(dev_data, address, size);
1307         }
1308
1309         WARN_ON(ret);
1310 }
1311
1312 static void domain_flush_pages(struct protection_domain *domain,
1313                                u64 address, size_t size)
1314 {
1315         __domain_flush_pages(domain, address, size, 0);
1316 }
1317
1318 /* Flush the whole IO/TLB for a given protection domain */
1319 static void domain_flush_tlb(struct protection_domain *domain)
1320 {
1321         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1322 }
1323
1324 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1325 static void domain_flush_tlb_pde(struct protection_domain *domain)
1326 {
1327         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1328 }
1329
1330 static void domain_flush_complete(struct protection_domain *domain)
1331 {
1332         int i;
1333
1334         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1335                 if (domain && !domain->dev_iommu[i])
1336                         continue;
1337
1338                 /*
1339                  * Devices of this domain are behind this IOMMU
1340                  * We need to wait for completion of all commands.
1341                  */
1342                 iommu_completion_wait(amd_iommus[i]);
1343         }
1344 }
1345
1346
1347 /*
1348  * This function flushes the DTEs for all devices in domain
1349  */
1350 static void domain_flush_devices(struct protection_domain *domain)
1351 {
1352         struct iommu_dev_data *dev_data;
1353
1354         list_for_each_entry(dev_data, &domain->dev_list, list)
1355                 device_flush_dte(dev_data);
1356 }
1357
1358 /****************************************************************************
1359  *
1360  * The functions below are used the create the page table mappings for
1361  * unity mapped regions.
1362  *
1363  ****************************************************************************/
1364
1365 /*
1366  * This function is used to add another level to an IO page table. Adding
1367  * another level increases the size of the address space by 9 bits to a size up
1368  * to 64 bits.
1369  */
1370 static bool increase_address_space(struct protection_domain *domain,
1371                                    gfp_t gfp)
1372 {
1373         u64 *pte;
1374
1375         if (domain->mode == PAGE_MODE_6_LEVEL)
1376                 /* address space already 64 bit large */
1377                 return false;
1378
1379         pte = (void *)get_zeroed_page(gfp);
1380         if (!pte)
1381                 return false;
1382
1383         *pte             = PM_LEVEL_PDE(domain->mode,
1384                                         virt_to_phys(domain->pt_root));
1385         domain->pt_root  = pte;
1386         domain->mode    += 1;
1387         domain->updated  = true;
1388
1389         return true;
1390 }
1391
1392 static u64 *alloc_pte(struct protection_domain *domain,
1393                       unsigned long address,
1394                       unsigned long page_size,
1395                       u64 **pte_page,
1396                       gfp_t gfp)
1397 {
1398         int level, end_lvl;
1399         u64 *pte, *page;
1400
1401         BUG_ON(!is_power_of_2(page_size));
1402
1403         while (address > PM_LEVEL_SIZE(domain->mode))
1404                 increase_address_space(domain, gfp);
1405
1406         level   = domain->mode - 1;
1407         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1408         address = PAGE_SIZE_ALIGN(address, page_size);
1409         end_lvl = PAGE_SIZE_LEVEL(page_size);
1410
1411         while (level > end_lvl) {
1412                 u64 __pte, __npte;
1413
1414                 __pte = *pte;
1415
1416                 if (!IOMMU_PTE_PRESENT(__pte)) {
1417                         page = (u64 *)get_zeroed_page(gfp);
1418                         if (!page)
1419                                 return NULL;
1420
1421                         __npte = PM_LEVEL_PDE(level, virt_to_phys(page));
1422
1423                         /* pte could have been changed somewhere. */
1424                         if (cmpxchg64(pte, __pte, __npte) != __pte) {
1425                                 free_page((unsigned long)page);
1426                                 continue;
1427                         }
1428                 }
1429
1430                 /* No level skipping support yet */
1431                 if (PM_PTE_LEVEL(*pte) != level)
1432                         return NULL;
1433
1434                 level -= 1;
1435
1436                 pte = IOMMU_PTE_PAGE(*pte);
1437
1438                 if (pte_page && level == end_lvl)
1439                         *pte_page = pte;
1440
1441                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1442         }
1443
1444         return pte;
1445 }
1446
1447 /*
1448  * This function checks if there is a PTE for a given dma address. If
1449  * there is one, it returns the pointer to it.
1450  */
1451 static u64 *fetch_pte(struct protection_domain *domain,
1452                       unsigned long address,
1453                       unsigned long *page_size)
1454 {
1455         int level;
1456         u64 *pte;
1457
1458         if (address > PM_LEVEL_SIZE(domain->mode))
1459                 return NULL;
1460
1461         level      =  domain->mode - 1;
1462         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1463         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1464
1465         while (level > 0) {
1466
1467                 /* Not Present */
1468                 if (!IOMMU_PTE_PRESENT(*pte))
1469                         return NULL;
1470
1471                 /* Large PTE */
1472                 if (PM_PTE_LEVEL(*pte) == 7 ||
1473                     PM_PTE_LEVEL(*pte) == 0)
1474                         break;
1475
1476                 /* No level skipping support yet */
1477                 if (PM_PTE_LEVEL(*pte) != level)
1478                         return NULL;
1479
1480                 level -= 1;
1481
1482                 /* Walk to the next level */
1483                 pte        = IOMMU_PTE_PAGE(*pte);
1484                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1485                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1486         }
1487
1488         if (PM_PTE_LEVEL(*pte) == 0x07) {
1489                 unsigned long pte_mask;
1490
1491                 /*
1492                  * If we have a series of large PTEs, make
1493                  * sure to return a pointer to the first one.
1494                  */
1495                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1496                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1497                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1498         }
1499
1500         return pte;
1501 }
1502
1503 /*
1504  * Generic mapping functions. It maps a physical address into a DMA
1505  * address space. It allocates the page table pages if necessary.
1506  * In the future it can be extended to a generic mapping function
1507  * supporting all features of AMD IOMMU page tables like level skipping
1508  * and full 64 bit address spaces.
1509  */
1510 static int iommu_map_page(struct protection_domain *dom,
1511                           unsigned long bus_addr,
1512                           unsigned long phys_addr,
1513                           unsigned long page_size,
1514                           int prot,
1515                           gfp_t gfp)
1516 {
1517         u64 __pte, *pte;
1518         int i, count;
1519
1520         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1521         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1522
1523         if (!(prot & IOMMU_PROT_MASK))
1524                 return -EINVAL;
1525
1526         count = PAGE_SIZE_PTE_COUNT(page_size);
1527         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp);
1528
1529         if (!pte)
1530                 return -ENOMEM;
1531
1532         for (i = 0; i < count; ++i)
1533                 if (IOMMU_PTE_PRESENT(pte[i]))
1534                         return -EBUSY;
1535
1536         if (count > 1) {
1537                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1538                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1539         } else
1540                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1541
1542         if (prot & IOMMU_PROT_IR)
1543                 __pte |= IOMMU_PTE_IR;
1544         if (prot & IOMMU_PROT_IW)
1545                 __pte |= IOMMU_PTE_IW;
1546
1547         for (i = 0; i < count; ++i)
1548                 pte[i] = __pte;
1549
1550         update_domain(dom);
1551
1552         return 0;
1553 }
1554
1555 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1556                                       unsigned long bus_addr,
1557                                       unsigned long page_size)
1558 {
1559         unsigned long long unmapped;
1560         unsigned long unmap_size;
1561         u64 *pte;
1562
1563         BUG_ON(!is_power_of_2(page_size));
1564
1565         unmapped = 0;
1566
1567         while (unmapped < page_size) {
1568
1569                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1570
1571                 if (pte) {
1572                         int i, count;
1573
1574                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1575                         for (i = 0; i < count; i++)
1576                                 pte[i] = 0ULL;
1577                 }
1578
1579                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1580                 unmapped += unmap_size;
1581         }
1582
1583         BUG_ON(unmapped && !is_power_of_2(unmapped));
1584
1585         return unmapped;
1586 }
1587
1588 /****************************************************************************
1589  *
1590  * The next functions belong to the address allocator for the dma_ops
1591  * interface functions.
1592  *
1593  ****************************************************************************/
1594
1595
1596 static unsigned long dma_ops_alloc_iova(struct device *dev,
1597                                         struct dma_ops_domain *dma_dom,
1598                                         unsigned int pages, u64 dma_mask)
1599 {
1600         unsigned long pfn = 0;
1601
1602         pages = __roundup_pow_of_two(pages);
1603
1604         if (dma_mask > DMA_BIT_MASK(32))
1605                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1606                                       IOVA_PFN(DMA_BIT_MASK(32)));
1607
1608         if (!pfn)
1609                 pfn = alloc_iova_fast(&dma_dom->iovad, pages, IOVA_PFN(dma_mask));
1610
1611         return (pfn << PAGE_SHIFT);
1612 }
1613
1614 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1615                               unsigned long address,
1616                               unsigned int pages)
1617 {
1618         pages = __roundup_pow_of_two(pages);
1619         address >>= PAGE_SHIFT;
1620
1621         free_iova_fast(&dma_dom->iovad, address, pages);
1622 }
1623
1624 /****************************************************************************
1625  *
1626  * The next functions belong to the domain allocation. A domain is
1627  * allocated for every IOMMU as the default domain. If device isolation
1628  * is enabled, every device get its own domain. The most important thing
1629  * about domains is the page table mapping the DMA address space they
1630  * contain.
1631  *
1632  ****************************************************************************/
1633
1634 /*
1635  * This function adds a protection domain to the global protection domain list
1636  */
1637 static void add_domain_to_list(struct protection_domain *domain)
1638 {
1639         unsigned long flags;
1640
1641         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1642         list_add(&domain->list, &amd_iommu_pd_list);
1643         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1644 }
1645
1646 /*
1647  * This function removes a protection domain to the global
1648  * protection domain list
1649  */
1650 static void del_domain_from_list(struct protection_domain *domain)
1651 {
1652         unsigned long flags;
1653
1654         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1655         list_del(&domain->list);
1656         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1657 }
1658
1659 static u16 domain_id_alloc(void)
1660 {
1661         unsigned long flags;
1662         int id;
1663
1664         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1665         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1666         BUG_ON(id == 0);
1667         if (id > 0 && id < MAX_DOMAIN_ID)
1668                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1669         else
1670                 id = 0;
1671         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1672
1673         return id;
1674 }
1675
1676 static void domain_id_free(int id)
1677 {
1678         unsigned long flags;
1679
1680         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1681         if (id > 0 && id < MAX_DOMAIN_ID)
1682                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1683         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1684 }
1685
1686 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1687 static void free_pt_##LVL (unsigned long __pt)                  \
1688 {                                                               \
1689         unsigned long p;                                        \
1690         u64 *pt;                                                \
1691         int i;                                                  \
1692                                                                 \
1693         pt = (u64 *)__pt;                                       \
1694                                                                 \
1695         for (i = 0; i < 512; ++i) {                             \
1696                 /* PTE present? */                              \
1697                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1698                         continue;                               \
1699                                                                 \
1700                 /* Large PTE? */                                \
1701                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                 \
1702                     PM_PTE_LEVEL(pt[i]) == 7)                   \
1703                         continue;                               \
1704                                                                 \
1705                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1706                 FN(p);                                          \
1707         }                                                       \
1708         free_page((unsigned long)pt);                           \
1709 }
1710
1711 DEFINE_FREE_PT_FN(l2, free_page)
1712 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1713 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1714 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1715 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1716
1717 static void free_pagetable(struct protection_domain *domain)
1718 {
1719         unsigned long root = (unsigned long)domain->pt_root;
1720
1721         switch (domain->mode) {
1722         case PAGE_MODE_NONE:
1723                 break;
1724         case PAGE_MODE_1_LEVEL:
1725                 free_page(root);
1726                 break;
1727         case PAGE_MODE_2_LEVEL:
1728                 free_pt_l2(root);
1729                 break;
1730         case PAGE_MODE_3_LEVEL:
1731                 free_pt_l3(root);
1732                 break;
1733         case PAGE_MODE_4_LEVEL:
1734                 free_pt_l4(root);
1735                 break;
1736         case PAGE_MODE_5_LEVEL:
1737                 free_pt_l5(root);
1738                 break;
1739         case PAGE_MODE_6_LEVEL:
1740                 free_pt_l6(root);
1741                 break;
1742         default:
1743                 BUG();
1744         }
1745 }
1746
1747 static void free_gcr3_tbl_level1(u64 *tbl)
1748 {
1749         u64 *ptr;
1750         int i;
1751
1752         for (i = 0; i < 512; ++i) {
1753                 if (!(tbl[i] & GCR3_VALID))
1754                         continue;
1755
1756                 ptr = __va(tbl[i] & PAGE_MASK);
1757
1758                 free_page((unsigned long)ptr);
1759         }
1760 }
1761
1762 static void free_gcr3_tbl_level2(u64 *tbl)
1763 {
1764         u64 *ptr;
1765         int i;
1766
1767         for (i = 0; i < 512; ++i) {
1768                 if (!(tbl[i] & GCR3_VALID))
1769                         continue;
1770
1771                 ptr = __va(tbl[i] & PAGE_MASK);
1772
1773                 free_gcr3_tbl_level1(ptr);
1774         }
1775 }
1776
1777 static void free_gcr3_table(struct protection_domain *domain)
1778 {
1779         if (domain->glx == 2)
1780                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1781         else if (domain->glx == 1)
1782                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1783         else
1784                 BUG_ON(domain->glx != 0);
1785
1786         free_page((unsigned long)domain->gcr3_tbl);
1787 }
1788
1789 static void dma_ops_domain_free_flush_queue(struct dma_ops_domain *dom)
1790 {
1791         int cpu;
1792
1793         for_each_possible_cpu(cpu) {
1794                 struct flush_queue *queue;
1795
1796                 queue = per_cpu_ptr(dom->flush_queue, cpu);
1797                 kfree(queue->entries);
1798         }
1799
1800         free_percpu(dom->flush_queue);
1801
1802         dom->flush_queue = NULL;
1803 }
1804
1805 static int dma_ops_domain_alloc_flush_queue(struct dma_ops_domain *dom)
1806 {
1807         int cpu;
1808
1809         atomic64_set(&dom->flush_start_cnt,  0);
1810         atomic64_set(&dom->flush_finish_cnt, 0);
1811
1812         dom->flush_queue = alloc_percpu(struct flush_queue);
1813         if (!dom->flush_queue)
1814                 return -ENOMEM;
1815
1816         /* First make sure everything is cleared */
1817         for_each_possible_cpu(cpu) {
1818                 struct flush_queue *queue;
1819
1820                 queue = per_cpu_ptr(dom->flush_queue, cpu);
1821                 queue->head    = 0;
1822                 queue->tail    = 0;
1823                 queue->entries = NULL;
1824         }
1825
1826         /* Now start doing the allocation */
1827         for_each_possible_cpu(cpu) {
1828                 struct flush_queue *queue;
1829
1830                 queue = per_cpu_ptr(dom->flush_queue, cpu);
1831                 queue->entries = kzalloc(FLUSH_QUEUE_SIZE * sizeof(*queue->entries),
1832                                          GFP_KERNEL);
1833                 if (!queue->entries) {
1834                         dma_ops_domain_free_flush_queue(dom);
1835                         return -ENOMEM;
1836                 }
1837
1838                 spin_lock_init(&queue->lock);
1839         }
1840
1841         return 0;
1842 }
1843
1844 static void dma_ops_domain_flush_tlb(struct dma_ops_domain *dom)
1845 {
1846         atomic64_inc(&dom->flush_start_cnt);
1847         domain_flush_tlb(&dom->domain);
1848         domain_flush_complete(&dom->domain);
1849         atomic64_inc(&dom->flush_finish_cnt);
1850 }
1851
1852 static inline bool queue_ring_full(struct flush_queue *queue)
1853 {
1854         assert_spin_locked(&queue->lock);
1855
1856         return (((queue->tail + 1) % FLUSH_QUEUE_SIZE) == queue->head);
1857 }
1858
1859 #define queue_ring_for_each(i, q) \
1860         for (i = (q)->head; i != (q)->tail; i = (i + 1) % FLUSH_QUEUE_SIZE)
1861
1862 static inline unsigned queue_ring_add(struct flush_queue *queue)
1863 {
1864         unsigned idx = queue->tail;
1865
1866         assert_spin_locked(&queue->lock);
1867         queue->tail = (idx + 1) % FLUSH_QUEUE_SIZE;
1868
1869         return idx;
1870 }
1871
1872 static inline void queue_ring_remove_head(struct flush_queue *queue)
1873 {
1874         assert_spin_locked(&queue->lock);
1875         queue->head = (queue->head + 1) % FLUSH_QUEUE_SIZE;
1876 }
1877
1878 static void queue_ring_free_flushed(struct dma_ops_domain *dom,
1879                                     struct flush_queue *queue)
1880 {
1881         u64 counter = atomic64_read(&dom->flush_finish_cnt);
1882         int idx;
1883
1884         queue_ring_for_each(idx, queue) {
1885                 /*
1886                  * This assumes that counter values in the ring-buffer are
1887                  * monotonously rising.
1888                  */
1889                 if (queue->entries[idx].counter >= counter)
1890                         break;
1891
1892                 free_iova_fast(&dom->iovad,
1893                                queue->entries[idx].iova_pfn,
1894                                queue->entries[idx].pages);
1895
1896                 queue_ring_remove_head(queue);
1897         }
1898 }
1899
1900 static void queue_add(struct dma_ops_domain *dom,
1901                       unsigned long address, unsigned long pages)
1902 {
1903         struct flush_queue *queue;
1904         unsigned long flags;
1905         int idx;
1906
1907         pages     = __roundup_pow_of_two(pages);
1908         address >>= PAGE_SHIFT;
1909
1910         queue = get_cpu_ptr(dom->flush_queue);
1911         spin_lock_irqsave(&queue->lock, flags);
1912
1913         /*
1914          * When ring-queue is full, flush the entries from the IOTLB so
1915          * that we can free all entries with queue_ring_free_flushed()
1916          * below.
1917          */
1918         if (queue_ring_full(queue))
1919                 dma_ops_domain_flush_tlb(dom);
1920
1921         queue_ring_free_flushed(dom, queue);
1922
1923         idx = queue_ring_add(queue);
1924
1925         queue->entries[idx].iova_pfn = address;
1926         queue->entries[idx].pages    = pages;
1927         queue->entries[idx].counter  = atomic64_read(&dom->flush_start_cnt);
1928
1929         spin_unlock_irqrestore(&queue->lock, flags);
1930
1931         if (atomic_cmpxchg(&dom->flush_timer_on, 0, 1) == 0)
1932                 mod_timer(&dom->flush_timer, jiffies + msecs_to_jiffies(10));
1933
1934         put_cpu_ptr(dom->flush_queue);
1935 }
1936
1937 static void queue_flush_timeout(unsigned long data)
1938 {
1939         struct dma_ops_domain *dom = (struct dma_ops_domain *)data;
1940         int cpu;
1941
1942         atomic_set(&dom->flush_timer_on, 0);
1943
1944         dma_ops_domain_flush_tlb(dom);
1945
1946         for_each_possible_cpu(cpu) {
1947                 struct flush_queue *queue;
1948                 unsigned long flags;
1949
1950                 queue = per_cpu_ptr(dom->flush_queue, cpu);
1951                 spin_lock_irqsave(&queue->lock, flags);
1952                 queue_ring_free_flushed(dom, queue);
1953                 spin_unlock_irqrestore(&queue->lock, flags);
1954         }
1955 }
1956
1957 /*
1958  * Free a domain, only used if something went wrong in the
1959  * allocation path and we need to free an already allocated page table
1960  */
1961 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1962 {
1963         if (!dom)
1964                 return;
1965
1966         del_domain_from_list(&dom->domain);
1967
1968         if (timer_pending(&dom->flush_timer))
1969                 del_timer(&dom->flush_timer);
1970
1971         dma_ops_domain_free_flush_queue(dom);
1972
1973         put_iova_domain(&dom->iovad);
1974
1975         free_pagetable(&dom->domain);
1976
1977         if (dom->domain.id)
1978                 domain_id_free(dom->domain.id);
1979
1980         kfree(dom);
1981 }
1982
1983 /*
1984  * Allocates a new protection domain usable for the dma_ops functions.
1985  * It also initializes the page table and the address allocator data
1986  * structures required for the dma_ops interface
1987  */
1988 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1989 {
1990         struct dma_ops_domain *dma_dom;
1991
1992         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1993         if (!dma_dom)
1994                 return NULL;
1995
1996         if (protection_domain_init(&dma_dom->domain))
1997                 goto free_dma_dom;
1998
1999         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
2000         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2001         dma_dom->domain.flags = PD_DMA_OPS_MASK;
2002         if (!dma_dom->domain.pt_root)
2003                 goto free_dma_dom;
2004
2005         init_iova_domain(&dma_dom->iovad, PAGE_SIZE,
2006                          IOVA_START_PFN, DMA_32BIT_PFN);
2007
2008         /* Initialize reserved ranges */
2009         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
2010
2011         if (dma_ops_domain_alloc_flush_queue(dma_dom))
2012                 goto free_dma_dom;
2013
2014         setup_timer(&dma_dom->flush_timer, queue_flush_timeout,
2015                     (unsigned long)dma_dom);
2016
2017         atomic_set(&dma_dom->flush_timer_on, 0);
2018
2019         add_domain_to_list(&dma_dom->domain);
2020
2021         return dma_dom;
2022
2023 free_dma_dom:
2024         dma_ops_domain_free(dma_dom);
2025
2026         return NULL;
2027 }
2028
2029 /*
2030  * little helper function to check whether a given protection domain is a
2031  * dma_ops domain
2032  */
2033 static bool dma_ops_domain(struct protection_domain *domain)
2034 {
2035         return domain->flags & PD_DMA_OPS_MASK;
2036 }
2037
2038 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
2039 {
2040         u64 pte_root = 0;
2041         u64 flags = 0;
2042
2043         if (domain->mode != PAGE_MODE_NONE)
2044                 pte_root = virt_to_phys(domain->pt_root);
2045
2046         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
2047                     << DEV_ENTRY_MODE_SHIFT;
2048         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
2049
2050         flags = amd_iommu_dev_table[devid].data[1];
2051
2052         if (ats)
2053                 flags |= DTE_FLAG_IOTLB;
2054
2055         if (domain->flags & PD_IOMMUV2_MASK) {
2056                 u64 gcr3 = __pa(domain->gcr3_tbl);
2057                 u64 glx  = domain->glx;
2058                 u64 tmp;
2059
2060                 pte_root |= DTE_FLAG_GV;
2061                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
2062
2063                 /* First mask out possible old values for GCR3 table */
2064                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
2065                 flags    &= ~tmp;
2066
2067                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
2068                 flags    &= ~tmp;
2069
2070                 /* Encode GCR3 table into DTE */
2071                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
2072                 pte_root |= tmp;
2073
2074                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
2075                 flags    |= tmp;
2076
2077                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
2078                 flags    |= tmp;
2079         }
2080
2081
2082         flags &= ~(DTE_FLAG_SA | 0xffffULL);
2083         flags |= domain->id;
2084
2085         amd_iommu_dev_table[devid].data[1]  = flags;
2086         amd_iommu_dev_table[devid].data[0]  = pte_root;
2087 }
2088
2089 static void clear_dte_entry(u16 devid)
2090 {
2091         /* remove entry from the device table seen by the hardware */
2092         amd_iommu_dev_table[devid].data[0]  = IOMMU_PTE_P | IOMMU_PTE_TV;
2093         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
2094
2095         amd_iommu_apply_erratum_63(devid);
2096 }
2097
2098 static void do_attach(struct iommu_dev_data *dev_data,
2099                       struct protection_domain *domain)
2100 {
2101         struct amd_iommu *iommu;
2102         u16 alias;
2103         bool ats;
2104
2105         iommu = amd_iommu_rlookup_table[dev_data->devid];
2106         alias = dev_data->alias;
2107         ats   = dev_data->ats.enabled;
2108
2109         /* Update data structures */
2110         dev_data->domain = domain;
2111         list_add(&dev_data->list, &domain->dev_list);
2112
2113         /* Do reference counting */
2114         domain->dev_iommu[iommu->index] += 1;
2115         domain->dev_cnt                 += 1;
2116
2117         /* Update device table */
2118         set_dte_entry(dev_data->devid, domain, ats);
2119         if (alias != dev_data->devid)
2120                 set_dte_entry(alias, domain, ats);
2121
2122         device_flush_dte(dev_data);
2123 }
2124
2125 static void do_detach(struct iommu_dev_data *dev_data)
2126 {
2127         struct amd_iommu *iommu;
2128         u16 alias;
2129
2130         /*
2131          * First check if the device is still attached. It might already
2132          * be detached from its domain because the generic
2133          * iommu_detach_group code detached it and we try again here in
2134          * our alias handling.
2135          */
2136         if (!dev_data->domain)
2137                 return;
2138
2139         iommu = amd_iommu_rlookup_table[dev_data->devid];
2140         alias = dev_data->alias;
2141
2142         /* decrease reference counters */
2143         dev_data->domain->dev_iommu[iommu->index] -= 1;
2144         dev_data->domain->dev_cnt                 -= 1;
2145
2146         /* Update data structures */
2147         dev_data->domain = NULL;
2148         list_del(&dev_data->list);
2149         clear_dte_entry(dev_data->devid);
2150         if (alias != dev_data->devid)
2151                 clear_dte_entry(alias);
2152
2153         /* Flush the DTE entry */
2154         device_flush_dte(dev_data);
2155 }
2156
2157 /*
2158  * If a device is not yet associated with a domain, this function does
2159  * assigns it visible for the hardware
2160  */
2161 static int __attach_device(struct iommu_dev_data *dev_data,
2162                            struct protection_domain *domain)
2163 {
2164         int ret;
2165
2166         /*
2167          * Must be called with IRQs disabled. Warn here to detect early
2168          * when its not.
2169          */
2170         WARN_ON(!irqs_disabled());
2171
2172         /* lock domain */
2173         spin_lock(&domain->lock);
2174
2175         ret = -EBUSY;
2176         if (dev_data->domain != NULL)
2177                 goto out_unlock;
2178
2179         /* Attach alias group root */
2180         do_attach(dev_data, domain);
2181
2182         ret = 0;
2183
2184 out_unlock:
2185
2186         /* ready */
2187         spin_unlock(&domain->lock);
2188
2189         return ret;
2190 }
2191
2192
2193 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2194 {
2195         pci_disable_ats(pdev);
2196         pci_disable_pri(pdev);
2197         pci_disable_pasid(pdev);
2198 }
2199
2200 /* FIXME: Change generic reset-function to do the same */
2201 static int pri_reset_while_enabled(struct pci_dev *pdev)
2202 {
2203         u16 control;
2204         int pos;
2205
2206         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2207         if (!pos)
2208                 return -EINVAL;
2209
2210         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2211         control |= PCI_PRI_CTRL_RESET;
2212         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2213
2214         return 0;
2215 }
2216
2217 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2218 {
2219         bool reset_enable;
2220         int reqs, ret;
2221
2222         /* FIXME: Hardcode number of outstanding requests for now */
2223         reqs = 32;
2224         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2225                 reqs = 1;
2226         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2227
2228         /* Only allow access to user-accessible pages */
2229         ret = pci_enable_pasid(pdev, 0);
2230         if (ret)
2231                 goto out_err;
2232
2233         /* First reset the PRI state of the device */
2234         ret = pci_reset_pri(pdev);
2235         if (ret)
2236                 goto out_err;
2237
2238         /* Enable PRI */
2239         ret = pci_enable_pri(pdev, reqs);
2240         if (ret)
2241                 goto out_err;
2242
2243         if (reset_enable) {
2244                 ret = pri_reset_while_enabled(pdev);
2245                 if (ret)
2246                         goto out_err;
2247         }
2248
2249         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2250         if (ret)
2251                 goto out_err;
2252
2253         return 0;
2254
2255 out_err:
2256         pci_disable_pri(pdev);
2257         pci_disable_pasid(pdev);
2258
2259         return ret;
2260 }
2261
2262 /* FIXME: Move this to PCI code */
2263 #define PCI_PRI_TLP_OFF         (1 << 15)
2264
2265 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2266 {
2267         u16 status;
2268         int pos;
2269
2270         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2271         if (!pos)
2272                 return false;
2273
2274         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2275
2276         return (status & PCI_PRI_TLP_OFF) ? true : false;
2277 }
2278
2279 /*
2280  * If a device is not yet associated with a domain, this function
2281  * assigns it visible for the hardware
2282  */
2283 static int attach_device(struct device *dev,
2284                          struct protection_domain *domain)
2285 {
2286         struct pci_dev *pdev;
2287         struct iommu_dev_data *dev_data;
2288         unsigned long flags;
2289         int ret;
2290
2291         dev_data = get_dev_data(dev);
2292
2293         if (!dev_is_pci(dev))
2294                 goto skip_ats_check;
2295
2296         pdev = to_pci_dev(dev);
2297         if (domain->flags & PD_IOMMUV2_MASK) {
2298                 if (!dev_data->passthrough)
2299                         return -EINVAL;
2300
2301                 if (dev_data->iommu_v2) {
2302                         if (pdev_iommuv2_enable(pdev) != 0)
2303                                 return -EINVAL;
2304
2305                         dev_data->ats.enabled = true;
2306                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2307                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2308                 }
2309         } else if (amd_iommu_iotlb_sup &&
2310                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2311                 dev_data->ats.enabled = true;
2312                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2313         }
2314
2315 skip_ats_check:
2316         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2317         ret = __attach_device(dev_data, domain);
2318         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2319
2320         /*
2321          * We might boot into a crash-kernel here. The crashed kernel
2322          * left the caches in the IOMMU dirty. So we have to flush
2323          * here to evict all dirty stuff.
2324          */
2325         domain_flush_tlb_pde(domain);
2326
2327         return ret;
2328 }
2329
2330 /*
2331  * Removes a device from a protection domain (unlocked)
2332  */
2333 static void __detach_device(struct iommu_dev_data *dev_data)
2334 {
2335         struct protection_domain *domain;
2336
2337         /*
2338          * Must be called with IRQs disabled. Warn here to detect early
2339          * when its not.
2340          */
2341         WARN_ON(!irqs_disabled());
2342
2343         if (WARN_ON(!dev_data->domain))
2344                 return;
2345
2346         domain = dev_data->domain;
2347
2348         spin_lock(&domain->lock);
2349
2350         do_detach(dev_data);
2351
2352         spin_unlock(&domain->lock);
2353 }
2354
2355 /*
2356  * Removes a device from a protection domain (with devtable_lock held)
2357  */
2358 static void detach_device(struct device *dev)
2359 {
2360         struct protection_domain *domain;
2361         struct iommu_dev_data *dev_data;
2362         unsigned long flags;
2363
2364         dev_data = get_dev_data(dev);
2365         domain   = dev_data->domain;
2366
2367         /* lock device table */
2368         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2369         __detach_device(dev_data);
2370         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2371
2372         if (!dev_is_pci(dev))
2373                 return;
2374
2375         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2376                 pdev_iommuv2_disable(to_pci_dev(dev));
2377         else if (dev_data->ats.enabled)
2378                 pci_disable_ats(to_pci_dev(dev));
2379
2380         dev_data->ats.enabled = false;
2381 }
2382
2383 static int amd_iommu_add_device(struct device *dev)
2384 {
2385         struct iommu_dev_data *dev_data;
2386         struct iommu_domain *domain;
2387         struct amd_iommu *iommu;
2388         int ret, devid;
2389
2390         if (!check_device(dev) || get_dev_data(dev))
2391                 return 0;
2392
2393         devid = get_device_id(dev);
2394         if (devid < 0)
2395                 return devid;
2396
2397         iommu = amd_iommu_rlookup_table[devid];
2398
2399         ret = iommu_init_device(dev);
2400         if (ret) {
2401                 if (ret != -ENOTSUPP)
2402                         pr_err("Failed to initialize device %s - trying to proceed anyway\n",
2403                                 dev_name(dev));
2404
2405                 iommu_ignore_device(dev);
2406                 dev->dma_ops = &nommu_dma_ops;
2407                 goto out;
2408         }
2409         init_iommu_group(dev);
2410
2411         dev_data = get_dev_data(dev);
2412
2413         BUG_ON(!dev_data);
2414
2415         if (iommu_pass_through || dev_data->iommu_v2)
2416                 iommu_request_dm_for_dev(dev);
2417
2418         /* Domains are initialized for this device - have a look what we ended up with */
2419         domain = iommu_get_domain_for_dev(dev);
2420         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2421                 dev_data->passthrough = true;
2422         else
2423                 dev->dma_ops = &amd_iommu_dma_ops;
2424
2425 out:
2426         iommu_completion_wait(iommu);
2427
2428         return 0;
2429 }
2430
2431 static void amd_iommu_remove_device(struct device *dev)
2432 {
2433         struct amd_iommu *iommu;
2434         int devid;
2435
2436         if (!check_device(dev))
2437                 return;
2438
2439         devid = get_device_id(dev);
2440         if (devid < 0)
2441                 return;
2442
2443         iommu = amd_iommu_rlookup_table[devid];
2444
2445         iommu_uninit_device(dev);
2446         iommu_completion_wait(iommu);
2447 }
2448
2449 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2450 {
2451         if (dev_is_pci(dev))
2452                 return pci_device_group(dev);
2453
2454         return acpihid_device_group(dev);
2455 }
2456
2457 /*****************************************************************************
2458  *
2459  * The next functions belong to the dma_ops mapping/unmapping code.
2460  *
2461  *****************************************************************************/
2462
2463 /*
2464  * In the dma_ops path we only have the struct device. This function
2465  * finds the corresponding IOMMU, the protection domain and the
2466  * requestor id for a given device.
2467  * If the device is not yet associated with a domain this is also done
2468  * in this function.
2469  */
2470 static struct protection_domain *get_domain(struct device *dev)
2471 {
2472         struct protection_domain *domain;
2473
2474         if (!check_device(dev))
2475                 return ERR_PTR(-EINVAL);
2476
2477         domain = get_dev_data(dev)->domain;
2478         if (!dma_ops_domain(domain))
2479                 return ERR_PTR(-EBUSY);
2480
2481         return domain;
2482 }
2483
2484 static void update_device_table(struct protection_domain *domain)
2485 {
2486         struct iommu_dev_data *dev_data;
2487
2488         list_for_each_entry(dev_data, &domain->dev_list, list) {
2489                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2490
2491                 if (dev_data->devid == dev_data->alias)
2492                         continue;
2493
2494                 /* There is an alias, update device table entry for it */
2495                 set_dte_entry(dev_data->alias, domain, dev_data->ats.enabled);
2496         }
2497 }
2498
2499 static void update_domain(struct protection_domain *domain)
2500 {
2501         if (!domain->updated)
2502                 return;
2503
2504         update_device_table(domain);
2505
2506         domain_flush_devices(domain);
2507         domain_flush_tlb_pde(domain);
2508
2509         domain->updated = false;
2510 }
2511
2512 static int dir2prot(enum dma_data_direction direction)
2513 {
2514         if (direction == DMA_TO_DEVICE)
2515                 return IOMMU_PROT_IR;
2516         else if (direction == DMA_FROM_DEVICE)
2517                 return IOMMU_PROT_IW;
2518         else if (direction == DMA_BIDIRECTIONAL)
2519                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2520         else
2521                 return 0;
2522 }
2523 /*
2524  * This function contains common code for mapping of a physically
2525  * contiguous memory region into DMA address space. It is used by all
2526  * mapping functions provided with this IOMMU driver.
2527  * Must be called with the domain lock held.
2528  */
2529 static dma_addr_t __map_single(struct device *dev,
2530                                struct dma_ops_domain *dma_dom,
2531                                phys_addr_t paddr,
2532                                size_t size,
2533                                enum dma_data_direction direction,
2534                                u64 dma_mask)
2535 {
2536         dma_addr_t offset = paddr & ~PAGE_MASK;
2537         dma_addr_t address, start, ret;
2538         unsigned int pages;
2539         int prot = 0;
2540         int i;
2541
2542         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2543         paddr &= PAGE_MASK;
2544
2545         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2546         if (address == DMA_ERROR_CODE)
2547                 goto out;
2548
2549         prot = dir2prot(direction);
2550
2551         start = address;
2552         for (i = 0; i < pages; ++i) {
2553                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2554                                      PAGE_SIZE, prot, GFP_ATOMIC);
2555                 if (ret)
2556                         goto out_unmap;
2557
2558                 paddr += PAGE_SIZE;
2559                 start += PAGE_SIZE;
2560         }
2561         address += offset;
2562
2563         if (unlikely(amd_iommu_np_cache)) {
2564                 domain_flush_pages(&dma_dom->domain, address, size);
2565                 domain_flush_complete(&dma_dom->domain);
2566         }
2567
2568 out:
2569         return address;
2570
2571 out_unmap:
2572
2573         for (--i; i >= 0; --i) {
2574                 start -= PAGE_SIZE;
2575                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2576         }
2577
2578         domain_flush_tlb(&dma_dom->domain);
2579         domain_flush_complete(&dma_dom->domain);
2580
2581         dma_ops_free_iova(dma_dom, address, pages);
2582
2583         return DMA_ERROR_CODE;
2584 }
2585
2586 /*
2587  * Does the reverse of the __map_single function. Must be called with
2588  * the domain lock held too
2589  */
2590 static void __unmap_single(struct dma_ops_domain *dma_dom,
2591                            dma_addr_t dma_addr,
2592                            size_t size,
2593                            int dir)
2594 {
2595         dma_addr_t flush_addr;
2596         dma_addr_t i, start;
2597         unsigned int pages;
2598
2599         flush_addr = dma_addr;
2600         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2601         dma_addr &= PAGE_MASK;
2602         start = dma_addr;
2603
2604         for (i = 0; i < pages; ++i) {
2605                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2606                 start += PAGE_SIZE;
2607         }
2608
2609         if (amd_iommu_unmap_flush) {
2610                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2611                 domain_flush_tlb(&dma_dom->domain);
2612                 domain_flush_complete(&dma_dom->domain);
2613         } else {
2614                 queue_add(dma_dom, dma_addr, pages);
2615         }
2616 }
2617
2618 /*
2619  * The exported map_single function for dma_ops.
2620  */
2621 static dma_addr_t map_page(struct device *dev, struct page *page,
2622                            unsigned long offset, size_t size,
2623                            enum dma_data_direction dir,
2624                            unsigned long attrs)
2625 {
2626         phys_addr_t paddr = page_to_phys(page) + offset;
2627         struct protection_domain *domain;
2628         struct dma_ops_domain *dma_dom;
2629         u64 dma_mask;
2630
2631         domain = get_domain(dev);
2632         if (PTR_ERR(domain) == -EINVAL)
2633                 return (dma_addr_t)paddr;
2634         else if (IS_ERR(domain))
2635                 return DMA_ERROR_CODE;
2636
2637         dma_mask = *dev->dma_mask;
2638         dma_dom = to_dma_ops_domain(domain);
2639
2640         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2641 }
2642
2643 /*
2644  * The exported unmap_single function for dma_ops.
2645  */
2646 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2647                        enum dma_data_direction dir, unsigned long attrs)
2648 {
2649         struct protection_domain *domain;
2650         struct dma_ops_domain *dma_dom;
2651
2652         domain = get_domain(dev);
2653         if (IS_ERR(domain))
2654                 return;
2655
2656         dma_dom = to_dma_ops_domain(domain);
2657
2658         __unmap_single(dma_dom, dma_addr, size, dir);
2659 }
2660
2661 static int sg_num_pages(struct device *dev,
2662                         struct scatterlist *sglist,
2663                         int nelems)
2664 {
2665         unsigned long mask, boundary_size;
2666         struct scatterlist *s;
2667         int i, npages = 0;
2668
2669         mask          = dma_get_seg_boundary(dev);
2670         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2671                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2672
2673         for_each_sg(sglist, s, nelems, i) {
2674                 int p, n;
2675
2676                 s->dma_address = npages << PAGE_SHIFT;
2677                 p = npages % boundary_size;
2678                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2679                 if (p + n > boundary_size)
2680                         npages += boundary_size - p;
2681                 npages += n;
2682         }
2683
2684         return npages;
2685 }
2686
2687 /*
2688  * The exported map_sg function for dma_ops (handles scatter-gather
2689  * lists).
2690  */
2691 static int map_sg(struct device *dev, struct scatterlist *sglist,
2692                   int nelems, enum dma_data_direction direction,
2693                   unsigned long attrs)
2694 {
2695         int mapped_pages = 0, npages = 0, prot = 0, i;
2696         struct protection_domain *domain;
2697         struct dma_ops_domain *dma_dom;
2698         struct scatterlist *s;
2699         unsigned long address;
2700         u64 dma_mask;
2701
2702         domain = get_domain(dev);
2703         if (IS_ERR(domain))
2704                 return 0;
2705
2706         dma_dom  = to_dma_ops_domain(domain);
2707         dma_mask = *dev->dma_mask;
2708
2709         npages = sg_num_pages(dev, sglist, nelems);
2710
2711         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2712         if (address == DMA_ERROR_CODE)
2713                 goto out_err;
2714
2715         prot = dir2prot(direction);
2716
2717         /* Map all sg entries */
2718         for_each_sg(sglist, s, nelems, i) {
2719                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2720
2721                 for (j = 0; j < pages; ++j) {
2722                         unsigned long bus_addr, phys_addr;
2723                         int ret;
2724
2725                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2726                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2727                         ret = iommu_map_page(domain, bus_addr, phys_addr, PAGE_SIZE, prot, GFP_ATOMIC);
2728                         if (ret)
2729                                 goto out_unmap;
2730
2731                         mapped_pages += 1;
2732                 }
2733         }
2734
2735         /* Everything is mapped - write the right values into s->dma_address */
2736         for_each_sg(sglist, s, nelems, i) {
2737                 s->dma_address += address + s->offset;
2738                 s->dma_length   = s->length;
2739         }
2740
2741         return nelems;
2742
2743 out_unmap:
2744         pr_err("%s: IOMMU mapping error in map_sg (io-pages: %d)\n",
2745                dev_name(dev), npages);
2746
2747         for_each_sg(sglist, s, nelems, i) {
2748                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2749
2750                 for (j = 0; j < pages; ++j) {
2751                         unsigned long bus_addr;
2752
2753                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2754                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2755
2756                         if (--mapped_pages)
2757                                 goto out_free_iova;
2758                 }
2759         }
2760
2761 out_free_iova:
2762         free_iova_fast(&dma_dom->iovad, address, npages);
2763
2764 out_err:
2765         return 0;
2766 }
2767
2768 /*
2769  * The exported map_sg function for dma_ops (handles scatter-gather
2770  * lists).
2771  */
2772 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2773                      int nelems, enum dma_data_direction dir,
2774                      unsigned long attrs)
2775 {
2776         struct protection_domain *domain;
2777         struct dma_ops_domain *dma_dom;
2778         unsigned long startaddr;
2779         int npages = 2;
2780
2781         domain = get_domain(dev);
2782         if (IS_ERR(domain))
2783                 return;
2784
2785         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2786         dma_dom   = to_dma_ops_domain(domain);
2787         npages    = sg_num_pages(dev, sglist, nelems);
2788
2789         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2790 }
2791
2792 /*
2793  * The exported alloc_coherent function for dma_ops.
2794  */
2795 static void *alloc_coherent(struct device *dev, size_t size,
2796                             dma_addr_t *dma_addr, gfp_t flag,
2797                             unsigned long attrs)
2798 {
2799         u64 dma_mask = dev->coherent_dma_mask;
2800         struct protection_domain *domain;
2801         struct dma_ops_domain *dma_dom;
2802         struct page *page;
2803
2804         domain = get_domain(dev);
2805         if (PTR_ERR(domain) == -EINVAL) {
2806                 page = alloc_pages(flag, get_order(size));
2807                 *dma_addr = page_to_phys(page);
2808                 return page_address(page);
2809         } else if (IS_ERR(domain))
2810                 return NULL;
2811
2812         dma_dom   = to_dma_ops_domain(domain);
2813         size      = PAGE_ALIGN(size);
2814         dma_mask  = dev->coherent_dma_mask;
2815         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2816         flag     |= __GFP_ZERO;
2817
2818         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2819         if (!page) {
2820                 if (!gfpflags_allow_blocking(flag))
2821                         return NULL;
2822
2823                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2824                                                  get_order(size), flag);
2825                 if (!page)
2826                         return NULL;
2827         }
2828
2829         if (!dma_mask)
2830                 dma_mask = *dev->dma_mask;
2831
2832         *dma_addr = __map_single(dev, dma_dom, page_to_phys(page),
2833                                  size, DMA_BIDIRECTIONAL, dma_mask);
2834
2835         if (*dma_addr == DMA_ERROR_CODE)
2836                 goto out_free;
2837
2838         return page_address(page);
2839
2840 out_free:
2841
2842         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2843                 __free_pages(page, get_order(size));
2844
2845         return NULL;
2846 }
2847
2848 /*
2849  * The exported free_coherent function for dma_ops.
2850  */
2851 static void free_coherent(struct device *dev, size_t size,
2852                           void *virt_addr, dma_addr_t dma_addr,
2853                           unsigned long attrs)
2854 {
2855         struct protection_domain *domain;
2856         struct dma_ops_domain *dma_dom;
2857         struct page *page;
2858
2859         page = virt_to_page(virt_addr);
2860         size = PAGE_ALIGN(size);
2861
2862         domain = get_domain(dev);
2863         if (IS_ERR(domain))
2864                 goto free_mem;
2865
2866         dma_dom = to_dma_ops_domain(domain);
2867
2868         __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2869
2870 free_mem:
2871         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2872                 __free_pages(page, get_order(size));
2873 }
2874
2875 /*
2876  * This function is called by the DMA layer to find out if we can handle a
2877  * particular device. It is part of the dma_ops.
2878  */
2879 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2880 {
2881         return check_device(dev);
2882 }
2883
2884 static const struct dma_map_ops amd_iommu_dma_ops = {
2885         .alloc          = alloc_coherent,
2886         .free           = free_coherent,
2887         .map_page       = map_page,
2888         .unmap_page     = unmap_page,
2889         .map_sg         = map_sg,
2890         .unmap_sg       = unmap_sg,
2891         .dma_supported  = amd_iommu_dma_supported,
2892 };
2893
2894 static int init_reserved_iova_ranges(void)
2895 {
2896         struct pci_dev *pdev = NULL;
2897         struct iova *val;
2898
2899         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE,
2900                          IOVA_START_PFN, DMA_32BIT_PFN);
2901
2902         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2903                           &reserved_rbtree_key);
2904
2905         /* MSI memory range */
2906         val = reserve_iova(&reserved_iova_ranges,
2907                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2908         if (!val) {
2909                 pr_err("Reserving MSI range failed\n");
2910                 return -ENOMEM;
2911         }
2912
2913         /* HT memory range */
2914         val = reserve_iova(&reserved_iova_ranges,
2915                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2916         if (!val) {
2917                 pr_err("Reserving HT range failed\n");
2918                 return -ENOMEM;
2919         }
2920
2921         /*
2922          * Memory used for PCI resources
2923          * FIXME: Check whether we can reserve the PCI-hole completly
2924          */
2925         for_each_pci_dev(pdev) {
2926                 int i;
2927
2928                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2929                         struct resource *r = &pdev->resource[i];
2930
2931                         if (!(r->flags & IORESOURCE_MEM))
2932                                 continue;
2933
2934                         val = reserve_iova(&reserved_iova_ranges,
2935                                            IOVA_PFN(r->start),
2936                                            IOVA_PFN(r->end));
2937                         if (!val) {
2938                                 pr_err("Reserve pci-resource range failed\n");
2939                                 return -ENOMEM;
2940                         }
2941                 }
2942         }
2943
2944         return 0;
2945 }
2946
2947 int __init amd_iommu_init_api(void)
2948 {
2949         int ret, err = 0;
2950
2951         ret = iova_cache_get();
2952         if (ret)
2953                 return ret;
2954
2955         ret = init_reserved_iova_ranges();
2956         if (ret)
2957                 return ret;
2958
2959         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2960         if (err)
2961                 return err;
2962 #ifdef CONFIG_ARM_AMBA
2963         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2964         if (err)
2965                 return err;
2966 #endif
2967         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2968         if (err)
2969                 return err;
2970
2971         return 0;
2972 }
2973
2974 int __init amd_iommu_init_dma_ops(void)
2975 {
2976         swiotlb        = iommu_pass_through ? 1 : 0;
2977         iommu_detected = 1;
2978
2979         /*
2980          * In case we don't initialize SWIOTLB (actually the common case
2981          * when AMD IOMMU is enabled), make sure there are global
2982          * dma_ops set as a fall-back for devices not handled by this
2983          * driver (for example non-PCI devices).
2984          */
2985         if (!swiotlb)
2986                 dma_ops = &nommu_dma_ops;
2987
2988         if (amd_iommu_unmap_flush)
2989                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
2990         else
2991                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
2992
2993         return 0;
2994
2995 }
2996
2997 /*****************************************************************************
2998  *
2999  * The following functions belong to the exported interface of AMD IOMMU
3000  *
3001  * This interface allows access to lower level functions of the IOMMU
3002  * like protection domain handling and assignement of devices to domains
3003  * which is not possible with the dma_ops interface.
3004  *
3005  *****************************************************************************/
3006
3007 static void cleanup_domain(struct protection_domain *domain)
3008 {
3009         struct iommu_dev_data *entry;
3010         unsigned long flags;
3011
3012         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3013
3014         while (!list_empty(&domain->dev_list)) {
3015                 entry = list_first_entry(&domain->dev_list,
3016                                          struct iommu_dev_data, list);
3017                 __detach_device(entry);
3018         }
3019
3020         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3021 }
3022
3023 static void protection_domain_free(struct protection_domain *domain)
3024 {
3025         if (!domain)
3026                 return;
3027
3028         del_domain_from_list(domain);
3029
3030         if (domain->id)
3031                 domain_id_free(domain->id);
3032
3033         kfree(domain);
3034 }
3035
3036 static int protection_domain_init(struct protection_domain *domain)
3037 {
3038         spin_lock_init(&domain->lock);
3039         mutex_init(&domain->api_lock);
3040         domain->id = domain_id_alloc();
3041         if (!domain->id)
3042                 return -ENOMEM;
3043         INIT_LIST_HEAD(&domain->dev_list);
3044
3045         return 0;
3046 }
3047
3048 static struct protection_domain *protection_domain_alloc(void)
3049 {
3050         struct protection_domain *domain;
3051
3052         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
3053         if (!domain)
3054                 return NULL;
3055
3056         if (protection_domain_init(domain))
3057                 goto out_err;
3058
3059         add_domain_to_list(domain);
3060
3061         return domain;
3062
3063 out_err:
3064         kfree(domain);
3065
3066         return NULL;
3067 }
3068
3069 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
3070 {
3071         struct protection_domain *pdomain;
3072         struct dma_ops_domain *dma_domain;
3073
3074         switch (type) {
3075         case IOMMU_DOMAIN_UNMANAGED:
3076                 pdomain = protection_domain_alloc();
3077                 if (!pdomain)
3078                         return NULL;
3079
3080                 pdomain->mode    = PAGE_MODE_3_LEVEL;
3081                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
3082                 if (!pdomain->pt_root) {
3083                         protection_domain_free(pdomain);
3084                         return NULL;
3085                 }
3086
3087                 pdomain->domain.geometry.aperture_start = 0;
3088                 pdomain->domain.geometry.aperture_end   = ~0ULL;
3089                 pdomain->domain.geometry.force_aperture = true;
3090
3091                 break;
3092         case IOMMU_DOMAIN_DMA:
3093                 dma_domain = dma_ops_domain_alloc();
3094                 if (!dma_domain) {
3095                         pr_err("AMD-Vi: Failed to allocate\n");
3096                         return NULL;
3097                 }
3098                 pdomain = &dma_domain->domain;
3099                 break;
3100         case IOMMU_DOMAIN_IDENTITY:
3101                 pdomain = protection_domain_alloc();
3102                 if (!pdomain)
3103                         return NULL;
3104
3105                 pdomain->mode = PAGE_MODE_NONE;
3106                 break;
3107         default:
3108                 return NULL;
3109         }
3110
3111         return &pdomain->domain;
3112 }
3113
3114 static void amd_iommu_domain_free(struct iommu_domain *dom)
3115 {
3116         struct protection_domain *domain;
3117         struct dma_ops_domain *dma_dom;
3118
3119         domain = to_pdomain(dom);
3120
3121         if (domain->dev_cnt > 0)
3122                 cleanup_domain(domain);
3123
3124         BUG_ON(domain->dev_cnt != 0);
3125
3126         if (!dom)
3127                 return;
3128
3129         switch (dom->type) {
3130         case IOMMU_DOMAIN_DMA:
3131                 /* Now release the domain */
3132                 dma_dom = to_dma_ops_domain(domain);
3133                 dma_ops_domain_free(dma_dom);
3134                 break;
3135         default:
3136                 if (domain->mode != PAGE_MODE_NONE)
3137                         free_pagetable(domain);
3138
3139                 if (domain->flags & PD_IOMMUV2_MASK)
3140                         free_gcr3_table(domain);
3141
3142                 protection_domain_free(domain);
3143                 break;
3144         }
3145 }
3146
3147 static void amd_iommu_detach_device(struct iommu_domain *dom,
3148                                     struct device *dev)
3149 {
3150         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3151         struct amd_iommu *iommu;
3152         int devid;
3153
3154         if (!check_device(dev))
3155                 return;
3156
3157         devid = get_device_id(dev);
3158         if (devid < 0)
3159                 return;
3160
3161         if (dev_data->domain != NULL)
3162                 detach_device(dev);
3163
3164         iommu = amd_iommu_rlookup_table[devid];
3165         if (!iommu)
3166                 return;
3167
3168 #ifdef CONFIG_IRQ_REMAP
3169         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
3170             (dom->type == IOMMU_DOMAIN_UNMANAGED))
3171                 dev_data->use_vapic = 0;
3172 #endif
3173
3174         iommu_completion_wait(iommu);
3175 }
3176
3177 static int amd_iommu_attach_device(struct iommu_domain *dom,
3178                                    struct device *dev)
3179 {
3180         struct protection_domain *domain = to_pdomain(dom);
3181         struct iommu_dev_data *dev_data;
3182         struct amd_iommu *iommu;
3183         int ret;
3184
3185         if (!check_device(dev))
3186                 return -EINVAL;
3187
3188         dev_data = dev->archdata.iommu;
3189
3190         iommu = amd_iommu_rlookup_table[dev_data->devid];
3191         if (!iommu)
3192                 return -EINVAL;
3193
3194         if (dev_data->domain)
3195                 detach_device(dev);
3196
3197         ret = attach_device(dev, domain);
3198
3199 #ifdef CONFIG_IRQ_REMAP
3200         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
3201                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
3202                         dev_data->use_vapic = 1;
3203                 else
3204                         dev_data->use_vapic = 0;
3205         }
3206 #endif
3207
3208         iommu_completion_wait(iommu);
3209
3210         return ret;
3211 }
3212
3213 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3214                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3215 {
3216         struct protection_domain *domain = to_pdomain(dom);
3217         int prot = 0;
3218         int ret;
3219
3220         if (domain->mode == PAGE_MODE_NONE)
3221                 return -EINVAL;
3222
3223         if (iommu_prot & IOMMU_READ)
3224                 prot |= IOMMU_PROT_IR;
3225         if (iommu_prot & IOMMU_WRITE)
3226                 prot |= IOMMU_PROT_IW;
3227
3228         mutex_lock(&domain->api_lock);
3229         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3230         mutex_unlock(&domain->api_lock);
3231
3232         return ret;
3233 }
3234
3235 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3236                            size_t page_size)
3237 {
3238         struct protection_domain *domain = to_pdomain(dom);
3239         size_t unmap_size;
3240
3241         if (domain->mode == PAGE_MODE_NONE)
3242                 return -EINVAL;
3243
3244         mutex_lock(&domain->api_lock);
3245         unmap_size = iommu_unmap_page(domain, iova, page_size);
3246         mutex_unlock(&domain->api_lock);
3247
3248         domain_flush_tlb_pde(domain);
3249
3250         return unmap_size;
3251 }
3252
3253 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3254                                           dma_addr_t iova)
3255 {
3256         struct protection_domain *domain = to_pdomain(dom);
3257         unsigned long offset_mask, pte_pgsize;
3258         u64 *pte, __pte;
3259
3260         if (domain->mode == PAGE_MODE_NONE)
3261                 return iova;
3262
3263         pte = fetch_pte(domain, iova, &pte_pgsize);
3264
3265         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3266                 return 0;
3267
3268         offset_mask = pte_pgsize - 1;
3269         __pte       = *pte & PM_ADDR_MASK;
3270
3271         return (__pte & ~offset_mask) | (iova & offset_mask);
3272 }
3273
3274 static bool amd_iommu_capable(enum iommu_cap cap)
3275 {
3276         switch (cap) {
3277         case IOMMU_CAP_CACHE_COHERENCY:
3278                 return true;
3279         case IOMMU_CAP_INTR_REMAP:
3280                 return (irq_remapping_enabled == 1);
3281         case IOMMU_CAP_NOEXEC:
3282                 return false;
3283         }
3284
3285         return false;
3286 }
3287
3288 static void amd_iommu_get_resv_regions(struct device *dev,
3289                                        struct list_head *head)
3290 {
3291         struct iommu_resv_region *region;
3292         struct unity_map_entry *entry;
3293         int devid;
3294
3295         devid = get_device_id(dev);
3296         if (devid < 0)
3297                 return;
3298
3299         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3300                 size_t length;
3301                 int prot = 0;
3302
3303                 if (devid < entry->devid_start || devid > entry->devid_end)
3304                         continue;
3305
3306                 length = entry->address_end - entry->address_start;
3307                 if (entry->prot & IOMMU_PROT_IR)
3308                         prot |= IOMMU_READ;
3309                 if (entry->prot & IOMMU_PROT_IW)
3310                         prot |= IOMMU_WRITE;
3311
3312                 region = iommu_alloc_resv_region(entry->address_start,
3313                                                  length, prot,
3314                                                  IOMMU_RESV_DIRECT);
3315                 if (!region) {
3316                         pr_err("Out of memory allocating dm-regions for %s\n",
3317                                 dev_name(dev));
3318                         return;
3319                 }
3320                 list_add_tail(&region->list, head);
3321         }
3322
3323         region = iommu_alloc_resv_region(MSI_RANGE_START,
3324                                          MSI_RANGE_END - MSI_RANGE_START + 1,
3325                                          0, IOMMU_RESV_MSI);
3326         if (!region)
3327                 return;
3328         list_add_tail(&region->list, head);
3329
3330         region = iommu_alloc_resv_region(HT_RANGE_START,
3331                                          HT_RANGE_END - HT_RANGE_START + 1,
3332                                          0, IOMMU_RESV_RESERVED);
3333         if (!region)
3334                 return;
3335         list_add_tail(&region->list, head);
3336 }
3337
3338 static void amd_iommu_put_resv_regions(struct device *dev,
3339                                      struct list_head *head)
3340 {
3341         struct iommu_resv_region *entry, *next;
3342
3343         list_for_each_entry_safe(entry, next, head, list)
3344                 kfree(entry);
3345 }
3346
3347 static void amd_iommu_apply_resv_region(struct device *dev,
3348                                       struct iommu_domain *domain,
3349                                       struct iommu_resv_region *region)
3350 {
3351         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3352         unsigned long start, end;
3353
3354         start = IOVA_PFN(region->start);
3355         end   = IOVA_PFN(region->start + region->length);
3356
3357         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3358 }
3359
3360 const struct iommu_ops amd_iommu_ops = {
3361         .capable = amd_iommu_capable,
3362         .domain_alloc = amd_iommu_domain_alloc,
3363         .domain_free  = amd_iommu_domain_free,
3364         .attach_dev = amd_iommu_attach_device,
3365         .detach_dev = amd_iommu_detach_device,
3366         .map = amd_iommu_map,
3367         .unmap = amd_iommu_unmap,
3368         .map_sg = default_iommu_map_sg,
3369         .iova_to_phys = amd_iommu_iova_to_phys,
3370         .add_device = amd_iommu_add_device,
3371         .remove_device = amd_iommu_remove_device,
3372         .device_group = amd_iommu_device_group,
3373         .get_resv_regions = amd_iommu_get_resv_regions,
3374         .put_resv_regions = amd_iommu_put_resv_regions,
3375         .apply_resv_region = amd_iommu_apply_resv_region,
3376         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3377 };
3378
3379 /*****************************************************************************
3380  *
3381  * The next functions do a basic initialization of IOMMU for pass through
3382  * mode
3383  *
3384  * In passthrough mode the IOMMU is initialized and enabled but not used for
3385  * DMA-API translation.
3386  *
3387  *****************************************************************************/
3388
3389 /* IOMMUv2 specific functions */
3390 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3391 {
3392         return atomic_notifier_chain_register(&ppr_notifier, nb);
3393 }
3394 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3395
3396 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3397 {
3398         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3399 }
3400 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3401
3402 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3403 {
3404         struct protection_domain *domain = to_pdomain(dom);
3405         unsigned long flags;
3406
3407         spin_lock_irqsave(&domain->lock, flags);
3408
3409         /* Update data structure */
3410         domain->mode    = PAGE_MODE_NONE;
3411         domain->updated = true;
3412
3413         /* Make changes visible to IOMMUs */
3414         update_domain(domain);
3415
3416         /* Page-table is not visible to IOMMU anymore, so free it */
3417         free_pagetable(domain);
3418
3419         spin_unlock_irqrestore(&domain->lock, flags);
3420 }
3421 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3422
3423 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3424 {
3425         struct protection_domain *domain = to_pdomain(dom);
3426         unsigned long flags;
3427         int levels, ret;
3428
3429         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3430                 return -EINVAL;
3431
3432         /* Number of GCR3 table levels required */
3433         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3434                 levels += 1;
3435
3436         if (levels > amd_iommu_max_glx_val)
3437                 return -EINVAL;
3438
3439         spin_lock_irqsave(&domain->lock, flags);
3440
3441         /*
3442          * Save us all sanity checks whether devices already in the
3443          * domain support IOMMUv2. Just force that the domain has no
3444          * devices attached when it is switched into IOMMUv2 mode.
3445          */
3446         ret = -EBUSY;
3447         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3448                 goto out;
3449
3450         ret = -ENOMEM;
3451         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3452         if (domain->gcr3_tbl == NULL)
3453                 goto out;
3454
3455         domain->glx      = levels;
3456         domain->flags   |= PD_IOMMUV2_MASK;
3457         domain->updated  = true;
3458
3459         update_domain(domain);
3460
3461         ret = 0;
3462
3463 out:
3464         spin_unlock_irqrestore(&domain->lock, flags);
3465
3466         return ret;
3467 }
3468 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3469
3470 static int __flush_pasid(struct protection_domain *domain, int pasid,
3471                          u64 address, bool size)
3472 {
3473         struct iommu_dev_data *dev_data;
3474         struct iommu_cmd cmd;
3475         int i, ret;
3476
3477         if (!(domain->flags & PD_IOMMUV2_MASK))
3478                 return -EINVAL;
3479
3480         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3481
3482         /*
3483          * IOMMU TLB needs to be flushed before Device TLB to
3484          * prevent device TLB refill from IOMMU TLB
3485          */
3486         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
3487                 if (domain->dev_iommu[i] == 0)
3488                         continue;
3489
3490                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3491                 if (ret != 0)
3492                         goto out;
3493         }
3494
3495         /* Wait until IOMMU TLB flushes are complete */
3496         domain_flush_complete(domain);
3497
3498         /* Now flush device TLBs */
3499         list_for_each_entry(dev_data, &domain->dev_list, list) {
3500                 struct amd_iommu *iommu;
3501                 int qdep;
3502
3503                 /*
3504                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3505                  * domain.
3506                  */
3507                 if (!dev_data->ats.enabled)
3508                         continue;
3509
3510                 qdep  = dev_data->ats.qdep;
3511                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3512
3513                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3514                                       qdep, address, size);
3515
3516                 ret = iommu_queue_command(iommu, &cmd);
3517                 if (ret != 0)
3518                         goto out;
3519         }
3520
3521         /* Wait until all device TLBs are flushed */
3522         domain_flush_complete(domain);
3523
3524         ret = 0;
3525
3526 out:
3527
3528         return ret;
3529 }
3530
3531 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3532                                   u64 address)
3533 {
3534         return __flush_pasid(domain, pasid, address, false);
3535 }
3536
3537 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3538                          u64 address)
3539 {
3540         struct protection_domain *domain = to_pdomain(dom);
3541         unsigned long flags;
3542         int ret;
3543
3544         spin_lock_irqsave(&domain->lock, flags);
3545         ret = __amd_iommu_flush_page(domain, pasid, address);
3546         spin_unlock_irqrestore(&domain->lock, flags);
3547
3548         return ret;
3549 }
3550 EXPORT_SYMBOL(amd_iommu_flush_page);
3551
3552 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3553 {
3554         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3555                              true);
3556 }
3557
3558 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3559 {
3560         struct protection_domain *domain = to_pdomain(dom);
3561         unsigned long flags;
3562         int ret;
3563
3564         spin_lock_irqsave(&domain->lock, flags);
3565         ret = __amd_iommu_flush_tlb(domain, pasid);
3566         spin_unlock_irqrestore(&domain->lock, flags);
3567
3568         return ret;
3569 }
3570 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3571
3572 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3573 {
3574         int index;
3575         u64 *pte;
3576
3577         while (true) {
3578
3579                 index = (pasid >> (9 * level)) & 0x1ff;
3580                 pte   = &root[index];
3581
3582                 if (level == 0)
3583                         break;
3584
3585                 if (!(*pte & GCR3_VALID)) {
3586                         if (!alloc)
3587                                 return NULL;
3588
3589                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3590                         if (root == NULL)
3591                                 return NULL;
3592
3593                         *pte = __pa(root) | GCR3_VALID;
3594                 }
3595
3596                 root = __va(*pte & PAGE_MASK);
3597
3598                 level -= 1;
3599         }
3600
3601         return pte;
3602 }
3603
3604 static int __set_gcr3(struct protection_domain *domain, int pasid,
3605                       unsigned long cr3)
3606 {
3607         u64 *pte;
3608
3609         if (domain->mode != PAGE_MODE_NONE)
3610                 return -EINVAL;
3611
3612         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3613         if (pte == NULL)
3614                 return -ENOMEM;
3615
3616         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3617
3618         return __amd_iommu_flush_tlb(domain, pasid);
3619 }
3620
3621 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3622 {
3623         u64 *pte;
3624
3625         if (domain->mode != PAGE_MODE_NONE)
3626                 return -EINVAL;
3627
3628         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3629         if (pte == NULL)
3630                 return 0;
3631
3632         *pte = 0;
3633
3634         return __amd_iommu_flush_tlb(domain, pasid);
3635 }
3636
3637 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3638                               unsigned long cr3)
3639 {
3640         struct protection_domain *domain = to_pdomain(dom);
3641         unsigned long flags;
3642         int ret;
3643
3644         spin_lock_irqsave(&domain->lock, flags);
3645         ret = __set_gcr3(domain, pasid, cr3);
3646         spin_unlock_irqrestore(&domain->lock, flags);
3647
3648         return ret;
3649 }
3650 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3651
3652 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3653 {
3654         struct protection_domain *domain = to_pdomain(dom);
3655         unsigned long flags;
3656         int ret;
3657
3658         spin_lock_irqsave(&domain->lock, flags);
3659         ret = __clear_gcr3(domain, pasid);
3660         spin_unlock_irqrestore(&domain->lock, flags);
3661
3662         return ret;
3663 }
3664 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3665
3666 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3667                            int status, int tag)
3668 {
3669         struct iommu_dev_data *dev_data;
3670         struct amd_iommu *iommu;
3671         struct iommu_cmd cmd;
3672
3673         dev_data = get_dev_data(&pdev->dev);
3674         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3675
3676         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3677                            tag, dev_data->pri_tlp);
3678
3679         return iommu_queue_command(iommu, &cmd);
3680 }
3681 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3682
3683 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3684 {
3685         struct protection_domain *pdomain;
3686
3687         pdomain = get_domain(&pdev->dev);
3688         if (IS_ERR(pdomain))
3689                 return NULL;
3690
3691         /* Only return IOMMUv2 domains */
3692         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3693                 return NULL;
3694
3695         return &pdomain->domain;
3696 }
3697 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3698
3699 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3700 {
3701         struct iommu_dev_data *dev_data;
3702
3703         if (!amd_iommu_v2_supported())
3704                 return;
3705
3706         dev_data = get_dev_data(&pdev->dev);
3707         dev_data->errata |= (1 << erratum);
3708 }
3709 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3710
3711 int amd_iommu_device_info(struct pci_dev *pdev,
3712                           struct amd_iommu_device_info *info)
3713 {
3714         int max_pasids;
3715         int pos;
3716
3717         if (pdev == NULL || info == NULL)
3718                 return -EINVAL;
3719
3720         if (!amd_iommu_v2_supported())
3721                 return -EINVAL;
3722
3723         memset(info, 0, sizeof(*info));
3724
3725         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3726         if (pos)
3727                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3728
3729         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3730         if (pos)
3731                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3732
3733         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3734         if (pos) {
3735                 int features;
3736
3737                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3738                 max_pasids = min(max_pasids, (1 << 20));
3739
3740                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3741                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3742
3743                 features = pci_pasid_features(pdev);
3744                 if (features & PCI_PASID_CAP_EXEC)
3745                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3746                 if (features & PCI_PASID_CAP_PRIV)
3747                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3748         }
3749
3750         return 0;
3751 }
3752 EXPORT_SYMBOL(amd_iommu_device_info);
3753
3754 #ifdef CONFIG_IRQ_REMAP
3755
3756 /*****************************************************************************
3757  *
3758  * Interrupt Remapping Implementation
3759  *
3760  *****************************************************************************/
3761
3762 static struct irq_chip amd_ir_chip;
3763
3764 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3765 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3766 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3767 #define DTE_IRQ_REMAP_ENABLE    1ULL
3768
3769 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3770 {
3771         u64 dte;
3772
3773         dte     = amd_iommu_dev_table[devid].data[2];
3774         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3775         dte     |= virt_to_phys(table->table);
3776         dte     |= DTE_IRQ_REMAP_INTCTL;
3777         dte     |= DTE_IRQ_TABLE_LEN;
3778         dte     |= DTE_IRQ_REMAP_ENABLE;
3779
3780         amd_iommu_dev_table[devid].data[2] = dte;
3781 }
3782
3783 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3784 {
3785         struct irq_remap_table *table = NULL;
3786         struct amd_iommu *iommu;
3787         unsigned long flags;
3788         u16 alias;
3789
3790         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3791
3792         iommu = amd_iommu_rlookup_table[devid];
3793         if (!iommu)
3794                 goto out_unlock;
3795
3796         table = irq_lookup_table[devid];
3797         if (table)
3798                 goto out_unlock;
3799
3800         alias = amd_iommu_alias_table[devid];
3801         table = irq_lookup_table[alias];
3802         if (table) {
3803                 irq_lookup_table[devid] = table;
3804                 set_dte_irq_entry(devid, table);
3805                 iommu_flush_dte(iommu, devid);
3806                 goto out;
3807         }
3808
3809         /* Nothing there yet, allocate new irq remapping table */
3810         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3811         if (!table)
3812                 goto out_unlock;
3813
3814         /* Initialize table spin-lock */
3815         spin_lock_init(&table->lock);
3816
3817         if (ioapic)
3818                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3819                 table->min_index = 32;
3820
3821         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3822         if (!table->table) {
3823                 kfree(table);
3824                 table = NULL;
3825                 goto out_unlock;
3826         }
3827
3828         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3829                 memset(table->table, 0,
3830                        MAX_IRQS_PER_TABLE * sizeof(u32));
3831         else
3832                 memset(table->table, 0,
3833                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3834
3835         if (ioapic) {
3836                 int i;
3837
3838                 for (i = 0; i < 32; ++i)
3839                         iommu->irte_ops->set_allocated(table, i);
3840         }
3841
3842         irq_lookup_table[devid] = table;
3843         set_dte_irq_entry(devid, table);
3844         iommu_flush_dte(iommu, devid);
3845         if (devid != alias) {
3846                 irq_lookup_table[alias] = table;
3847                 set_dte_irq_entry(alias, table);
3848                 iommu_flush_dte(iommu, alias);
3849         }
3850
3851 out:
3852         iommu_completion_wait(iommu);
3853
3854 out_unlock:
3855         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3856
3857         return table;
3858 }
3859
3860 static int alloc_irq_index(u16 devid, int count)
3861 {
3862         struct irq_remap_table *table;
3863         unsigned long flags;
3864         int index, c;
3865         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3866
3867         if (!iommu)
3868                 return -ENODEV;
3869
3870         table = get_irq_table(devid, false);
3871         if (!table)
3872                 return -ENODEV;
3873
3874         spin_lock_irqsave(&table->lock, flags);
3875
3876         /* Scan table for free entries */
3877         for (c = 0, index = table->min_index;
3878              index < MAX_IRQS_PER_TABLE;
3879              ++index) {
3880                 if (!iommu->irte_ops->is_allocated(table, index))
3881                         c += 1;
3882                 else
3883                         c = 0;
3884
3885                 if (c == count) {
3886                         for (; c != 0; --c)
3887                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3888
3889                         index -= count - 1;
3890                         goto out;
3891                 }
3892         }
3893
3894         index = -ENOSPC;
3895
3896 out:
3897         spin_unlock_irqrestore(&table->lock, flags);
3898
3899         return index;
3900 }
3901
3902 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3903                           struct amd_ir_data *data)
3904 {
3905         struct irq_remap_table *table;
3906         struct amd_iommu *iommu;
3907         unsigned long flags;
3908         struct irte_ga *entry;
3909
3910         iommu = amd_iommu_rlookup_table[devid];
3911         if (iommu == NULL)
3912                 return -EINVAL;
3913
3914         table = get_irq_table(devid, false);
3915         if (!table)
3916                 return -ENOMEM;
3917
3918         spin_lock_irqsave(&table->lock, flags);
3919
3920         entry = (struct irte_ga *)table->table;
3921         entry = &entry[index];
3922         entry->lo.fields_remap.valid = 0;
3923         entry->hi.val = irte->hi.val;
3924         entry->lo.val = irte->lo.val;
3925         entry->lo.fields_remap.valid = 1;
3926         if (data)
3927                 data->ref = entry;
3928
3929         spin_unlock_irqrestore(&table->lock, flags);
3930
3931         iommu_flush_irt(iommu, devid);
3932         iommu_completion_wait(iommu);
3933
3934         return 0;
3935 }
3936
3937 static int modify_irte(u16 devid, int index, union irte *irte)
3938 {
3939         struct irq_remap_table *table;
3940         struct amd_iommu *iommu;
3941         unsigned long flags;
3942
3943         iommu = amd_iommu_rlookup_table[devid];
3944         if (iommu == NULL)
3945                 return -EINVAL;
3946
3947         table = get_irq_table(devid, false);
3948         if (!table)
3949                 return -ENOMEM;
3950
3951         spin_lock_irqsave(&table->lock, flags);
3952         table->table[index] = irte->val;
3953         spin_unlock_irqrestore(&table->lock, flags);
3954
3955         iommu_flush_irt(iommu, devid);
3956         iommu_completion_wait(iommu);
3957
3958         return 0;
3959 }
3960
3961 static void free_irte(u16 devid, int index)
3962 {
3963         struct irq_remap_table *table;
3964         struct amd_iommu *iommu;
3965         unsigned long flags;
3966
3967         iommu = amd_iommu_rlookup_table[devid];
3968         if (iommu == NULL)
3969                 return;
3970
3971         table = get_irq_table(devid, false);
3972         if (!table)
3973                 return;
3974
3975         spin_lock_irqsave(&table->lock, flags);
3976         iommu->irte_ops->clear_allocated(table, index);
3977         spin_unlock_irqrestore(&table->lock, flags);
3978
3979         iommu_flush_irt(iommu, devid);
3980         iommu_completion_wait(iommu);
3981 }
3982
3983 static void irte_prepare(void *entry,
3984                          u32 delivery_mode, u32 dest_mode,
3985                          u8 vector, u32 dest_apicid, int devid)
3986 {
3987         union irte *irte = (union irte *) entry;
3988
3989         irte->val                = 0;
3990         irte->fields.vector      = vector;
3991         irte->fields.int_type    = delivery_mode;
3992         irte->fields.destination = dest_apicid;
3993         irte->fields.dm          = dest_mode;
3994         irte->fields.valid       = 1;
3995 }
3996
3997 static void irte_ga_prepare(void *entry,
3998                             u32 delivery_mode, u32 dest_mode,
3999                             u8 vector, u32 dest_apicid, int devid)
4000 {
4001         struct irte_ga *irte = (struct irte_ga *) entry;
4002         struct iommu_dev_data *dev_data = search_dev_data(devid);
4003
4004         irte->lo.val                      = 0;
4005         irte->hi.val                      = 0;
4006         irte->lo.fields_remap.guest_mode  = dev_data ? dev_data->use_vapic : 0;
4007         irte->lo.fields_remap.int_type    = delivery_mode;
4008         irte->lo.fields_remap.dm          = dest_mode;
4009         irte->hi.fields.vector            = vector;
4010         irte->lo.fields_remap.destination = dest_apicid;
4011         irte->lo.fields_remap.valid       = 1;
4012 }
4013
4014 static void irte_activate(void *entry, u16 devid, u16 index)
4015 {
4016         union irte *irte = (union irte *) entry;
4017
4018         irte->fields.valid = 1;
4019         modify_irte(devid, index, irte);
4020 }
4021
4022 static void irte_ga_activate(void *entry, u16 devid, u16 index)
4023 {
4024         struct irte_ga *irte = (struct irte_ga *) entry;
4025
4026         irte->lo.fields_remap.valid = 1;
4027         modify_irte_ga(devid, index, irte, NULL);
4028 }
4029
4030 static void irte_deactivate(void *entry, u16 devid, u16 index)
4031 {
4032         union irte *irte = (union irte *) entry;
4033
4034         irte->fields.valid = 0;
4035         modify_irte(devid, index, irte);
4036 }
4037
4038 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
4039 {
4040         struct irte_ga *irte = (struct irte_ga *) entry;
4041
4042         irte->lo.fields_remap.valid = 0;
4043         modify_irte_ga(devid, index, irte, NULL);
4044 }
4045
4046 static void irte_set_affinity(void *entry, u16 devid, u16 index,
4047                               u8 vector, u32 dest_apicid)
4048 {
4049         union irte *irte = (union irte *) entry;
4050
4051         irte->fields.vector = vector;
4052         irte->fields.destination = dest_apicid;
4053         modify_irte(devid, index, irte);
4054 }
4055
4056 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
4057                                  u8 vector, u32 dest_apicid)
4058 {
4059         struct irte_ga *irte = (struct irte_ga *) entry;
4060         struct iommu_dev_data *dev_data = search_dev_data(devid);
4061
4062         if (!dev_data || !dev_data->use_vapic) {
4063                 irte->hi.fields.vector = vector;
4064                 irte->lo.fields_remap.destination = dest_apicid;
4065                 irte->lo.fields_remap.guest_mode = 0;
4066                 modify_irte_ga(devid, index, irte, NULL);
4067         }
4068 }
4069
4070 #define IRTE_ALLOCATED (~1U)
4071 static void irte_set_allocated(struct irq_remap_table *table, int index)
4072 {
4073         table->table[index] = IRTE_ALLOCATED;
4074 }
4075
4076 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
4077 {
4078         struct irte_ga *ptr = (struct irte_ga *)table->table;
4079         struct irte_ga *irte = &ptr[index];
4080
4081         memset(&irte->lo.val, 0, sizeof(u64));
4082         memset(&irte->hi.val, 0, sizeof(u64));
4083         irte->hi.fields.vector = 0xff;
4084 }
4085
4086 static bool irte_is_allocated(struct irq_remap_table *table, int index)
4087 {
4088         union irte *ptr = (union irte *)table->table;
4089         union irte *irte = &ptr[index];
4090
4091         return irte->val != 0;
4092 }
4093
4094 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
4095 {
4096         struct irte_ga *ptr = (struct irte_ga *)table->table;
4097         struct irte_ga *irte = &ptr[index];
4098
4099         return irte->hi.fields.vector != 0;
4100 }
4101
4102 static void irte_clear_allocated(struct irq_remap_table *table, int index)
4103 {
4104         table->table[index] = 0;
4105 }
4106
4107 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
4108 {
4109         struct irte_ga *ptr = (struct irte_ga *)table->table;
4110         struct irte_ga *irte = &ptr[index];
4111
4112         memset(&irte->lo.val, 0, sizeof(u64));
4113         memset(&irte->hi.val, 0, sizeof(u64));
4114 }
4115
4116 static int get_devid(struct irq_alloc_info *info)
4117 {
4118         int devid = -1;
4119
4120         switch (info->type) {
4121         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4122                 devid     = get_ioapic_devid(info->ioapic_id);
4123                 break;
4124         case X86_IRQ_ALLOC_TYPE_HPET:
4125                 devid     = get_hpet_devid(info->hpet_id);
4126                 break;
4127         case X86_IRQ_ALLOC_TYPE_MSI:
4128         case X86_IRQ_ALLOC_TYPE_MSIX:
4129                 devid = get_device_id(&info->msi_dev->dev);
4130                 break;
4131         default:
4132                 BUG_ON(1);
4133                 break;
4134         }
4135
4136         return devid;
4137 }
4138
4139 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
4140 {
4141         struct amd_iommu *iommu;
4142         int devid;
4143
4144         if (!info)
4145                 return NULL;
4146
4147         devid = get_devid(info);
4148         if (devid >= 0) {
4149                 iommu = amd_iommu_rlookup_table[devid];
4150                 if (iommu)
4151                         return iommu->ir_domain;
4152         }
4153
4154         return NULL;
4155 }
4156
4157 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
4158 {
4159         struct amd_iommu *iommu;
4160         int devid;
4161
4162         if (!info)
4163                 return NULL;
4164
4165         switch (info->type) {
4166         case X86_IRQ_ALLOC_TYPE_MSI:
4167         case X86_IRQ_ALLOC_TYPE_MSIX:
4168                 devid = get_device_id(&info->msi_dev->dev);
4169                 if (devid < 0)
4170                         return NULL;
4171
4172                 iommu = amd_iommu_rlookup_table[devid];
4173                 if (iommu)
4174                         return iommu->msi_domain;
4175                 break;
4176         default:
4177                 break;
4178         }
4179
4180         return NULL;
4181 }
4182
4183 struct irq_remap_ops amd_iommu_irq_ops = {
4184         .prepare                = amd_iommu_prepare,
4185         .enable                 = amd_iommu_enable,
4186         .disable                = amd_iommu_disable,
4187         .reenable               = amd_iommu_reenable,
4188         .enable_faulting        = amd_iommu_enable_faulting,
4189         .get_ir_irq_domain      = get_ir_irq_domain,
4190         .get_irq_domain         = get_irq_domain,
4191 };
4192
4193 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4194                                        struct irq_cfg *irq_cfg,
4195                                        struct irq_alloc_info *info,
4196                                        int devid, int index, int sub_handle)
4197 {
4198         struct irq_2_irte *irte_info = &data->irq_2_irte;
4199         struct msi_msg *msg = &data->msi_entry;
4200         struct IO_APIC_route_entry *entry;
4201         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
4202
4203         if (!iommu)
4204                 return;
4205
4206         data->irq_2_irte.devid = devid;
4207         data->irq_2_irte.index = index + sub_handle;
4208         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4209                                  apic->irq_dest_mode, irq_cfg->vector,
4210                                  irq_cfg->dest_apicid, devid);
4211
4212         switch (info->type) {
4213         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4214                 /* Setup IOAPIC entry */
4215                 entry = info->ioapic_entry;
4216                 info->ioapic_entry = NULL;
4217                 memset(entry, 0, sizeof(*entry));
4218                 entry->vector        = index;
4219                 entry->mask          = 0;
4220                 entry->trigger       = info->ioapic_trigger;
4221                 entry->polarity      = info->ioapic_polarity;
4222                 /* Mask level triggered irqs. */
4223                 if (info->ioapic_trigger)
4224                         entry->mask = 1;
4225                 break;
4226
4227         case X86_IRQ_ALLOC_TYPE_HPET:
4228         case X86_IRQ_ALLOC_TYPE_MSI:
4229         case X86_IRQ_ALLOC_TYPE_MSIX:
4230                 msg->address_hi = MSI_ADDR_BASE_HI;
4231                 msg->address_lo = MSI_ADDR_BASE_LO;
4232                 msg->data = irte_info->index;
4233                 break;
4234
4235         default:
4236                 BUG_ON(1);
4237                 break;
4238         }
4239 }
4240
4241 struct amd_irte_ops irte_32_ops = {
4242         .prepare = irte_prepare,
4243         .activate = irte_activate,
4244         .deactivate = irte_deactivate,
4245         .set_affinity = irte_set_affinity,
4246         .set_allocated = irte_set_allocated,
4247         .is_allocated = irte_is_allocated,
4248         .clear_allocated = irte_clear_allocated,
4249 };
4250
4251 struct amd_irte_ops irte_128_ops = {
4252         .prepare = irte_ga_prepare,
4253         .activate = irte_ga_activate,
4254         .deactivate = irte_ga_deactivate,
4255         .set_affinity = irte_ga_set_affinity,
4256         .set_allocated = irte_ga_set_allocated,
4257         .is_allocated = irte_ga_is_allocated,
4258         .clear_allocated = irte_ga_clear_allocated,
4259 };
4260
4261 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4262                                unsigned int nr_irqs, void *arg)
4263 {
4264         struct irq_alloc_info *info = arg;
4265         struct irq_data *irq_data;
4266         struct amd_ir_data *data = NULL;
4267         struct irq_cfg *cfg;
4268         int i, ret, devid;
4269         int index = -1;
4270
4271         if (!info)
4272                 return -EINVAL;
4273         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4274             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4275                 return -EINVAL;
4276
4277         /*
4278          * With IRQ remapping enabled, don't need contiguous CPU vectors
4279          * to support multiple MSI interrupts.
4280          */
4281         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4282                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4283
4284         devid = get_devid(info);
4285         if (devid < 0)
4286                 return -EINVAL;
4287
4288         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4289         if (ret < 0)
4290                 return ret;
4291
4292         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4293                 if (get_irq_table(devid, true))
4294                         index = info->ioapic_pin;
4295                 else
4296                         ret = -ENOMEM;
4297         } else {
4298                 index = alloc_irq_index(devid, nr_irqs);
4299         }
4300         if (index < 0) {
4301                 pr_warn("Failed to allocate IRTE\n");
4302                 ret = index;
4303                 goto out_free_parent;
4304         }
4305
4306         for (i = 0; i < nr_irqs; i++) {
4307                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4308                 cfg = irqd_cfg(irq_data);
4309                 if (!irq_data || !cfg) {
4310                         ret = -EINVAL;
4311                         goto out_free_data;
4312                 }
4313
4314                 ret = -ENOMEM;
4315                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4316                 if (!data)
4317                         goto out_free_data;
4318
4319                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4320                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4321                 else
4322                         data->entry = kzalloc(sizeof(struct irte_ga),
4323                                                      GFP_KERNEL);
4324                 if (!data->entry) {
4325                         kfree(data);
4326                         goto out_free_data;
4327                 }
4328
4329                 irq_data->hwirq = (devid << 16) + i;
4330                 irq_data->chip_data = data;
4331                 irq_data->chip = &amd_ir_chip;
4332                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4333                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4334         }
4335
4336         return 0;
4337
4338 out_free_data:
4339         for (i--; i >= 0; i--) {
4340                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4341                 if (irq_data)
4342                         kfree(irq_data->chip_data);
4343         }
4344         for (i = 0; i < nr_irqs; i++)
4345                 free_irte(devid, index + i);
4346 out_free_parent:
4347         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4348         return ret;
4349 }
4350
4351 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4352                                unsigned int nr_irqs)
4353 {
4354         struct irq_2_irte *irte_info;
4355         struct irq_data *irq_data;
4356         struct amd_ir_data *data;
4357         int i;
4358
4359         for (i = 0; i < nr_irqs; i++) {
4360                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4361                 if (irq_data && irq_data->chip_data) {
4362                         data = irq_data->chip_data;
4363                         irte_info = &data->irq_2_irte;
4364                         free_irte(irte_info->devid, irte_info->index);
4365                         kfree(data->entry);
4366                         kfree(data);
4367                 }
4368         }
4369         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4370 }
4371
4372 static void irq_remapping_activate(struct irq_domain *domain,
4373                                    struct irq_data *irq_data)
4374 {
4375         struct amd_ir_data *data = irq_data->chip_data;
4376         struct irq_2_irte *irte_info = &data->irq_2_irte;
4377         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4378
4379         if (iommu)
4380                 iommu->irte_ops->activate(data->entry, irte_info->devid,
4381                                           irte_info->index);
4382 }
4383
4384 static void irq_remapping_deactivate(struct irq_domain *domain,
4385                                      struct irq_data *irq_data)
4386 {
4387         struct amd_ir_data *data = irq_data->chip_data;
4388         struct irq_2_irte *irte_info = &data->irq_2_irte;
4389         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4390
4391         if (iommu)
4392                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4393                                             irte_info->index);
4394 }
4395
4396 static const struct irq_domain_ops amd_ir_domain_ops = {
4397         .alloc = irq_remapping_alloc,
4398         .free = irq_remapping_free,
4399         .activate = irq_remapping_activate,
4400         .deactivate = irq_remapping_deactivate,
4401 };
4402
4403 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4404 {
4405         struct amd_iommu *iommu;
4406         struct amd_iommu_pi_data *pi_data = vcpu_info;
4407         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4408         struct amd_ir_data *ir_data = data->chip_data;
4409         struct irte_ga *irte = (struct irte_ga *) ir_data->entry;
4410         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4411         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4412
4413         /* Note:
4414          * This device has never been set up for guest mode.
4415          * we should not modify the IRTE
4416          */
4417         if (!dev_data || !dev_data->use_vapic)
4418                 return 0;
4419
4420         pi_data->ir_data = ir_data;
4421
4422         /* Note:
4423          * SVM tries to set up for VAPIC mode, but we are in
4424          * legacy mode. So, we force legacy mode instead.
4425          */
4426         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4427                 pr_debug("AMD-Vi: %s: Fall back to using intr legacy remap\n",
4428                          __func__);
4429                 pi_data->is_guest_mode = false;
4430         }
4431
4432         iommu = amd_iommu_rlookup_table[irte_info->devid];
4433         if (iommu == NULL)
4434                 return -EINVAL;
4435
4436         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4437         if (pi_data->is_guest_mode) {
4438                 /* Setting */
4439                 irte->hi.fields.ga_root_ptr = (pi_data->base >> 12);
4440                 irte->hi.fields.vector = vcpu_pi_info->vector;
4441                 irte->lo.fields_vapic.guest_mode = 1;
4442                 irte->lo.fields_vapic.ga_tag = pi_data->ga_tag;
4443
4444                 ir_data->cached_ga_tag = pi_data->ga_tag;
4445         } else {
4446                 /* Un-Setting */
4447                 struct irq_cfg *cfg = irqd_cfg(data);
4448
4449                 irte->hi.val = 0;
4450                 irte->lo.val = 0;
4451                 irte->hi.fields.vector = cfg->vector;
4452                 irte->lo.fields_remap.guest_mode = 0;
4453                 irte->lo.fields_remap.destination = cfg->dest_apicid;
4454                 irte->lo.fields_remap.int_type = apic->irq_delivery_mode;
4455                 irte->lo.fields_remap.dm = apic->irq_dest_mode;
4456
4457                 /*
4458                  * This communicates the ga_tag back to the caller
4459                  * so that it can do all the necessary clean up.
4460                  */
4461                 ir_data->cached_ga_tag = 0;
4462         }
4463
4464         return modify_irte_ga(irte_info->devid, irte_info->index, irte, ir_data);
4465 }
4466
4467 static int amd_ir_set_affinity(struct irq_data *data,
4468                                const struct cpumask *mask, bool force)
4469 {
4470         struct amd_ir_data *ir_data = data->chip_data;
4471         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4472         struct irq_cfg *cfg = irqd_cfg(data);
4473         struct irq_data *parent = data->parent_data;
4474         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4475         int ret;
4476
4477         if (!iommu)
4478                 return -ENODEV;
4479
4480         ret = parent->chip->irq_set_affinity(parent, mask, force);
4481         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4482                 return ret;
4483
4484         /*
4485          * Atomically updates the IRTE with the new destination, vector
4486          * and flushes the interrupt entry cache.
4487          */
4488         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4489                             irte_info->index, cfg->vector, cfg->dest_apicid);
4490
4491         /*
4492          * After this point, all the interrupts will start arriving
4493          * at the new destination. So, time to cleanup the previous
4494          * vector allocation.
4495          */
4496         send_cleanup_vector(cfg);
4497
4498         return IRQ_SET_MASK_OK_DONE;
4499 }
4500
4501 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4502 {
4503         struct amd_ir_data *ir_data = irq_data->chip_data;
4504
4505         *msg = ir_data->msi_entry;
4506 }
4507
4508 static struct irq_chip amd_ir_chip = {
4509         .irq_ack = ir_ack_apic_edge,
4510         .irq_set_affinity = amd_ir_set_affinity,
4511         .irq_set_vcpu_affinity = amd_ir_set_vcpu_affinity,
4512         .irq_compose_msi_msg = ir_compose_msi_msg,
4513 };
4514
4515 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4516 {
4517         iommu->ir_domain = irq_domain_add_tree(NULL, &amd_ir_domain_ops, iommu);
4518         if (!iommu->ir_domain)
4519                 return -ENOMEM;
4520
4521         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4522         iommu->msi_domain = arch_create_msi_irq_domain(iommu->ir_domain);
4523
4524         return 0;
4525 }
4526
4527 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4528 {
4529         unsigned long flags;
4530         struct amd_iommu *iommu;
4531         struct irq_remap_table *irt;
4532         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4533         int devid = ir_data->irq_2_irte.devid;
4534         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4535         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4536
4537         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4538             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4539                 return 0;
4540
4541         iommu = amd_iommu_rlookup_table[devid];
4542         if (!iommu)
4543                 return -ENODEV;
4544
4545         irt = get_irq_table(devid, false);
4546         if (!irt)
4547                 return -ENODEV;
4548
4549         spin_lock_irqsave(&irt->lock, flags);
4550
4551         if (ref->lo.fields_vapic.guest_mode) {
4552                 if (cpu >= 0)
4553                         ref->lo.fields_vapic.destination = cpu;
4554                 ref->lo.fields_vapic.is_run = is_run;
4555                 barrier();
4556         }
4557
4558         spin_unlock_irqrestore(&irt->lock, flags);
4559
4560         iommu_flush_irt(iommu, devid);
4561         iommu_completion_wait(iommu);
4562         return 0;
4563 }
4564 EXPORT_SYMBOL(amd_iommu_update_ga);
4565 #endif