drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #define pr_fmt(fmt)     "AMD-Vi: " fmt
  21 #define dev_fmt(fmt)    pr_fmt(fmt)
  22
  23 #include <linux/ratelimit.h>
  24 #include <linux/pci.h>
  25 #include <linux/acpi.h>
  26 #include <linux/amba/bus.h>
  27 #include <linux/platform_device.h>
  28 #include <linux/pci-ats.h>
  29 #include <linux/bitmap.h>
  30 #include <linux/slab.h>
  31 #include <linux/debugfs.h>
  32 #include <linux/scatterlist.h>
  33 #include <linux/dma-mapping.h>
  34 #include <linux/dma-direct.h>
  35 #include <linux/iommu-helper.h>
  36 #include <linux/iommu.h>
  37 #include <linux/delay.h>
  38 #include <linux/amd-iommu.h>
  39 #include <linux/notifier.h>
  40 #include <linux/export.h>
  41 #include <linux/irq.h>
  42 #include <linux/msi.h>
  43 #include <linux/dma-contiguous.h>
  44 #include <linux/irqdomain.h>
  45 #include <linux/percpu.h>
  46 #include <linux/iova.h>
  47 #include <asm/irq_remapping.h>
  48 #include <asm/io_apic.h>
  49 #include <asm/apic.h>
  50 #include <asm/hw_irq.h>
  51 #include <asm/msidef.h>
  52 #include <asm/proto.h>
  53 #include <asm/iommu.h>
  54 #include <asm/gart.h>
  55 #include <asm/dma.h>
  56
  57 #include "amd_iommu_proto.h"
  58 #include "amd_iommu_types.h"
  59 #include "irq_remapping.h"
  60
  61 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  62
  63 #define LOOP_TIMEOUT    100000
  64
  65 /* IO virtual address start page frame number */
  66 #define IOVA_START_PFN          (1)
  67 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  68
  69 /* Reserved IOVA ranges */
  70 #define MSI_RANGE_START         (0xfee00000)
  71 #define MSI_RANGE_END           (0xfeefffff)
  72 #define HT_RANGE_START          (0xfd00000000ULL)
  73 #define HT_RANGE_END            (0xffffffffffULL)
  74
  75 /*
  76  * This bitmap is used to advertise the page sizes our hardware support
  77  * to the IOMMU core, which will then use this information to split
  78  * physically contiguous memory regions it is mapping into page sizes
  79  * that we support.
  80  *
  81  * 512GB Pages are not supported due to a hardware bug
  82  */
  83 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  84
  85 static DEFINE_SPINLOCK(amd_iommu_devtable_lock);
  86 static DEFINE_SPINLOCK(pd_bitmap_lock);
  87
  88 /* List of all available dev_data structures */
  89 static LLIST_HEAD(dev_data_list);
  90
  91 LIST_HEAD(ioapic_map);
  92 LIST_HEAD(hpet_map);
  93 LIST_HEAD(acpihid_map);
  94
  95 /*
  96  * Domain for untranslated devices - only allocated
  97  * if iommu=pt passed on kernel cmd line.
  98  */
  99 const struct iommu_ops amd_iommu_ops;
 100
 101 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
 102 int amd_iommu_max_glx_val = -1;
 103
 104 static const struct dma_map_ops amd_iommu_dma_ops;
 105
 106 /*
 107  * general struct to manage commands send to an IOMMU
 108  */
 109 struct iommu_cmd {
 110         u32 data[4];
 111 };
 112
 113 struct kmem_cache *amd_iommu_irq_cache;
 114
 115 static void update_domain(struct protection_domain *domain);
 116 static int protection_domain_init(struct protection_domain *domain);
 117 static void detach_device(struct device *dev);
 118 static void iova_domain_flush_tlb(struct iova_domain *iovad);
 119
 120 /*
 121  * Data container for a dma_ops specific protection domain
 122  */
 123 struct dma_ops_domain {
 124         /* generic protection domain information */
 125         struct protection_domain domain;
 126
 127         /* IOVA RB-Tree */
 128         struct iova_domain iovad;
 129 };
 130
 131 static struct iova_domain reserved_iova_ranges;
 132 static struct lock_class_key reserved_rbtree_key;
 133
 134 /****************************************************************************
 135  *
 136  * Helper functions
 137  *
 138  ****************************************************************************/
 139
 140 static inline int match_hid_uid(struct device *dev,
 141                                 struct acpihid_map_entry *entry)
 142 {
 143         struct acpi_device *adev = ACPI_COMPANION(dev);
 144         const char *hid, *uid;
 145
 146         if (!adev)
 147                 return -ENODEV;
 148
 149         hid = acpi_device_hid(adev);
 150         uid = acpi_device_uid(adev);
 151
 152         if (!hid || !(*hid))
 153                 return -ENODEV;
 154
 155         if (!uid || !(*uid))
 156                 return strcmp(hid, entry->hid);
 157
 158         if (!(*entry->uid))
 159                 return strcmp(hid, entry->hid);
 160
 161         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 162 }
 163
 164 static inline u16 get_pci_device_id(struct device *dev)
 165 {
 166         struct pci_dev *pdev = to_pci_dev(dev);
 167
 168         return pci_dev_id(pdev);
 169 }
 170
 171 static inline int get_acpihid_device_id(struct device *dev,
 172                                         struct acpihid_map_entry **entry)
 173 {
 174         struct acpihid_map_entry *p;
 175
 176         list_for_each_entry(p, &acpihid_map, list) {
 177                 if (!match_hid_uid(dev, p)) {
 178                         if (entry)
 179                                 *entry = p;
 180                         return p->devid;
 181                 }
 182         }
 183         return -EINVAL;
 184 }
 185
 186 static inline int get_device_id(struct device *dev)
 187 {
 188         int devid;
 189
 190         if (dev_is_pci(dev))
 191                 devid = get_pci_device_id(dev);
 192         else
 193                 devid = get_acpihid_device_id(dev, NULL);
 194
 195         return devid;
 196 }
 197
 198 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 199 {
 200         return container_of(dom, struct protection_domain, domain);
 201 }
 202
 203 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 204 {
 205         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 206         return container_of(domain, struct dma_ops_domain, domain);
 207 }
 208
 209 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 210 {
 211         struct iommu_dev_data *dev_data;
 212
 213         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 214         if (!dev_data)
 215                 return NULL;
 216
 217         dev_data->devid = devid;
 218         ratelimit_default_init(&dev_data->rs);
 219
 220         llist_add(&dev_data->dev_data_list, &dev_data_list);
 221         return dev_data;
 222 }
 223
 224 static struct iommu_dev_data *search_dev_data(u16 devid)
 225 {
 226         struct iommu_dev_data *dev_data;
 227         struct llist_node *node;
 228
 229         if (llist_empty(&dev_data_list))
 230                 return NULL;
 231
 232         node = dev_data_list.first;
 233         llist_for_each_entry(dev_data, node, dev_data_list) {
 234                 if (dev_data->devid == devid)
 235                         return dev_data;
 236         }
 237
 238         return NULL;
 239 }
 240
 241 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 242 {
 243         *(u16 *)data = alias;
 244         return 0;
 245 }
 246
 247 static u16 get_alias(struct device *dev)
 248 {
 249         struct pci_dev *pdev = to_pci_dev(dev);
 250         u16 devid, ivrs_alias, pci_alias;
 251
 252         /* The callers make sure that get_device_id() does not fail here */
 253         devid = get_device_id(dev);
 254
 255         /* For ACPI HID devices, we simply return the devid as such */
 256         if (!dev_is_pci(dev))
 257                 return devid;
 258
 259         ivrs_alias = amd_iommu_alias_table[devid];
 260
 261         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 262
 263         if (ivrs_alias == pci_alias)
 264                 return ivrs_alias;
 265
 266         /*
 267          * DMA alias showdown
 268          *
 269          * The IVRS is fairly reliable in telling us about aliases, but it
 270          * can't know about every screwy device.  If we don't have an IVRS
 271          * reported alias, use the PCI reported alias.  In that case we may
 272          * still need to initialize the rlookup and dev_table entries if the
 273          * alias is to a non-existent device.
 274          */
 275         if (ivrs_alias == devid) {
 276                 if (!amd_iommu_rlookup_table[pci_alias]) {
 277                         amd_iommu_rlookup_table[pci_alias] =
 278                                 amd_iommu_rlookup_table[devid];
 279                         memcpy(amd_iommu_dev_table[pci_alias].data,
 280                                amd_iommu_dev_table[devid].data,
 281                                sizeof(amd_iommu_dev_table[pci_alias].data));
 282                 }
 283
 284                 return pci_alias;
 285         }
 286
 287         pci_info(pdev, "Using IVRS reported alias %02x:%02x.%d "
 288                 "for device [%04x:%04x], kernel reported alias "
 289                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 290                 PCI_FUNC(ivrs_alias), pdev->vendor, pdev->device,
 291                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 292                 PCI_FUNC(pci_alias));
 293
 294         /*
 295          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 296          * bus, then the IVRS table may know about a quirk that we don't.
 297          */
 298         if (pci_alias == devid &&
 299             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 300                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 301                 pci_info(pdev, "Added PCI DMA alias %02x.%d\n",
 302                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias));
 303         }
 304
 305         return ivrs_alias;
 306 }
 307
 308 static struct iommu_dev_data *find_dev_data(u16 devid)
 309 {
 310         struct iommu_dev_data *dev_data;
 311         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 312
 313         dev_data = search_dev_data(devid);
 314
 315         if (dev_data == NULL) {
 316                 dev_data = alloc_dev_data(devid);
 317                 if (!dev_data)
 318                         return NULL;
 319
 320                 if (translation_pre_enabled(iommu))
 321                         dev_data->defer_attach = true;
 322         }
 323
 324         return dev_data;
 325 }
 326
 327 struct iommu_dev_data *get_dev_data(struct device *dev)
 328 {
 329         return dev->archdata.iommu;
 330 }
 331 EXPORT_SYMBOL(get_dev_data);
 332
 333 /*
 334 * Find or create an IOMMU group for a acpihid device.
 335 */
 336 static struct iommu_group *acpihid_device_group(struct device *dev)
 337 {
 338         struct acpihid_map_entry *p, *entry = NULL;
 339         int devid;
 340
 341         devid = get_acpihid_device_id(dev, &entry);
 342         if (devid < 0)
 343                 return ERR_PTR(devid);
 344
 345         list_for_each_entry(p, &acpihid_map, list) {
 346                 if ((devid == p->devid) && p->group)
 347                         entry->group = p->group;
 348         }
 349
 350         if (!entry->group)
 351                 entry->group = generic_device_group(dev);
 352         else
 353                 iommu_group_ref_get(entry->group);
 354
 355         return entry->group;
 356 }
 357
 358 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 359 {
 360         static const int caps[] = {
 361                 PCI_EXT_CAP_ID_ATS,
 362                 PCI_EXT_CAP_ID_PRI,
 363                 PCI_EXT_CAP_ID_PASID,
 364         };
 365         int i, pos;
 366
 367         if (pci_ats_disabled())
 368                 return false;
 369
 370         for (i = 0; i < 3; ++i) {
 371                 pos = pci_find_ext_capability(pdev, caps[i]);
 372                 if (pos == 0)
 373                         return false;
 374         }
 375
 376         return true;
 377 }
 378
 379 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 380 {
 381         struct iommu_dev_data *dev_data;
 382
 383         dev_data = get_dev_data(&pdev->dev);
 384
 385         return dev_data->errata & (1 << erratum) ? true : false;
 386 }
 387
 388 /*
 389  * This function checks if the driver got a valid device from the caller to
 390  * avoid dereferencing invalid pointers.
 391  */
 392 static bool check_device(struct device *dev)
 393 {
 394         int devid;
 395
 396         if (!dev || !dev->dma_mask)
 397                 return false;
 398
 399         devid = get_device_id(dev);
 400         if (devid < 0)
 401                 return false;
 402
 403         /* Out of our scope? */
 404         if (devid > amd_iommu_last_bdf)
 405                 return false;
 406
 407         if (amd_iommu_rlookup_table[devid] == NULL)
 408                 return false;
 409
 410         return true;
 411 }
 412
 413 static void init_iommu_group(struct device *dev)
 414 {
 415         struct iommu_group *group;
 416
 417         group = iommu_group_get_for_dev(dev);
 418         if (IS_ERR(group))
 419                 return;
 420
 421         iommu_group_put(group);
 422 }
 423
 424 static int iommu_init_device(struct device *dev)
 425 {
 426         struct iommu_dev_data *dev_data;
 427         struct amd_iommu *iommu;
 428         int devid;
 429
 430         if (dev->archdata.iommu)
 431                 return 0;
 432
 433         devid = get_device_id(dev);
 434         if (devid < 0)
 435                 return devid;
 436
 437         iommu = amd_iommu_rlookup_table[devid];
 438
 439         dev_data = find_dev_data(devid);
 440         if (!dev_data)
 441                 return -ENOMEM;
 442
 443         dev_data->alias = get_alias(dev);
 444
 445         /*
 446          * By default we use passthrough mode for IOMMUv2 capable device.
 447          * But if amd_iommu=force_isolation is set (e.g. to debug DMA to
 448          * invalid address), we ignore the capability for the device so
 449          * it'll be forced to go into translation mode.
 450          */
 451         if ((iommu_pass_through || !amd_iommu_force_isolation) &&
 452             dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 453                 struct amd_iommu *iommu;
 454
 455                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 456                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 457         }
 458
 459         dev->archdata.iommu = dev_data;
 460
 461         iommu_device_link(&iommu->iommu, dev);
 462
 463         return 0;
 464 }
 465
 466 static void iommu_ignore_device(struct device *dev)
 467 {
 468         u16 alias;
 469         int devid;
 470
 471         devid = get_device_id(dev);
 472         if (devid < 0)
 473                 return;
 474
 475         alias = get_alias(dev);
 476
 477         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 478         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 479
 480         amd_iommu_rlookup_table[devid] = NULL;
 481         amd_iommu_rlookup_table[alias] = NULL;
 482 }
 483
 484 static void iommu_uninit_device(struct device *dev)
 485 {
 486         struct iommu_dev_data *dev_data;
 487         struct amd_iommu *iommu;
 488         int devid;
 489
 490         devid = get_device_id(dev);
 491         if (devid < 0)
 492                 return;
 493
 494         iommu = amd_iommu_rlookup_table[devid];
 495
 496         dev_data = search_dev_data(devid);
 497         if (!dev_data)
 498                 return;
 499
 500         if (dev_data->domain)
 501                 detach_device(dev);
 502
 503         iommu_device_unlink(&iommu->iommu, dev);
 504
 505         iommu_group_remove_device(dev);
 506
 507         /* Remove dma-ops */
 508         dev->dma_ops = NULL;
 509
 510         /*
 511          * We keep dev_data around for unplugged devices and reuse it when the
 512          * device is re-plugged - not doing so would introduce a ton of races.
 513          */
 514 }
 515
 516 /****************************************************************************
 517  *
 518  * Interrupt handling functions
 519  *
 520  ****************************************************************************/
 521
 522 static void dump_dte_entry(u16 devid)
 523 {
 524         int i;
 525
 526         for (i = 0; i < 4; ++i)
 527                 pr_err("DTE[%d]: %016llx\n", i,
 528                         amd_iommu_dev_table[devid].data[i]);
 529 }
 530
 531 static void dump_command(unsigned long phys_addr)
 532 {
 533         struct iommu_cmd *cmd = iommu_phys_to_virt(phys_addr);
 534         int i;
 535
 536         for (i = 0; i < 4; ++i)
 537                 pr_err("CMD[%d]: %08x\n", i, cmd->data[i]);
 538 }
 539
 540 static void amd_iommu_report_page_fault(u16 devid, u16 domain_id,
 541                                         u64 address, int flags)
 542 {
 543         struct iommu_dev_data *dev_data = NULL;
 544         struct pci_dev *pdev;
 545
 546         pdev = pci_get_domain_bus_and_slot(0, PCI_BUS_NUM(devid),
 547                                            devid & 0xff);
 548         if (pdev)
 549                 dev_data = get_dev_data(&pdev->dev);
 550
 551         if (dev_data && __ratelimit(&dev_data->rs)) {
 552                 pci_err(pdev, "Event logged [IO_PAGE_FAULT domain=0x%04x address=0x%llx flags=0x%04x]\n",
 553                         domain_id, address, flags);
 554         } else if (printk_ratelimit()) {
 555                 pr_err("Event logged [IO_PAGE_FAULT device=%02x:%02x.%x domain=0x%04x address=0x%llx flags=0x%04x]\n",
 556                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 557                         domain_id, address, flags);
 558         }
 559
 560         if (pdev)
 561                 pci_dev_put(pdev);
 562 }
 563
 564 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 565 {
 566         struct device *dev = iommu->iommu.dev;
 567         int type, devid, pasid, flags, tag;
 568         volatile u32 *event = __evt;
 569         int count = 0;
 570         u64 address;
 571
 572 retry:
 573         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 574         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 575         pasid   = PPR_PASID(*(u64 *)&event[0]);
 576         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 577         address = (u64)(((u64)event[3]) << 32) | event[2];
 578
 579         if (type == 0) {
 580                 /* Did we hit the erratum? */
 581                 if (++count == LOOP_TIMEOUT) {
 582                         pr_err("No event written to event log\n");
 583                         return;
 584                 }
 585                 udelay(1);
 586                 goto retry;
 587         }
 588
 589         if (type == EVENT_TYPE_IO_FAULT) {
 590                 amd_iommu_report_page_fault(devid, pasid, address, flags);
 591                 return;
 592         }
 593
 594         switch (type) {
 595         case EVENT_TYPE_ILL_DEV:
 596                 dev_err(dev, "Event logged [ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 597                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 598                         pasid, address, flags);
 599                 dump_dte_entry(devid);
 600                 break;
 601         case EVENT_TYPE_DEV_TAB_ERR:
 602                 dev_err(dev, "Event logged [DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 603                         "address=0x%llx flags=0x%04x]\n",
 604                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 605                         address, flags);
 606                 break;
 607         case EVENT_TYPE_PAGE_TAB_ERR:
 608                 dev_err(dev, "Event logged [PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x domain=0x%04x address=0x%llx flags=0x%04x]\n",
 609                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 610                         pasid, address, flags);
 611                 break;
 612         case EVENT_TYPE_ILL_CMD:
 613                 dev_err(dev, "Event logged [ILLEGAL_COMMAND_ERROR address=0x%llx]\n", address);
 614                 dump_command(address);
 615                 break;
 616         case EVENT_TYPE_CMD_HARD_ERR:
 617                 dev_err(dev, "Event logged [COMMAND_HARDWARE_ERROR address=0x%llx flags=0x%04x]\n",
 618                         address, flags);
 619                 break;
 620         case EVENT_TYPE_IOTLB_INV_TO:
 621                 dev_err(dev, "Event logged [IOTLB_INV_TIMEOUT device=%02x:%02x.%x address=0x%llx]\n",
 622                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 623                         address);
 624                 break;
 625         case EVENT_TYPE_INV_DEV_REQ:
 626                 dev_err(dev, "Event logged [INVALID_DEVICE_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 627                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 628                         pasid, address, flags);
 629                 break;
 630         case EVENT_TYPE_INV_PPR_REQ:
 631                 pasid = ((event[0] >> 16) & 0xFFFF)
 632                         | ((event[1] << 6) & 0xF0000);
 633                 tag = event[1] & 0x03FF;
 634                 dev_err(dev, "Event logged [INVALID_PPR_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x tag=0x%03x]\n",
 635                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 636                         pasid, address, flags, tag);
 637                 break;
 638         default:
 639                 dev_err(dev, "Event logged [UNKNOWN event[0]=0x%08x event[1]=0x%08x event[2]=0x%08x event[3]=0x%08x\n",
 640                         event[0], event[1], event[2], event[3]);
 641         }
 642
 643         memset(__evt, 0, 4 * sizeof(u32));
 644 }
 645
 646 static void iommu_poll_events(struct amd_iommu *iommu)
 647 {
 648         u32 head, tail;
 649
 650         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 651         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 652
 653         while (head != tail) {
 654                 iommu_print_event(iommu, iommu->evt_buf + head);
 655                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 656         }
 657
 658         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 659 }
 660
 661 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 662 {
 663         struct amd_iommu_fault fault;
 664
 665         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 666                 pr_err_ratelimited("Unknown PPR request received\n");
 667                 return;
 668         }
 669
 670         fault.address   = raw[1];
 671         fault.pasid     = PPR_PASID(raw[0]);
 672         fault.device_id = PPR_DEVID(raw[0]);
 673         fault.tag       = PPR_TAG(raw[0]);
 674         fault.flags     = PPR_FLAGS(raw[0]);
 675
 676         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 677 }
 678
 679 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 680 {
 681         u32 head, tail;
 682
 683         if (iommu->ppr_log == NULL)
 684                 return;
 685
 686         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 687         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 688
 689         while (head != tail) {
 690                 volatile u64 *raw;
 691                 u64 entry[2];
 692                 int i;
 693
 694                 raw = (u64 *)(iommu->ppr_log + head);
 695
 696                 /*
 697                  * Hardware bug: Interrupt may arrive before the entry is
 698                  * written to memory. If this happens we need to wait for the
 699                  * entry to arrive.
 700                  */
 701                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 702                         if (PPR_REQ_TYPE(raw[0]) != 0)
 703                                 break;
 704                         udelay(1);
 705                 }
 706
 707                 /* Avoid memcpy function-call overhead */
 708                 entry[0] = raw[0];
 709                 entry[1] = raw[1];
 710
 711                 /*
 712                  * To detect the hardware bug we need to clear the entry
 713                  * back to zero.
 714                  */
 715                 raw[0] = raw[1] = 0UL;
 716
 717                 /* Update head pointer of hardware ring-buffer */
 718                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 719                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 720
 721                 /* Handle PPR entry */
 722                 iommu_handle_ppr_entry(iommu, entry);
 723
 724                 /* Refresh ring-buffer information */
 725                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 726                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 727         }
 728 }
 729
 730 #ifdef CONFIG_IRQ_REMAP
 731 static int (*iommu_ga_log_notifier)(u32);
 732
 733 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 734 {
 735         iommu_ga_log_notifier = notifier;
 736
 737         return 0;
 738 }
 739 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 740
 741 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 742 {
 743         u32 head, tail, cnt = 0;
 744
 745         if (iommu->ga_log == NULL)
 746                 return;
 747
 748         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 749         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 750
 751         while (head != tail) {
 752                 volatile u64 *raw;
 753                 u64 log_entry;
 754
 755                 raw = (u64 *)(iommu->ga_log + head);
 756                 cnt++;
 757
 758                 /* Avoid memcpy function-call overhead */
 759                 log_entry = *raw;
 760
 761                 /* Update head pointer of hardware ring-buffer */
 762                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 763                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 764
 765                 /* Handle GA entry */
 766                 switch (GA_REQ_TYPE(log_entry)) {
 767                 case GA_GUEST_NR:
 768                         if (!iommu_ga_log_notifier)
 769                                 break;
 770
 771                         pr_debug("%s: devid=%#x, ga_tag=%#x\n",
 772                                  __func__, GA_DEVID(log_entry),
 773                                  GA_TAG(log_entry));
 774
 775                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 776                                 pr_err("GA log notifier failed.\n");
 777                         break;
 778                 default:
 779                         break;
 780                 }
 781         }
 782 }
 783 #endif /* CONFIG_IRQ_REMAP */
 784
 785 #define AMD_IOMMU_INT_MASK      \
 786         (MMIO_STATUS_EVT_INT_MASK | \
 787          MMIO_STATUS_PPR_INT_MASK | \
 788          MMIO_STATUS_GALOG_INT_MASK)
 789
 790 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 791 {
 792         struct amd_iommu *iommu = (struct amd_iommu *) data;
 793         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 794
 795         while (status & AMD_IOMMU_INT_MASK) {
 796                 /* Enable EVT and PPR and GA interrupts again */
 797                 writel(AMD_IOMMU_INT_MASK,
 798                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 799
 800                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 801                         pr_devel("Processing IOMMU Event Log\n");
 802                         iommu_poll_events(iommu);
 803                 }
 804
 805                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 806                         pr_devel("Processing IOMMU PPR Log\n");
 807                         iommu_poll_ppr_log(iommu);
 808                 }
 809
 810 #ifdef CONFIG_IRQ_REMAP
 811                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 812                         pr_devel("Processing IOMMU GA Log\n");
 813                         iommu_poll_ga_log(iommu);
 814                 }
 815 #endif
 816
 817                 /*
 818                  * Hardware bug: ERBT1312
 819                  * When re-enabling interrupt (by writing 1
 820                  * to clear the bit), the hardware might also try to set
 821                  * the interrupt bit in the event status register.
 822                  * In this scenario, the bit will be set, and disable
 823                  * subsequent interrupts.
 824                  *
 825                  * Workaround: The IOMMU driver should read back the
 826                  * status register and check if the interrupt bits are cleared.
 827                  * If not, driver will need to go through the interrupt handler
 828                  * again and re-clear the bits
 829                  */
 830                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 831         }
 832         return IRQ_HANDLED;
 833 }
 834
 835 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 836 {
 837         return IRQ_WAKE_THREAD;
 838 }
 839
 840 /****************************************************************************
 841  *
 842  * IOMMU command queuing functions
 843  *
 844  ****************************************************************************/
 845
 846 static int wait_on_sem(volatile u64 *sem)
 847 {
 848         int i = 0;
 849
 850         while (*sem == 0 && i < LOOP_TIMEOUT) {
 851                 udelay(1);
 852                 i += 1;
 853         }
 854
 855         if (i == LOOP_TIMEOUT) {
 856                 pr_alert("Completion-Wait loop timed out\n");
 857                 return -EIO;
 858         }
 859
 860         return 0;
 861 }
 862
 863 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 864                                struct iommu_cmd *cmd)
 865 {
 866         u8 *target;
 867
 868         target = iommu->cmd_buf + iommu->cmd_buf_tail;
 869
 870         iommu->cmd_buf_tail += sizeof(*cmd);
 871         iommu->cmd_buf_tail %= CMD_BUFFER_SIZE;
 872
 873         /* Copy command to buffer */
 874         memcpy(target, cmd, sizeof(*cmd));
 875
 876         /* Tell the IOMMU about it */
 877         writel(iommu->cmd_buf_tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 878 }
 879
 880 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 881 {
 882         u64 paddr = iommu_virt_to_phys((void *)address);
 883
 884         WARN_ON(address & 0x7ULL);
 885
 886         memset(cmd, 0, sizeof(*cmd));
 887         cmd->data[0] = lower_32_bits(paddr) | CMD_COMPL_WAIT_STORE_MASK;
 888         cmd->data[1] = upper_32_bits(paddr);
 889         cmd->data[2] = 1;
 890         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 891 }
 892
 893 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 894 {
 895         memset(cmd, 0, sizeof(*cmd));
 896         cmd->data[0] = devid;
 897         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 898 }
 899
 900 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 901                                   size_t size, u16 domid, int pde)
 902 {
 903         u64 pages;
 904         bool s;
 905
 906         pages = iommu_num_pages(address, size, PAGE_SIZE);
 907         s     = false;
 908
 909         if (pages > 1) {
 910                 /*
 911                  * If we have to flush more than one page, flush all
 912                  * TLB entries for this domain
 913                  */
 914                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 915                 s = true;
 916         }
 917
 918         address &= PAGE_MASK;
 919
 920         memset(cmd, 0, sizeof(*cmd));
 921         cmd->data[1] |= domid;
 922         cmd->data[2]  = lower_32_bits(address);
 923         cmd->data[3]  = upper_32_bits(address);
 924         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 925         if (s) /* size bit - we flush more than one 4kb page */
 926                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 927         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 928                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 929 }
 930
 931 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 932                                   u64 address, size_t size)
 933 {
 934         u64 pages;
 935         bool s;
 936
 937         pages = iommu_num_pages(address, size, PAGE_SIZE);
 938         s     = false;
 939
 940         if (pages > 1) {
 941                 /*
 942                  * If we have to flush more than one page, flush all
 943                  * TLB entries for this domain
 944                  */
 945                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 946                 s = true;
 947         }
 948
 949         address &= PAGE_MASK;
 950
 951         memset(cmd, 0, sizeof(*cmd));
 952         cmd->data[0]  = devid;
 953         cmd->data[0] |= (qdep & 0xff) << 24;
 954         cmd->data[1]  = devid;
 955         cmd->data[2]  = lower_32_bits(address);
 956         cmd->data[3]  = upper_32_bits(address);
 957         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 958         if (s)
 959                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 960 }
 961
 962 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 963                                   u64 address, bool size)
 964 {
 965         memset(cmd, 0, sizeof(*cmd));
 966
 967         address &= ~(0xfffULL);
 968
 969         cmd->data[0]  = pasid;
 970         cmd->data[1]  = domid;
 971         cmd->data[2]  = lower_32_bits(address);
 972         cmd->data[3]  = upper_32_bits(address);
 973         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 974         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 975         if (size)
 976                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 977         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 978 }
 979
 980 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 981                                   int qdep, u64 address, bool size)
 982 {
 983         memset(cmd, 0, sizeof(*cmd));
 984
 985         address &= ~(0xfffULL);
 986
 987         cmd->data[0]  = devid;
 988         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 989         cmd->data[0] |= (qdep  & 0xff) << 24;
 990         cmd->data[1]  = devid;
 991         cmd->data[1] |= (pasid & 0xff) << 16;
 992         cmd->data[2]  = lower_32_bits(address);
 993         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 994         cmd->data[3]  = upper_32_bits(address);
 995         if (size)
 996                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 997         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 998 }
 999
1000 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
1001                                int status, int tag, bool gn)
1002 {
1003         memset(cmd, 0, sizeof(*cmd));
1004
1005         cmd->data[0]  = devid;
1006         if (gn) {
1007                 cmd->data[1]  = pasid;
1008                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
1009         }
1010         cmd->data[3]  = tag & 0x1ff;
1011         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
1012
1013         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
1014 }
1015
1016 static void build_inv_all(struct iommu_cmd *cmd)
1017 {
1018         memset(cmd, 0, sizeof(*cmd));
1019         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1020 }
1021
1022 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1023 {
1024         memset(cmd, 0, sizeof(*cmd));
1025         cmd->data[0] = devid;
1026         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1027 }
1028
1029 /*
1030  * Writes the command to the IOMMUs command buffer and informs the
1031  * hardware about the new command.
1032  */
1033 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1034                                       struct iommu_cmd *cmd,
1035                                       bool sync)
1036 {
1037         unsigned int count = 0;
1038         u32 left, next_tail;
1039
1040         next_tail = (iommu->cmd_buf_tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1041 again:
1042         left      = (iommu->cmd_buf_head - next_tail) % CMD_BUFFER_SIZE;
1043
1044         if (left <= 0x20) {
1045                 /* Skip udelay() the first time around */
1046                 if (count++) {
1047                         if (count == LOOP_TIMEOUT) {
1048                                 pr_err("Command buffer timeout\n");
1049                                 return -EIO;
1050                         }
1051
1052                         udelay(1);
1053                 }
1054
1055                 /* Update head and recheck remaining space */
1056                 iommu->cmd_buf_head = readl(iommu->mmio_base +
1057                                             MMIO_CMD_HEAD_OFFSET);
1058
1059                 goto again;
1060         }
1061
1062         copy_cmd_to_buffer(iommu, cmd);
1063
1064         /* Do we need to make sure all commands are processed? */
1065         iommu->need_sync = sync;
1066
1067         return 0;
1068 }
1069
1070 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1071                                     struct iommu_cmd *cmd,
1072                                     bool sync)
1073 {
1074         unsigned long flags;
1075         int ret;
1076
1077         raw_spin_lock_irqsave(&iommu->lock, flags);
1078         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1079         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1080
1081         return ret;
1082 }
1083
1084 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1085 {
1086         return iommu_queue_command_sync(iommu, cmd, true);
1087 }
1088
1089 /*
1090  * This function queues a completion wait command into the command
1091  * buffer of an IOMMU
1092  */
1093 static int iommu_completion_wait(struct amd_iommu *iommu)
1094 {
1095         struct iommu_cmd cmd;
1096         unsigned long flags;
1097         int ret;
1098
1099         if (!iommu->need_sync)
1100                 return 0;
1101
1102
1103         build_completion_wait(&cmd, (u64)&iommu->cmd_sem);
1104
1105         raw_spin_lock_irqsave(&iommu->lock, flags);
1106
1107         iommu->cmd_sem = 0;
1108
1109         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1110         if (ret)
1111                 goto out_unlock;
1112
1113         ret = wait_on_sem(&iommu->cmd_sem);
1114
1115 out_unlock:
1116         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1117
1118         return ret;
1119 }
1120
1121 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1122 {
1123         struct iommu_cmd cmd;
1124
1125         build_inv_dte(&cmd, devid);
1126
1127         return iommu_queue_command(iommu, &cmd);
1128 }
1129
1130 static void amd_iommu_flush_dte_all(struct amd_iommu *iommu)
1131 {
1132         u32 devid;
1133
1134         for (devid = 0; devid <= 0xffff; ++devid)
1135                 iommu_flush_dte(iommu, devid);
1136
1137         iommu_completion_wait(iommu);
1138 }
1139
1140 /*
1141  * This function uses heavy locking and may disable irqs for some time. But
1142  * this is no issue because it is only called during resume.
1143  */
1144 static void amd_iommu_flush_tlb_all(struct amd_iommu *iommu)
1145 {
1146         u32 dom_id;
1147
1148         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1149                 struct iommu_cmd cmd;
1150                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1151                                       dom_id, 1);
1152                 iommu_queue_command(iommu, &cmd);
1153         }
1154
1155         iommu_completion_wait(iommu);
1156 }
1157
1158 static void amd_iommu_flush_all(struct amd_iommu *iommu)
1159 {
1160         struct iommu_cmd cmd;
1161
1162         build_inv_all(&cmd);
1163
1164         iommu_queue_command(iommu, &cmd);
1165         iommu_completion_wait(iommu);
1166 }
1167
1168 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1169 {
1170         struct iommu_cmd cmd;
1171
1172         build_inv_irt(&cmd, devid);
1173
1174         iommu_queue_command(iommu, &cmd);
1175 }
1176
1177 static void amd_iommu_flush_irt_all(struct amd_iommu *iommu)
1178 {
1179         u32 devid;
1180
1181         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1182                 iommu_flush_irt(iommu, devid);
1183
1184         iommu_completion_wait(iommu);
1185 }
1186
1187 void iommu_flush_all_caches(struct amd_iommu *iommu)
1188 {
1189         if (iommu_feature(iommu, FEATURE_IA)) {
1190                 amd_iommu_flush_all(iommu);
1191         } else {
1192                 amd_iommu_flush_dte_all(iommu);
1193                 amd_iommu_flush_irt_all(iommu);
1194                 amd_iommu_flush_tlb_all(iommu);
1195         }
1196 }
1197
1198 /*
1199  * Command send function for flushing on-device TLB
1200  */
1201 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1202                               u64 address, size_t size)
1203 {
1204         struct amd_iommu *iommu;
1205         struct iommu_cmd cmd;
1206         int qdep;
1207
1208         qdep     = dev_data->ats.qdep;
1209         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1210
1211         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1212
1213         return iommu_queue_command(iommu, &cmd);
1214 }
1215
1216 /*
1217  * Command send function for invalidating a device table entry
1218  */
1219 static int device_flush_dte(struct iommu_dev_data *dev_data)
1220 {
1221         struct amd_iommu *iommu;
1222         u16 alias;
1223         int ret;
1224
1225         iommu = amd_iommu_rlookup_table[dev_data->devid];
1226         alias = dev_data->alias;
1227
1228         ret = iommu_flush_dte(iommu, dev_data->devid);
1229         if (!ret && alias != dev_data->devid)
1230                 ret = iommu_flush_dte(iommu, alias);
1231         if (ret)
1232                 return ret;
1233
1234         if (dev_data->ats.enabled)
1235                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1236
1237         return ret;
1238 }
1239
1240 /*
1241  * TLB invalidation function which is called from the mapping functions.
1242  * It invalidates a single PTE if the range to flush is within a single
1243  * page. Otherwise it flushes the whole TLB of the IOMMU.
1244  */
1245 static void __domain_flush_pages(struct protection_domain *domain,
1246                                  u64 address, size_t size, int pde)
1247 {
1248         struct iommu_dev_data *dev_data;
1249         struct iommu_cmd cmd;
1250         int ret = 0, i;
1251
1252         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1253
1254         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1255                 if (!domain->dev_iommu[i])
1256                         continue;
1257
1258                 /*
1259                  * Devices of this domain are behind this IOMMU
1260                  * We need a TLB flush
1261                  */
1262                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1263         }
1264
1265         list_for_each_entry(dev_data, &domain->dev_list, list) {
1266
1267                 if (!dev_data->ats.enabled)
1268                         continue;
1269
1270                 ret |= device_flush_iotlb(dev_data, address, size);
1271         }
1272
1273         WARN_ON(ret);
1274 }
1275
1276 static void domain_flush_pages(struct protection_domain *domain,
1277                                u64 address, size_t size)
1278 {
1279         __domain_flush_pages(domain, address, size, 0);
1280 }
1281
1282 /* Flush the whole IO/TLB for a given protection domain */
1283 static void domain_flush_tlb(struct protection_domain *domain)
1284 {
1285         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1286 }
1287
1288 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1289 static void domain_flush_tlb_pde(struct protection_domain *domain)
1290 {
1291         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1292 }
1293
1294 static void domain_flush_complete(struct protection_domain *domain)
1295 {
1296         int i;
1297
1298         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1299                 if (domain && !domain->dev_iommu[i])
1300                         continue;
1301
1302                 /*
1303                  * Devices of this domain are behind this IOMMU
1304                  * We need to wait for completion of all commands.
1305                  */
1306                 iommu_completion_wait(amd_iommus[i]);
1307         }
1308 }
1309
1310 /* Flush the not present cache if it exists */
1311 static void domain_flush_np_cache(struct protection_domain *domain,
1312                 dma_addr_t iova, size_t size)
1313 {
1314         if (unlikely(amd_iommu_np_cache)) {
1315                 domain_flush_pages(domain, iova, size);
1316                 domain_flush_complete(domain);
1317         }
1318 }
1319
1320
1321 /*
1322  * This function flushes the DTEs for all devices in domain
1323  */
1324 static void domain_flush_devices(struct protection_domain *domain)
1325 {
1326         struct iommu_dev_data *dev_data;
1327
1328         list_for_each_entry(dev_data, &domain->dev_list, list)
1329                 device_flush_dte(dev_data);
1330 }
1331
1332 /****************************************************************************
1333  *
1334  * The functions below are used the create the page table mappings for
1335  * unity mapped regions.
1336  *
1337  ****************************************************************************/
1338
1339 static void free_page_list(struct page *freelist)
1340 {
1341         while (freelist != NULL) {
1342                 unsigned long p = (unsigned long)page_address(freelist);
1343                 freelist = freelist->freelist;
1344                 free_page(p);
1345         }
1346 }
1347
1348 static struct page *free_pt_page(unsigned long pt, struct page *freelist)
1349 {
1350         struct page *p = virt_to_page((void *)pt);
1351
1352         p->freelist = freelist;
1353
1354         return p;
1355 }
1356
1357 #define DEFINE_FREE_PT_FN(LVL, FN)                                              \
1358 static struct page *free_pt_##LVL (unsigned long __pt, struct page *freelist)   \
1359 {                                                                               \
1360         unsigned long p;                                                        \
1361         u64 *pt;                                                                \
1362         int i;                                                                  \
1363                                                                                 \
1364         pt = (u64 *)__pt;                                                       \
1365                                                                                 \
1366         for (i = 0; i < 512; ++i) {                                             \
1367                 /* PTE present? */                                              \
1368                 if (!IOMMU_PTE_PRESENT(pt[i]))                                  \
1369                         continue;                                               \
1370                                                                                 \
1371                 /* Large PTE? */                                                \
1372                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                                 \
1373                     PM_PTE_LEVEL(pt[i]) == 7)                                   \
1374                         continue;                                               \
1375                                                                                 \
1376                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);                       \
1377                 freelist = FN(p, freelist);                                     \
1378         }                                                                       \
1379                                                                                 \
1380         return free_pt_page((unsigned long)pt, freelist);                       \
1381 }
1382
1383 DEFINE_FREE_PT_FN(l2, free_pt_page)
1384 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1385 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1386 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1387 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1388
1389 static struct page *free_sub_pt(unsigned long root, int mode,
1390                                 struct page *freelist)
1391 {
1392         switch (mode) {
1393         case PAGE_MODE_NONE:
1394         case PAGE_MODE_7_LEVEL:
1395                 break;
1396         case PAGE_MODE_1_LEVEL:
1397                 freelist = free_pt_page(root, freelist);
1398                 break;
1399         case PAGE_MODE_2_LEVEL:
1400                 freelist = free_pt_l2(root, freelist);
1401                 break;
1402         case PAGE_MODE_3_LEVEL:
1403                 freelist = free_pt_l3(root, freelist);
1404                 break;
1405         case PAGE_MODE_4_LEVEL:
1406                 freelist = free_pt_l4(root, freelist);
1407                 break;
1408         case PAGE_MODE_5_LEVEL:
1409                 freelist = free_pt_l5(root, freelist);
1410                 break;
1411         case PAGE_MODE_6_LEVEL:
1412                 freelist = free_pt_l6(root, freelist);
1413                 break;
1414         default:
1415                 BUG();
1416         }
1417
1418         return freelist;
1419 }
1420
1421 static void free_pagetable(struct protection_domain *domain)
1422 {
1423         unsigned long root = (unsigned long)domain->pt_root;
1424         struct page *freelist = NULL;
1425
1426         BUG_ON(domain->mode < PAGE_MODE_NONE ||
1427                domain->mode > PAGE_MODE_6_LEVEL);
1428
1429         free_sub_pt(root, domain->mode, freelist);
1430
1431         free_page_list(freelist);
1432 }
1433
1434 /*
1435  * This function is used to add another level to an IO page table. Adding
1436  * another level increases the size of the address space by 9 bits to a size up
1437  * to 64 bits.
1438  */
1439 static bool increase_address_space(struct protection_domain *domain,
1440                                    gfp_t gfp)
1441 {
1442         u64 *pte;
1443
1444         if (domain->mode == PAGE_MODE_6_LEVEL)
1445                 /* address space already 64 bit large */
1446                 return false;
1447
1448         pte = (void *)get_zeroed_page(gfp);
1449         if (!pte)
1450                 return false;
1451
1452         *pte             = PM_LEVEL_PDE(domain->mode,
1453                                         iommu_virt_to_phys(domain->pt_root));
1454         domain->pt_root  = pte;
1455         domain->mode    += 1;
1456         domain->updated  = true;
1457
1458         return true;
1459 }
1460
1461 static u64 *alloc_pte(struct protection_domain *domain,
1462                       unsigned long address,
1463                       unsigned long page_size,
1464                       u64 **pte_page,
1465                       gfp_t gfp)
1466 {
1467         int level, end_lvl;
1468         u64 *pte, *page;
1469
1470         BUG_ON(!is_power_of_2(page_size));
1471
1472         while (address > PM_LEVEL_SIZE(domain->mode))
1473                 increase_address_space(domain, gfp);
1474
1475         level   = domain->mode - 1;
1476         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1477         address = PAGE_SIZE_ALIGN(address, page_size);
1478         end_lvl = PAGE_SIZE_LEVEL(page_size);
1479
1480         while (level > end_lvl) {
1481                 u64 __pte, __npte;
1482                 int pte_level;
1483
1484                 __pte     = *pte;
1485                 pte_level = PM_PTE_LEVEL(__pte);
1486
1487                 if (!IOMMU_PTE_PRESENT(__pte) ||
1488                     pte_level == PAGE_MODE_7_LEVEL) {
1489                         page = (u64 *)get_zeroed_page(gfp);
1490                         if (!page)
1491                                 return NULL;
1492
1493                         __npte = PM_LEVEL_PDE(level, iommu_virt_to_phys(page));
1494
1495                         /* pte could have been changed somewhere. */
1496                         if (cmpxchg64(pte, __pte, __npte) != __pte)
1497                                 free_page((unsigned long)page);
1498                         else if (pte_level == PAGE_MODE_7_LEVEL)
1499                                 domain->updated = true;
1500
1501                         continue;
1502                 }
1503
1504                 /* No level skipping support yet */
1505                 if (pte_level != level)
1506                         return NULL;
1507
1508                 level -= 1;
1509
1510                 pte = IOMMU_PTE_PAGE(__pte);
1511
1512                 if (pte_page && level == end_lvl)
1513                         *pte_page = pte;
1514
1515                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1516         }
1517
1518         return pte;
1519 }
1520
1521 /*
1522  * This function checks if there is a PTE for a given dma address. If
1523  * there is one, it returns the pointer to it.
1524  */
1525 static u64 *fetch_pte(struct protection_domain *domain,
1526                       unsigned long address,
1527                       unsigned long *page_size)
1528 {
1529         int level;
1530         u64 *pte;
1531
1532         *page_size = 0;
1533
1534         if (address > PM_LEVEL_SIZE(domain->mode))
1535                 return NULL;
1536
1537         level      =  domain->mode - 1;
1538         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1539         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1540
1541         while (level > 0) {
1542
1543                 /* Not Present */
1544                 if (!IOMMU_PTE_PRESENT(*pte))
1545                         return NULL;
1546
1547                 /* Large PTE */
1548                 if (PM_PTE_LEVEL(*pte) == 7 ||
1549                     PM_PTE_LEVEL(*pte) == 0)
1550                         break;
1551
1552                 /* No level skipping support yet */
1553                 if (PM_PTE_LEVEL(*pte) != level)
1554                         return NULL;
1555
1556                 level -= 1;
1557
1558                 /* Walk to the next level */
1559                 pte        = IOMMU_PTE_PAGE(*pte);
1560                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1561                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1562         }
1563
1564         if (PM_PTE_LEVEL(*pte) == 0x07) {
1565                 unsigned long pte_mask;
1566
1567                 /*
1568                  * If we have a series of large PTEs, make
1569                  * sure to return a pointer to the first one.
1570                  */
1571                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1572                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1573                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1574         }
1575
1576         return pte;
1577 }
1578
1579 static struct page *free_clear_pte(u64 *pte, u64 pteval, struct page *freelist)
1580 {
1581         unsigned long pt;
1582         int mode;
1583
1584         while (cmpxchg64(pte, pteval, 0) != pteval) {
1585                 pr_warn("AMD-Vi: IOMMU pte changed since we read it\n");
1586                 pteval = *pte;
1587         }
1588
1589         if (!IOMMU_PTE_PRESENT(pteval))
1590                 return freelist;
1591
1592         pt   = (unsigned long)IOMMU_PTE_PAGE(pteval);
1593         mode = IOMMU_PTE_MODE(pteval);
1594
1595         return free_sub_pt(pt, mode, freelist);
1596 }
1597
1598 /*
1599  * Generic mapping functions. It maps a physical address into a DMA
1600  * address space. It allocates the page table pages if necessary.
1601  * In the future it can be extended to a generic mapping function
1602  * supporting all features of AMD IOMMU page tables like level skipping
1603  * and full 64 bit address spaces.
1604  */
1605 static int iommu_map_page(struct protection_domain *dom,
1606                           unsigned long bus_addr,
1607                           unsigned long phys_addr,
1608                           unsigned long page_size,
1609                           int prot,
1610                           gfp_t gfp)
1611 {
1612         struct page *freelist = NULL;
1613         u64 __pte, *pte;
1614         int i, count;
1615
1616         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1617         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1618
1619         if (!(prot & IOMMU_PROT_MASK))
1620                 return -EINVAL;
1621
1622         count = PAGE_SIZE_PTE_COUNT(page_size);
1623         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp);
1624
1625         if (!pte)
1626                 return -ENOMEM;
1627
1628         for (i = 0; i < count; ++i)
1629                 freelist = free_clear_pte(&pte[i], pte[i], freelist);
1630
1631         if (freelist != NULL)
1632                 dom->updated = true;
1633
1634         if (count > 1) {
1635                 __pte = PAGE_SIZE_PTE(__sme_set(phys_addr), page_size);
1636                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1637         } else
1638                 __pte = __sme_set(phys_addr) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1639
1640         if (prot & IOMMU_PROT_IR)
1641                 __pte |= IOMMU_PTE_IR;
1642         if (prot & IOMMU_PROT_IW)
1643                 __pte |= IOMMU_PTE_IW;
1644
1645         for (i = 0; i < count; ++i)
1646                 pte[i] = __pte;
1647
1648         update_domain(dom);
1649
1650         /* Everything flushed out, free pages now */
1651         free_page_list(freelist);
1652
1653         return 0;
1654 }
1655
1656 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1657                                       unsigned long bus_addr,
1658                                       unsigned long page_size)
1659 {
1660         unsigned long long unmapped;
1661         unsigned long unmap_size;
1662         u64 *pte;
1663
1664         BUG_ON(!is_power_of_2(page_size));
1665
1666         unmapped = 0;
1667
1668         while (unmapped < page_size) {
1669
1670                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1671
1672                 if (pte) {
1673                         int i, count;
1674
1675                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1676                         for (i = 0; i < count; i++)
1677                                 pte[i] = 0ULL;
1678                 }
1679
1680                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1681                 unmapped += unmap_size;
1682         }
1683
1684         BUG_ON(unmapped && !is_power_of_2(unmapped));
1685
1686         return unmapped;
1687 }
1688
1689 /****************************************************************************
1690  *
1691  * The next functions belong to the address allocator for the dma_ops
1692  * interface functions.
1693  *
1694  ****************************************************************************/
1695
1696
1697 static unsigned long dma_ops_alloc_iova(struct device *dev,
1698                                         struct dma_ops_domain *dma_dom,
1699                                         unsigned int pages, u64 dma_mask)
1700 {
1701         unsigned long pfn = 0;
1702
1703         pages = __roundup_pow_of_two(pages);
1704
1705         if (dma_mask > DMA_BIT_MASK(32))
1706                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1707                                       IOVA_PFN(DMA_BIT_MASK(32)), false);
1708
1709         if (!pfn)
1710                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1711                                       IOVA_PFN(dma_mask), true);
1712
1713         return (pfn << PAGE_SHIFT);
1714 }
1715
1716 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1717                               unsigned long address,
1718                               unsigned int pages)
1719 {
1720         pages = __roundup_pow_of_two(pages);
1721         address >>= PAGE_SHIFT;
1722
1723         free_iova_fast(&dma_dom->iovad, address, pages);
1724 }
1725
1726 /****************************************************************************
1727  *
1728  * The next functions belong to the domain allocation. A domain is
1729  * allocated for every IOMMU as the default domain. If device isolation
1730  * is enabled, every device get its own domain. The most important thing
1731  * about domains is the page table mapping the DMA address space they
1732  * contain.
1733  *
1734  ****************************************************************************/
1735
1736 static u16 domain_id_alloc(void)
1737 {
1738         int id;
1739
1740         spin_lock(&pd_bitmap_lock);
1741         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1742         BUG_ON(id == 0);
1743         if (id > 0 && id < MAX_DOMAIN_ID)
1744                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1745         else
1746                 id = 0;
1747         spin_unlock(&pd_bitmap_lock);
1748
1749         return id;
1750 }
1751
1752 static void domain_id_free(int id)
1753 {
1754         spin_lock(&pd_bitmap_lock);
1755         if (id > 0 && id < MAX_DOMAIN_ID)
1756                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1757         spin_unlock(&pd_bitmap_lock);
1758 }
1759
1760 static void free_gcr3_tbl_level1(u64 *tbl)
1761 {
1762         u64 *ptr;
1763         int i;
1764
1765         for (i = 0; i < 512; ++i) {
1766                 if (!(tbl[i] & GCR3_VALID))
1767                         continue;
1768
1769                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1770
1771                 free_page((unsigned long)ptr);
1772         }
1773 }
1774
1775 static void free_gcr3_tbl_level2(u64 *tbl)
1776 {
1777         u64 *ptr;
1778         int i;
1779
1780         for (i = 0; i < 512; ++i) {
1781                 if (!(tbl[i] & GCR3_VALID))
1782                         continue;
1783
1784                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1785
1786                 free_gcr3_tbl_level1(ptr);
1787         }
1788 }
1789
1790 static void free_gcr3_table(struct protection_domain *domain)
1791 {
1792         if (domain->glx == 2)
1793                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1794         else if (domain->glx == 1)
1795                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1796         else
1797                 BUG_ON(domain->glx != 0);
1798
1799         free_page((unsigned long)domain->gcr3_tbl);
1800 }
1801
1802 static void dma_ops_domain_flush_tlb(struct dma_ops_domain *dom)
1803 {
1804         domain_flush_tlb(&dom->domain);
1805         domain_flush_complete(&dom->domain);
1806 }
1807
1808 static void iova_domain_flush_tlb(struct iova_domain *iovad)
1809 {
1810         struct dma_ops_domain *dom;
1811
1812         dom = container_of(iovad, struct dma_ops_domain, iovad);
1813
1814         dma_ops_domain_flush_tlb(dom);
1815 }
1816
1817 /*
1818  * Free a domain, only used if something went wrong in the
1819  * allocation path and we need to free an already allocated page table
1820  */
1821 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1822 {
1823         if (!dom)
1824                 return;
1825
1826         put_iova_domain(&dom->iovad);
1827
1828         free_pagetable(&dom->domain);
1829
1830         if (dom->domain.id)
1831                 domain_id_free(dom->domain.id);
1832
1833         kfree(dom);
1834 }
1835
1836 /*
1837  * Allocates a new protection domain usable for the dma_ops functions.
1838  * It also initializes the page table and the address allocator data
1839  * structures required for the dma_ops interface
1840  */
1841 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1842 {
1843         struct dma_ops_domain *dma_dom;
1844
1845         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1846         if (!dma_dom)
1847                 return NULL;
1848
1849         if (protection_domain_init(&dma_dom->domain))
1850                 goto free_dma_dom;
1851
1852         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
1853         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1854         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1855         if (!dma_dom->domain.pt_root)
1856                 goto free_dma_dom;
1857
1858         init_iova_domain(&dma_dom->iovad, PAGE_SIZE, IOVA_START_PFN);
1859
1860         if (init_iova_flush_queue(&dma_dom->iovad, iova_domain_flush_tlb, NULL))
1861                 goto free_dma_dom;
1862
1863         /* Initialize reserved ranges */
1864         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
1865
1866         return dma_dom;
1867
1868 free_dma_dom:
1869         dma_ops_domain_free(dma_dom);
1870
1871         return NULL;
1872 }
1873
1874 /*
1875  * little helper function to check whether a given protection domain is a
1876  * dma_ops domain
1877  */
1878 static bool dma_ops_domain(struct protection_domain *domain)
1879 {
1880         return domain->flags & PD_DMA_OPS_MASK;
1881 }
1882
1883 static void set_dte_entry(u16 devid, struct protection_domain *domain,
1884                           bool ats, bool ppr)
1885 {
1886         u64 pte_root = 0;
1887         u64 flags = 0;
1888
1889         if (domain->mode != PAGE_MODE_NONE)
1890                 pte_root = iommu_virt_to_phys(domain->pt_root);
1891
1892         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1893                     << DEV_ENTRY_MODE_SHIFT;
1894         pte_root |= DTE_FLAG_IR | DTE_FLAG_IW | DTE_FLAG_V | DTE_FLAG_TV;
1895
1896         flags = amd_iommu_dev_table[devid].data[1];
1897
1898         if (ats)
1899                 flags |= DTE_FLAG_IOTLB;
1900
1901         if (ppr) {
1902                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
1903
1904                 if (iommu_feature(iommu, FEATURE_EPHSUP))
1905                         pte_root |= 1ULL << DEV_ENTRY_PPR;
1906         }
1907
1908         if (domain->flags & PD_IOMMUV2_MASK) {
1909                 u64 gcr3 = iommu_virt_to_phys(domain->gcr3_tbl);
1910                 u64 glx  = domain->glx;
1911                 u64 tmp;
1912
1913                 pte_root |= DTE_FLAG_GV;
1914                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1915
1916                 /* First mask out possible old values for GCR3 table */
1917                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1918                 flags    &= ~tmp;
1919
1920                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1921                 flags    &= ~tmp;
1922
1923                 /* Encode GCR3 table into DTE */
1924                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1925                 pte_root |= tmp;
1926
1927                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1928                 flags    |= tmp;
1929
1930                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1931                 flags    |= tmp;
1932         }
1933
1934         flags &= ~DEV_DOMID_MASK;
1935         flags |= domain->id;
1936
1937         amd_iommu_dev_table[devid].data[1]  = flags;
1938         amd_iommu_dev_table[devid].data[0]  = pte_root;
1939 }
1940
1941 static void clear_dte_entry(u16 devid)
1942 {
1943         /* remove entry from the device table seen by the hardware */
1944         amd_iommu_dev_table[devid].data[0]  = DTE_FLAG_V | DTE_FLAG_TV;
1945         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
1946
1947         amd_iommu_apply_erratum_63(devid);
1948 }
1949
1950 static void do_attach(struct iommu_dev_data *dev_data,
1951                       struct protection_domain *domain)
1952 {
1953         struct amd_iommu *iommu;
1954         u16 alias;
1955         bool ats;
1956
1957         iommu = amd_iommu_rlookup_table[dev_data->devid];
1958         alias = dev_data->alias;
1959         ats   = dev_data->ats.enabled;
1960
1961         /* Update data structures */
1962         dev_data->domain = domain;
1963         list_add(&dev_data->list, &domain->dev_list);
1964
1965         /* Do reference counting */
1966         domain->dev_iommu[iommu->index] += 1;
1967         domain->dev_cnt                 += 1;
1968
1969         /* Update device table */
1970         set_dte_entry(dev_data->devid, domain, ats, dev_data->iommu_v2);
1971         if (alias != dev_data->devid)
1972                 set_dte_entry(alias, domain, ats, dev_data->iommu_v2);
1973
1974         device_flush_dte(dev_data);
1975 }
1976
1977 static void do_detach(struct iommu_dev_data *dev_data)
1978 {
1979         struct protection_domain *domain = dev_data->domain;
1980         struct amd_iommu *iommu;
1981         u16 alias;
1982
1983         iommu = amd_iommu_rlookup_table[dev_data->devid];
1984         alias = dev_data->alias;
1985
1986         /* Update data structures */
1987         dev_data->domain = NULL;
1988         list_del(&dev_data->list);
1989         clear_dte_entry(dev_data->devid);
1990         if (alias != dev_data->devid)
1991                 clear_dte_entry(alias);
1992
1993         /* Flush the DTE entry */
1994         device_flush_dte(dev_data);
1995
1996         /* Flush IOTLB */
1997         domain_flush_tlb_pde(domain);
1998
1999         /* Wait for the flushes to finish */
2000         domain_flush_complete(domain);
2001
2002         /* decrease reference counters - needs to happen after the flushes */
2003         domain->dev_iommu[iommu->index] -= 1;
2004         domain->dev_cnt                 -= 1;
2005 }
2006
2007 /*
2008  * If a device is not yet associated with a domain, this function makes the
2009  * device visible in the domain
2010  */
2011 static int __attach_device(struct iommu_dev_data *dev_data,
2012                            struct protection_domain *domain)
2013 {
2014         int ret;
2015
2016         /* lock domain */
2017         spin_lock(&domain->lock);
2018
2019         ret = -EBUSY;
2020         if (dev_data->domain != NULL)
2021                 goto out_unlock;
2022
2023         /* Attach alias group root */
2024         do_attach(dev_data, domain);
2025
2026         ret = 0;
2027
2028 out_unlock:
2029
2030         /* ready */
2031         spin_unlock(&domain->lock);
2032
2033         return ret;
2034 }
2035
2036
2037 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2038 {
2039         pci_disable_ats(pdev);
2040         pci_disable_pri(pdev);
2041         pci_disable_pasid(pdev);
2042 }
2043
2044 /* FIXME: Change generic reset-function to do the same */
2045 static int pri_reset_while_enabled(struct pci_dev *pdev)
2046 {
2047         u16 control;
2048         int pos;
2049
2050         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2051         if (!pos)
2052                 return -EINVAL;
2053
2054         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2055         control |= PCI_PRI_CTRL_RESET;
2056         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2057
2058         return 0;
2059 }
2060
2061 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2062 {
2063         bool reset_enable;
2064         int reqs, ret;
2065
2066         /* FIXME: Hardcode number of outstanding requests for now */
2067         reqs = 32;
2068         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2069                 reqs = 1;
2070         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2071
2072         /* Only allow access to user-accessible pages */
2073         ret = pci_enable_pasid(pdev, 0);
2074         if (ret)
2075                 goto out_err;
2076
2077         /* First reset the PRI state of the device */
2078         ret = pci_reset_pri(pdev);
2079         if (ret)
2080                 goto out_err;
2081
2082         /* Enable PRI */
2083         ret = pci_enable_pri(pdev, reqs);
2084         if (ret)
2085                 goto out_err;
2086
2087         if (reset_enable) {
2088                 ret = pri_reset_while_enabled(pdev);
2089                 if (ret)
2090                         goto out_err;
2091         }
2092
2093         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2094         if (ret)
2095                 goto out_err;
2096
2097         return 0;
2098
2099 out_err:
2100         pci_disable_pri(pdev);
2101         pci_disable_pasid(pdev);
2102
2103         return ret;
2104 }
2105
2106 /*
2107  * If a device is not yet associated with a domain, this function makes the
2108  * device visible in the domain
2109  */
2110 static int attach_device(struct device *dev,
2111                          struct protection_domain *domain)
2112 {
2113         struct pci_dev *pdev;
2114         struct iommu_dev_data *dev_data;
2115         unsigned long flags;
2116         int ret;
2117
2118         dev_data = get_dev_data(dev);
2119
2120         if (!dev_is_pci(dev))
2121                 goto skip_ats_check;
2122
2123         pdev = to_pci_dev(dev);
2124         if (domain->flags & PD_IOMMUV2_MASK) {
2125                 if (!dev_data->passthrough)
2126                         return -EINVAL;
2127
2128                 if (dev_data->iommu_v2) {
2129                         if (pdev_iommuv2_enable(pdev) != 0)
2130                                 return -EINVAL;
2131
2132                         dev_data->ats.enabled = true;
2133                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2134                         dev_data->pri_tlp     = pci_prg_resp_pasid_required(pdev);
2135                 }
2136         } else if (amd_iommu_iotlb_sup &&
2137                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2138                 dev_data->ats.enabled = true;
2139                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2140         }
2141
2142 skip_ats_check:
2143         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2144         ret = __attach_device(dev_data, domain);
2145         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2146
2147         /*
2148          * We might boot into a crash-kernel here. The crashed kernel
2149          * left the caches in the IOMMU dirty. So we have to flush
2150          * here to evict all dirty stuff.
2151          */
2152         domain_flush_tlb_pde(domain);
2153
2154         return ret;
2155 }
2156
2157 /*
2158  * Removes a device from a protection domain (unlocked)
2159  */
2160 static void __detach_device(struct iommu_dev_data *dev_data)
2161 {
2162         struct protection_domain *domain;
2163
2164         domain = dev_data->domain;
2165
2166         spin_lock(&domain->lock);
2167
2168         do_detach(dev_data);
2169
2170         spin_unlock(&domain->lock);
2171 }
2172
2173 /*
2174  * Removes a device from a protection domain (with devtable_lock held)
2175  */
2176 static void detach_device(struct device *dev)
2177 {
2178         struct protection_domain *domain;
2179         struct iommu_dev_data *dev_data;
2180         unsigned long flags;
2181
2182         dev_data = get_dev_data(dev);
2183         domain   = dev_data->domain;
2184
2185         /*
2186          * First check if the device is still attached. It might already
2187          * be detached from its domain because the generic
2188          * iommu_detach_group code detached it and we try again here in
2189          * our alias handling.
2190          */
2191         if (WARN_ON(!dev_data->domain))
2192                 return;
2193
2194         /* lock device table */
2195         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2196         __detach_device(dev_data);
2197         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2198
2199         if (!dev_is_pci(dev))
2200                 return;
2201
2202         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2203                 pdev_iommuv2_disable(to_pci_dev(dev));
2204         else if (dev_data->ats.enabled)
2205                 pci_disable_ats(to_pci_dev(dev));
2206
2207         dev_data->ats.enabled = false;
2208 }
2209
2210 static int amd_iommu_add_device(struct device *dev)
2211 {
2212         struct iommu_dev_data *dev_data;
2213         struct iommu_domain *domain;
2214         struct amd_iommu *iommu;
2215         int ret, devid;
2216
2217         if (!check_device(dev) || get_dev_data(dev))
2218                 return 0;
2219
2220         devid = get_device_id(dev);
2221         if (devid < 0)
2222                 return devid;
2223
2224         iommu = amd_iommu_rlookup_table[devid];
2225
2226         ret = iommu_init_device(dev);
2227         if (ret) {
2228                 if (ret != -ENOTSUPP)
2229                         dev_err(dev, "Failed to initialize - trying to proceed anyway\n");
2230
2231                 iommu_ignore_device(dev);
2232                 dev->dma_ops = NULL;
2233                 goto out;
2234         }
2235         init_iommu_group(dev);
2236
2237         dev_data = get_dev_data(dev);
2238
2239         BUG_ON(!dev_data);
2240
2241         if (iommu_pass_through || dev_data->iommu_v2)
2242                 iommu_request_dm_for_dev(dev);
2243
2244         /* Domains are initialized for this device - have a look what we ended up with */
2245         domain = iommu_get_domain_for_dev(dev);
2246         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2247                 dev_data->passthrough = true;
2248         else
2249                 dev->dma_ops = &amd_iommu_dma_ops;
2250
2251 out:
2252         iommu_completion_wait(iommu);
2253
2254         return 0;
2255 }
2256
2257 static void amd_iommu_remove_device(struct device *dev)
2258 {
2259         struct amd_iommu *iommu;
2260         int devid;
2261
2262         if (!check_device(dev))
2263                 return;
2264
2265         devid = get_device_id(dev);
2266         if (devid < 0)
2267                 return;
2268
2269         iommu = amd_iommu_rlookup_table[devid];
2270
2271         iommu_uninit_device(dev);
2272         iommu_completion_wait(iommu);
2273 }
2274
2275 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2276 {
2277         if (dev_is_pci(dev))
2278                 return pci_device_group(dev);
2279
2280         return acpihid_device_group(dev);
2281 }
2282
2283 /*****************************************************************************
2284  *
2285  * The next functions belong to the dma_ops mapping/unmapping code.
2286  *
2287  *****************************************************************************/
2288
2289 /*
2290  * In the dma_ops path we only have the struct device. This function
2291  * finds the corresponding IOMMU, the protection domain and the
2292  * requestor id for a given device.
2293  * If the device is not yet associated with a domain this is also done
2294  * in this function.
2295  */
2296 static struct protection_domain *get_domain(struct device *dev)
2297 {
2298         struct protection_domain *domain;
2299         struct iommu_domain *io_domain;
2300
2301         if (!check_device(dev))
2302                 return ERR_PTR(-EINVAL);
2303
2304         domain = get_dev_data(dev)->domain;
2305         if (domain == NULL && get_dev_data(dev)->defer_attach) {
2306                 get_dev_data(dev)->defer_attach = false;
2307                 io_domain = iommu_get_domain_for_dev(dev);
2308                 domain = to_pdomain(io_domain);
2309                 attach_device(dev, domain);
2310         }
2311         if (domain == NULL)
2312                 return ERR_PTR(-EBUSY);
2313
2314         if (!dma_ops_domain(domain))
2315                 return ERR_PTR(-EBUSY);
2316
2317         return domain;
2318 }
2319
2320 static void update_device_table(struct protection_domain *domain)
2321 {
2322         struct iommu_dev_data *dev_data;
2323
2324         list_for_each_entry(dev_data, &domain->dev_list, list) {
2325                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled,
2326                               dev_data->iommu_v2);
2327
2328                 if (dev_data->devid == dev_data->alias)
2329                         continue;
2330
2331                 /* There is an alias, update device table entry for it */
2332                 set_dte_entry(dev_data->alias, domain, dev_data->ats.enabled,
2333                               dev_data->iommu_v2);
2334         }
2335 }
2336
2337 static void update_domain(struct protection_domain *domain)
2338 {
2339         if (!domain->updated)
2340                 return;
2341
2342         update_device_table(domain);
2343
2344         domain_flush_devices(domain);
2345         domain_flush_tlb_pde(domain);
2346
2347         domain->updated = false;
2348 }
2349
2350 static int dir2prot(enum dma_data_direction direction)
2351 {
2352         if (direction == DMA_TO_DEVICE)
2353                 return IOMMU_PROT_IR;
2354         else if (direction == DMA_FROM_DEVICE)
2355                 return IOMMU_PROT_IW;
2356         else if (direction == DMA_BIDIRECTIONAL)
2357                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2358         else
2359                 return 0;
2360 }
2361
2362 /*
2363  * This function contains common code for mapping of a physically
2364  * contiguous memory region into DMA address space. It is used by all
2365  * mapping functions provided with this IOMMU driver.
2366  * Must be called with the domain lock held.
2367  */
2368 static dma_addr_t __map_single(struct device *dev,
2369                                struct dma_ops_domain *dma_dom,
2370                                phys_addr_t paddr,
2371                                size_t size,
2372                                enum dma_data_direction direction,
2373                                u64 dma_mask)
2374 {
2375         dma_addr_t offset = paddr & ~PAGE_MASK;
2376         dma_addr_t address, start, ret;
2377         unsigned int pages;
2378         int prot = 0;
2379         int i;
2380
2381         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2382         paddr &= PAGE_MASK;
2383
2384         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2385         if (!address)
2386                 goto out;
2387
2388         prot = dir2prot(direction);
2389
2390         start = address;
2391         for (i = 0; i < pages; ++i) {
2392                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2393                                      PAGE_SIZE, prot, GFP_ATOMIC);
2394                 if (ret)
2395                         goto out_unmap;
2396
2397                 paddr += PAGE_SIZE;
2398                 start += PAGE_SIZE;
2399         }
2400         address += offset;
2401
2402         domain_flush_np_cache(&dma_dom->domain, address, size);
2403
2404 out:
2405         return address;
2406
2407 out_unmap:
2408
2409         for (--i; i >= 0; --i) {
2410                 start -= PAGE_SIZE;
2411                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2412         }
2413
2414         domain_flush_tlb(&dma_dom->domain);
2415         domain_flush_complete(&dma_dom->domain);
2416
2417         dma_ops_free_iova(dma_dom, address, pages);
2418
2419         return DMA_MAPPING_ERROR;
2420 }
2421
2422 /*
2423  * Does the reverse of the __map_single function. Must be called with
2424  * the domain lock held too
2425  */
2426 static void __unmap_single(struct dma_ops_domain *dma_dom,
2427                            dma_addr_t dma_addr,
2428                            size_t size,
2429                            int dir)
2430 {
2431         dma_addr_t i, start;
2432         unsigned int pages;
2433
2434         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2435         dma_addr &= PAGE_MASK;
2436         start = dma_addr;
2437
2438         for (i = 0; i < pages; ++i) {
2439                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2440                 start += PAGE_SIZE;
2441         }
2442
2443         if (amd_iommu_unmap_flush) {
2444                 domain_flush_tlb(&dma_dom->domain);
2445                 domain_flush_complete(&dma_dom->domain);
2446                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2447         } else {
2448                 pages = __roundup_pow_of_two(pages);
2449                 queue_iova(&dma_dom->iovad, dma_addr >> PAGE_SHIFT, pages, 0);
2450         }
2451 }
2452
2453 /*
2454  * The exported map_single function for dma_ops.
2455  */
2456 static dma_addr_t map_page(struct device *dev, struct page *page,
2457                            unsigned long offset, size_t size,
2458                            enum dma_data_direction dir,
2459                            unsigned long attrs)
2460 {
2461         phys_addr_t paddr = page_to_phys(page) + offset;
2462         struct protection_domain *domain;
2463         struct dma_ops_domain *dma_dom;
2464         u64 dma_mask;
2465
2466         domain = get_domain(dev);
2467         if (PTR_ERR(domain) == -EINVAL)
2468                 return (dma_addr_t)paddr;
2469         else if (IS_ERR(domain))
2470                 return DMA_MAPPING_ERROR;
2471
2472         dma_mask = *dev->dma_mask;
2473         dma_dom = to_dma_ops_domain(domain);
2474
2475         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2476 }
2477
2478 /*
2479  * The exported unmap_single function for dma_ops.
2480  */
2481 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2482                        enum dma_data_direction dir, unsigned long attrs)
2483 {
2484         struct protection_domain *domain;
2485         struct dma_ops_domain *dma_dom;
2486
2487         domain = get_domain(dev);
2488         if (IS_ERR(domain))
2489                 return;
2490
2491         dma_dom = to_dma_ops_domain(domain);
2492
2493         __unmap_single(dma_dom, dma_addr, size, dir);
2494 }
2495
2496 static int sg_num_pages(struct device *dev,
2497                         struct scatterlist *sglist,
2498                         int nelems)
2499 {
2500         unsigned long mask, boundary_size;
2501         struct scatterlist *s;
2502         int i, npages = 0;
2503
2504         mask          = dma_get_seg_boundary(dev);
2505         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2506                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2507
2508         for_each_sg(sglist, s, nelems, i) {
2509                 int p, n;
2510
2511                 s->dma_address = npages << PAGE_SHIFT;
2512                 p = npages % boundary_size;
2513                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2514                 if (p + n > boundary_size)
2515                         npages += boundary_size - p;
2516                 npages += n;
2517         }
2518
2519         return npages;
2520 }
2521
2522 /*
2523  * The exported map_sg function for dma_ops (handles scatter-gather
2524  * lists).
2525  */
2526 static int map_sg(struct device *dev, struct scatterlist *sglist,
2527                   int nelems, enum dma_data_direction direction,
2528                   unsigned long attrs)
2529 {
2530         int mapped_pages = 0, npages = 0, prot = 0, i;
2531         struct protection_domain *domain;
2532         struct dma_ops_domain *dma_dom;
2533         struct scatterlist *s;
2534         unsigned long address;
2535         u64 dma_mask;
2536         int ret;
2537
2538         domain = get_domain(dev);
2539         if (IS_ERR(domain))
2540                 return 0;
2541
2542         dma_dom  = to_dma_ops_domain(domain);
2543         dma_mask = *dev->dma_mask;
2544
2545         npages = sg_num_pages(dev, sglist, nelems);
2546
2547         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2548         if (address == DMA_MAPPING_ERROR)
2549                 goto out_err;
2550
2551         prot = dir2prot(direction);
2552
2553         /* Map all sg entries */
2554         for_each_sg(sglist, s, nelems, i) {
2555                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2556
2557                 for (j = 0; j < pages; ++j) {
2558                         unsigned long bus_addr, phys_addr;
2559
2560                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2561                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2562                         ret = iommu_map_page(domain, bus_addr, phys_addr, PAGE_SIZE, prot, GFP_ATOMIC);
2563                         if (ret)
2564                                 goto out_unmap;
2565
2566                         mapped_pages += 1;
2567                 }
2568         }
2569
2570         /* Everything is mapped - write the right values into s->dma_address */
2571         for_each_sg(sglist, s, nelems, i) {
2572                 /*
2573                  * Add in the remaining piece of the scatter-gather offset that
2574                  * was masked out when we were determining the physical address
2575                  * via (sg_phys(s) & PAGE_MASK) earlier.
2576                  */
2577                 s->dma_address += address + (s->offset & ~PAGE_MASK);
2578                 s->dma_length   = s->length;
2579         }
2580
2581         if (s)
2582                 domain_flush_np_cache(domain, s->dma_address, s->dma_length);
2583
2584         return nelems;
2585
2586 out_unmap:
2587         dev_err(dev, "IOMMU mapping error in map_sg (io-pages: %d reason: %d)\n",
2588                 npages, ret);
2589
2590         for_each_sg(sglist, s, nelems, i) {
2591                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2592
2593                 for (j = 0; j < pages; ++j) {
2594                         unsigned long bus_addr;
2595
2596                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2597                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2598
2599                         if (--mapped_pages == 0)
2600                                 goto out_free_iova;
2601                 }
2602         }
2603
2604 out_free_iova:
2605         free_iova_fast(&dma_dom->iovad, address >> PAGE_SHIFT, npages);
2606
2607 out_err:
2608         return 0;
2609 }
2610
2611 /*
2612  * The exported map_sg function for dma_ops (handles scatter-gather
2613  * lists).
2614  */
2615 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2616                      int nelems, enum dma_data_direction dir,
2617                      unsigned long attrs)
2618 {
2619         struct protection_domain *domain;
2620         struct dma_ops_domain *dma_dom;
2621         unsigned long startaddr;
2622         int npages;
2623
2624         domain = get_domain(dev);
2625         if (IS_ERR(domain))
2626                 return;
2627
2628         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2629         dma_dom   = to_dma_ops_domain(domain);
2630         npages    = sg_num_pages(dev, sglist, nelems);
2631
2632         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2633 }
2634
2635 /*
2636  * The exported alloc_coherent function for dma_ops.
2637  */
2638 static void *alloc_coherent(struct device *dev, size_t size,
2639                             dma_addr_t *dma_addr, gfp_t flag,
2640                             unsigned long attrs)
2641 {
2642         u64 dma_mask = dev->coherent_dma_mask;
2643         struct protection_domain *domain;
2644         struct dma_ops_domain *dma_dom;
2645         struct page *page;
2646
2647         domain = get_domain(dev);
2648         if (PTR_ERR(domain) == -EINVAL) {
2649                 page = alloc_pages(flag, get_order(size));
2650                 *dma_addr = page_to_phys(page);
2651                 return page_address(page);
2652         } else if (IS_ERR(domain))
2653                 return NULL;
2654
2655         dma_dom   = to_dma_ops_domain(domain);
2656         size      = PAGE_ALIGN(size);
2657         dma_mask  = dev->coherent_dma_mask;
2658         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2659         flag     |= __GFP_ZERO;
2660
2661         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2662         if (!page) {
2663                 if (!gfpflags_allow_blocking(flag))
2664                         return NULL;
2665
2666                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2667                                         get_order(size), flag & __GFP_NOWARN);
2668                 if (!page)
2669                         return NULL;
2670         }
2671
2672         if (!dma_mask)
2673                 dma_mask = *dev->dma_mask;
2674
2675         *dma_addr = __map_single(dev, dma_dom, page_to_phys(page),
2676                                  size, DMA_BIDIRECTIONAL, dma_mask);
2677
2678         if (*dma_addr == DMA_MAPPING_ERROR)
2679                 goto out_free;
2680
2681         return page_address(page);
2682
2683 out_free:
2684
2685         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2686                 __free_pages(page, get_order(size));
2687
2688         return NULL;
2689 }
2690
2691 /*
2692  * The exported free_coherent function for dma_ops.
2693  */
2694 static void free_coherent(struct device *dev, size_t size,
2695                           void *virt_addr, dma_addr_t dma_addr,
2696                           unsigned long attrs)
2697 {
2698         struct protection_domain *domain;
2699         struct dma_ops_domain *dma_dom;
2700         struct page *page;
2701
2702         page = virt_to_page(virt_addr);
2703         size = PAGE_ALIGN(size);
2704
2705         domain = get_domain(dev);
2706         if (IS_ERR(domain))
2707                 goto free_mem;
2708
2709         dma_dom = to_dma_ops_domain(domain);
2710
2711         __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2712
2713 free_mem:
2714         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2715                 __free_pages(page, get_order(size));
2716 }
2717
2718 /*
2719  * This function is called by the DMA layer to find out if we can handle a
2720  * particular device. It is part of the dma_ops.
2721  */
2722 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2723 {
2724         if (!dma_direct_supported(dev, mask))
2725                 return 0;
2726         return check_device(dev);
2727 }
2728
2729 static const struct dma_map_ops amd_iommu_dma_ops = {
2730         .alloc          = alloc_coherent,
2731         .free           = free_coherent,
2732         .map_page       = map_page,
2733         .unmap_page     = unmap_page,
2734         .map_sg         = map_sg,
2735         .unmap_sg       = unmap_sg,
2736         .dma_supported  = amd_iommu_dma_supported,
2737 };
2738
2739 static int init_reserved_iova_ranges(void)
2740 {
2741         struct pci_dev *pdev = NULL;
2742         struct iova *val;
2743
2744         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE, IOVA_START_PFN);
2745
2746         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2747                           &reserved_rbtree_key);
2748
2749         /* MSI memory range */
2750         val = reserve_iova(&reserved_iova_ranges,
2751                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2752         if (!val) {
2753                 pr_err("Reserving MSI range failed\n");
2754                 return -ENOMEM;
2755         }
2756
2757         /* HT memory range */
2758         val = reserve_iova(&reserved_iova_ranges,
2759                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2760         if (!val) {
2761                 pr_err("Reserving HT range failed\n");
2762                 return -ENOMEM;
2763         }
2764
2765         /*
2766          * Memory used for PCI resources
2767          * FIXME: Check whether we can reserve the PCI-hole completly
2768          */
2769         for_each_pci_dev(pdev) {
2770                 int i;
2771
2772                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2773                         struct resource *r = &pdev->resource[i];
2774
2775                         if (!(r->flags & IORESOURCE_MEM))
2776                                 continue;
2777
2778                         val = reserve_iova(&reserved_iova_ranges,
2779                                            IOVA_PFN(r->start),
2780                                            IOVA_PFN(r->end));
2781                         if (!val) {
2782                                 pci_err(pdev, "Reserve pci-resource range %pR failed\n", r);
2783                                 return -ENOMEM;
2784                         }
2785                 }
2786         }
2787
2788         return 0;
2789 }
2790
2791 int __init amd_iommu_init_api(void)
2792 {
2793         int ret, err = 0;
2794
2795         ret = iova_cache_get();
2796         if (ret)
2797                 return ret;
2798
2799         ret = init_reserved_iova_ranges();
2800         if (ret)
2801                 return ret;
2802
2803         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2804         if (err)
2805                 return err;
2806 #ifdef CONFIG_ARM_AMBA
2807         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2808         if (err)
2809                 return err;
2810 #endif
2811         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2812         if (err)
2813                 return err;
2814
2815         return 0;
2816 }
2817
2818 int __init amd_iommu_init_dma_ops(void)
2819 {
2820         swiotlb        = (iommu_pass_through || sme_me_mask) ? 1 : 0;
2821         iommu_detected = 1;
2822
2823         if (amd_iommu_unmap_flush)
2824                 pr_info("IO/TLB flush on unmap enabled\n");
2825         else
2826                 pr_info("Lazy IO/TLB flushing enabled\n");
2827
2828         return 0;
2829
2830 }
2831
2832 /*****************************************************************************
2833  *
2834  * The following functions belong to the exported interface of AMD IOMMU
2835  *
2836  * This interface allows access to lower level functions of the IOMMU
2837  * like protection domain handling and assignement of devices to domains
2838  * which is not possible with the dma_ops interface.
2839  *
2840  *****************************************************************************/
2841
2842 static void cleanup_domain(struct protection_domain *domain)
2843 {
2844         struct iommu_dev_data *entry;
2845         unsigned long flags;
2846
2847         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2848
2849         while (!list_empty(&domain->dev_list)) {
2850                 entry = list_first_entry(&domain->dev_list,
2851                                          struct iommu_dev_data, list);
2852                 BUG_ON(!entry->domain);
2853                 __detach_device(entry);
2854         }
2855
2856         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2857 }
2858
2859 static void protection_domain_free(struct protection_domain *domain)
2860 {
2861         if (!domain)
2862                 return;
2863
2864         if (domain->id)
2865                 domain_id_free(domain->id);
2866
2867         kfree(domain);
2868 }
2869
2870 static int protection_domain_init(struct protection_domain *domain)
2871 {
2872         spin_lock_init(&domain->lock);
2873         mutex_init(&domain->api_lock);
2874         domain->id = domain_id_alloc();
2875         if (!domain->id)
2876                 return -ENOMEM;
2877         INIT_LIST_HEAD(&domain->dev_list);
2878
2879         return 0;
2880 }
2881
2882 static struct protection_domain *protection_domain_alloc(void)
2883 {
2884         struct protection_domain *domain;
2885
2886         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2887         if (!domain)
2888                 return NULL;
2889
2890         if (protection_domain_init(domain))
2891                 goto out_err;
2892
2893         return domain;
2894
2895 out_err:
2896         kfree(domain);
2897
2898         return NULL;
2899 }
2900
2901 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2902 {
2903         struct protection_domain *pdomain;
2904         struct dma_ops_domain *dma_domain;
2905
2906         switch (type) {
2907         case IOMMU_DOMAIN_UNMANAGED:
2908                 pdomain = protection_domain_alloc();
2909                 if (!pdomain)
2910                         return NULL;
2911
2912                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2913                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2914                 if (!pdomain->pt_root) {
2915                         protection_domain_free(pdomain);
2916                         return NULL;
2917                 }
2918
2919                 pdomain->domain.geometry.aperture_start = 0;
2920                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2921                 pdomain->domain.geometry.force_aperture = true;
2922
2923                 break;
2924         case IOMMU_DOMAIN_DMA:
2925                 dma_domain = dma_ops_domain_alloc();
2926                 if (!dma_domain) {
2927                         pr_err("Failed to allocate\n");
2928                         return NULL;
2929                 }
2930                 pdomain = &dma_domain->domain;
2931                 break;
2932         case IOMMU_DOMAIN_IDENTITY:
2933                 pdomain = protection_domain_alloc();
2934                 if (!pdomain)
2935                         return NULL;
2936
2937                 pdomain->mode = PAGE_MODE_NONE;
2938                 break;
2939         default:
2940                 return NULL;
2941         }
2942
2943         return &pdomain->domain;
2944 }
2945
2946 static void amd_iommu_domain_free(struct iommu_domain *dom)
2947 {
2948         struct protection_domain *domain;
2949         struct dma_ops_domain *dma_dom;
2950
2951         domain = to_pdomain(dom);
2952
2953         if (domain->dev_cnt > 0)
2954                 cleanup_domain(domain);
2955
2956         BUG_ON(domain->dev_cnt != 0);
2957
2958         if (!dom)
2959                 return;
2960
2961         switch (dom->type) {
2962         case IOMMU_DOMAIN_DMA:
2963                 /* Now release the domain */
2964                 dma_dom = to_dma_ops_domain(domain);
2965                 dma_ops_domain_free(dma_dom);
2966                 break;
2967         default:
2968                 if (domain->mode != PAGE_MODE_NONE)
2969                         free_pagetable(domain);
2970
2971                 if (domain->flags & PD_IOMMUV2_MASK)
2972                         free_gcr3_table(domain);
2973
2974                 protection_domain_free(domain);
2975                 break;
2976         }
2977 }
2978
2979 static void amd_iommu_detach_device(struct iommu_domain *dom,
2980                                     struct device *dev)
2981 {
2982         struct iommu_dev_data *dev_data = dev->archdata.iommu;
2983         struct amd_iommu *iommu;
2984         int devid;
2985
2986         if (!check_device(dev))
2987                 return;
2988
2989         devid = get_device_id(dev);
2990         if (devid < 0)
2991                 return;
2992
2993         if (dev_data->domain != NULL)
2994                 detach_device(dev);
2995
2996         iommu = amd_iommu_rlookup_table[devid];
2997         if (!iommu)
2998                 return;
2999
3000 #ifdef CONFIG_IRQ_REMAP
3001         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
3002             (dom->type == IOMMU_DOMAIN_UNMANAGED))
3003                 dev_data->use_vapic = 0;
3004 #endif
3005
3006         iommu_completion_wait(iommu);
3007 }
3008
3009 static int amd_iommu_attach_device(struct iommu_domain *dom,
3010                                    struct device *dev)
3011 {
3012         struct protection_domain *domain = to_pdomain(dom);
3013         struct iommu_dev_data *dev_data;
3014         struct amd_iommu *iommu;
3015         int ret;
3016
3017         if (!check_device(dev))
3018                 return -EINVAL;
3019
3020         dev_data = dev->archdata.iommu;
3021
3022         iommu = amd_iommu_rlookup_table[dev_data->devid];
3023         if (!iommu)
3024                 return -EINVAL;
3025
3026         if (dev_data->domain)
3027                 detach_device(dev);
3028
3029         ret = attach_device(dev, domain);
3030
3031 #ifdef CONFIG_IRQ_REMAP
3032         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
3033                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
3034                         dev_data->use_vapic = 1;
3035                 else
3036                         dev_data->use_vapic = 0;
3037         }
3038 #endif
3039
3040         iommu_completion_wait(iommu);
3041
3042         return ret;
3043 }
3044
3045 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3046                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3047 {
3048         struct protection_domain *domain = to_pdomain(dom);
3049         int prot = 0;
3050         int ret;
3051
3052         if (domain->mode == PAGE_MODE_NONE)
3053                 return -EINVAL;
3054
3055         if (iommu_prot & IOMMU_READ)
3056                 prot |= IOMMU_PROT_IR;
3057         if (iommu_prot & IOMMU_WRITE)
3058                 prot |= IOMMU_PROT_IW;
3059
3060         mutex_lock(&domain->api_lock);
3061         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3062         mutex_unlock(&domain->api_lock);
3063
3064         domain_flush_np_cache(domain, iova, page_size);
3065
3066         return ret;
3067 }
3068
3069 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3070                            size_t page_size)
3071 {
3072         struct protection_domain *domain = to_pdomain(dom);
3073         size_t unmap_size;
3074
3075         if (domain->mode == PAGE_MODE_NONE)
3076                 return 0;
3077
3078         mutex_lock(&domain->api_lock);
3079         unmap_size = iommu_unmap_page(domain, iova, page_size);
3080         mutex_unlock(&domain->api_lock);
3081
3082         return unmap_size;
3083 }
3084
3085 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3086                                           dma_addr_t iova)
3087 {
3088         struct protection_domain *domain = to_pdomain(dom);
3089         unsigned long offset_mask, pte_pgsize;
3090         u64 *pte, __pte;
3091
3092         if (domain->mode == PAGE_MODE_NONE)
3093                 return iova;
3094
3095         pte = fetch_pte(domain, iova, &pte_pgsize);
3096
3097         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3098                 return 0;
3099
3100         offset_mask = pte_pgsize - 1;
3101         __pte       = __sme_clr(*pte & PM_ADDR_MASK);
3102
3103         return (__pte & ~offset_mask) | (iova & offset_mask);
3104 }
3105
3106 static bool amd_iommu_capable(enum iommu_cap cap)
3107 {
3108         switch (cap) {
3109         case IOMMU_CAP_CACHE_COHERENCY:
3110                 return true;
3111         case IOMMU_CAP_INTR_REMAP:
3112                 return (irq_remapping_enabled == 1);
3113         case IOMMU_CAP_NOEXEC:
3114                 return false;
3115         default:
3116                 break;
3117         }
3118
3119         return false;
3120 }
3121
3122 static void amd_iommu_get_resv_regions(struct device *dev,
3123                                        struct list_head *head)
3124 {
3125         struct iommu_resv_region *region;
3126         struct unity_map_entry *entry;
3127         int devid;
3128
3129         devid = get_device_id(dev);
3130         if (devid < 0)
3131                 return;
3132
3133         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3134                 int type, prot = 0;
3135                 size_t length;
3136
3137                 if (devid < entry->devid_start || devid > entry->devid_end)
3138                         continue;
3139
3140                 type   = IOMMU_RESV_DIRECT;
3141                 length = entry->address_end - entry->address_start;
3142                 if (entry->prot & IOMMU_PROT_IR)
3143                         prot |= IOMMU_READ;
3144                 if (entry->prot & IOMMU_PROT_IW)
3145                         prot |= IOMMU_WRITE;
3146                 if (entry->prot & IOMMU_UNITY_MAP_FLAG_EXCL_RANGE)
3147                         /* Exclusion range */
3148                         type = IOMMU_RESV_RESERVED;
3149
3150                 region = iommu_alloc_resv_region(entry->address_start,
3151                                                  length, prot, type);
3152                 if (!region) {
3153                         dev_err(dev, "Out of memory allocating dm-regions\n");
3154                         return;
3155                 }
3156                 list_add_tail(&region->list, head);
3157         }
3158
3159         region = iommu_alloc_resv_region(MSI_RANGE_START,
3160                                          MSI_RANGE_END - MSI_RANGE_START + 1,
3161                                          0, IOMMU_RESV_MSI);
3162         if (!region)
3163                 return;
3164         list_add_tail(&region->list, head);
3165
3166         region = iommu_alloc_resv_region(HT_RANGE_START,
3167                                          HT_RANGE_END - HT_RANGE_START + 1,
3168                                          0, IOMMU_RESV_RESERVED);
3169         if (!region)
3170                 return;
3171         list_add_tail(&region->list, head);
3172 }
3173
3174 static void amd_iommu_put_resv_regions(struct device *dev,
3175                                      struct list_head *head)
3176 {
3177         struct iommu_resv_region *entry, *next;
3178
3179         list_for_each_entry_safe(entry, next, head, list)
3180                 kfree(entry);
3181 }
3182
3183 static void amd_iommu_apply_resv_region(struct device *dev,
3184                                       struct iommu_domain *domain,
3185                                       struct iommu_resv_region *region)
3186 {
3187         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3188         unsigned long start, end;
3189
3190         start = IOVA_PFN(region->start);
3191         end   = IOVA_PFN(region->start + region->length - 1);
3192
3193         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3194 }
3195
3196 static bool amd_iommu_is_attach_deferred(struct iommu_domain *domain,
3197                                          struct device *dev)
3198 {
3199         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3200         return dev_data->defer_attach;
3201 }
3202
3203 static void amd_iommu_flush_iotlb_all(struct iommu_domain *domain)
3204 {
3205         struct protection_domain *dom = to_pdomain(domain);
3206
3207         domain_flush_tlb_pde(dom);
3208         domain_flush_complete(dom);
3209 }
3210
3211 static void amd_iommu_iotlb_range_add(struct iommu_domain *domain,
3212                                       unsigned long iova, size_t size)
3213 {
3214 }
3215
3216 const struct iommu_ops amd_iommu_ops = {
3217         .capable = amd_iommu_capable,
3218         .domain_alloc = amd_iommu_domain_alloc,
3219         .domain_free  = amd_iommu_domain_free,
3220         .attach_dev = amd_iommu_attach_device,
3221         .detach_dev = amd_iommu_detach_device,
3222         .map = amd_iommu_map,
3223         .unmap = amd_iommu_unmap,
3224         .iova_to_phys = amd_iommu_iova_to_phys,
3225         .add_device = amd_iommu_add_device,
3226         .remove_device = amd_iommu_remove_device,
3227         .device_group = amd_iommu_device_group,
3228         .get_resv_regions = amd_iommu_get_resv_regions,
3229         .put_resv_regions = amd_iommu_put_resv_regions,
3230         .apply_resv_region = amd_iommu_apply_resv_region,
3231         .is_attach_deferred = amd_iommu_is_attach_deferred,
3232         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3233         .flush_iotlb_all = amd_iommu_flush_iotlb_all,
3234         .iotlb_range_add = amd_iommu_iotlb_range_add,
3235         .iotlb_sync = amd_iommu_flush_iotlb_all,
3236 };
3237
3238 /*****************************************************************************
3239  *
3240  * The next functions do a basic initialization of IOMMU for pass through
3241  * mode
3242  *
3243  * In passthrough mode the IOMMU is initialized and enabled but not used for
3244  * DMA-API translation.
3245  *
3246  *****************************************************************************/
3247
3248 /* IOMMUv2 specific functions */
3249 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3250 {
3251         return atomic_notifier_chain_register(&ppr_notifier, nb);
3252 }
3253 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3254
3255 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3256 {
3257         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3258 }
3259 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3260
3261 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3262 {
3263         struct protection_domain *domain = to_pdomain(dom);
3264         unsigned long flags;
3265
3266         spin_lock_irqsave(&domain->lock, flags);
3267
3268         /* Update data structure */
3269         domain->mode    = PAGE_MODE_NONE;
3270         domain->updated = true;
3271
3272         /* Make changes visible to IOMMUs */
3273         update_domain(domain);
3274
3275         /* Page-table is not visible to IOMMU anymore, so free it */
3276         free_pagetable(domain);
3277
3278         spin_unlock_irqrestore(&domain->lock, flags);
3279 }
3280 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3281
3282 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3283 {
3284         struct protection_domain *domain = to_pdomain(dom);
3285         unsigned long flags;
3286         int levels, ret;
3287
3288         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3289                 return -EINVAL;
3290
3291         /* Number of GCR3 table levels required */
3292         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3293                 levels += 1;
3294
3295         if (levels > amd_iommu_max_glx_val)
3296                 return -EINVAL;
3297
3298         spin_lock_irqsave(&domain->lock, flags);
3299
3300         /*
3301          * Save us all sanity checks whether devices already in the
3302          * domain support IOMMUv2. Just force that the domain has no
3303          * devices attached when it is switched into IOMMUv2 mode.
3304          */
3305         ret = -EBUSY;
3306         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3307                 goto out;
3308
3309         ret = -ENOMEM;
3310         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3311         if (domain->gcr3_tbl == NULL)
3312                 goto out;
3313
3314         domain->glx      = levels;
3315         domain->flags   |= PD_IOMMUV2_MASK;
3316         domain->updated  = true;
3317
3318         update_domain(domain);
3319
3320         ret = 0;
3321
3322 out:
3323         spin_unlock_irqrestore(&domain->lock, flags);
3324
3325         return ret;
3326 }
3327 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3328
3329 static int __flush_pasid(struct protection_domain *domain, int pasid,
3330                          u64 address, bool size)
3331 {
3332         struct iommu_dev_data *dev_data;
3333         struct iommu_cmd cmd;
3334         int i, ret;
3335
3336         if (!(domain->flags & PD_IOMMUV2_MASK))
3337                 return -EINVAL;
3338
3339         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3340
3341         /*
3342          * IOMMU TLB needs to be flushed before Device TLB to
3343          * prevent device TLB refill from IOMMU TLB
3344          */
3345         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
3346                 if (domain->dev_iommu[i] == 0)
3347                         continue;
3348
3349                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3350                 if (ret != 0)
3351                         goto out;
3352         }
3353
3354         /* Wait until IOMMU TLB flushes are complete */
3355         domain_flush_complete(domain);
3356
3357         /* Now flush device TLBs */
3358         list_for_each_entry(dev_data, &domain->dev_list, list) {
3359                 struct amd_iommu *iommu;
3360                 int qdep;
3361
3362                 /*
3363                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3364                  * domain.
3365                  */
3366                 if (!dev_data->ats.enabled)
3367                         continue;
3368
3369                 qdep  = dev_data->ats.qdep;
3370                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3371
3372                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3373                                       qdep, address, size);
3374
3375                 ret = iommu_queue_command(iommu, &cmd);
3376                 if (ret != 0)
3377                         goto out;
3378         }
3379
3380         /* Wait until all device TLBs are flushed */
3381         domain_flush_complete(domain);
3382
3383         ret = 0;
3384
3385 out:
3386
3387         return ret;
3388 }
3389
3390 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3391                                   u64 address)
3392 {
3393         return __flush_pasid(domain, pasid, address, false);
3394 }
3395
3396 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3397                          u64 address)
3398 {
3399         struct protection_domain *domain = to_pdomain(dom);
3400         unsigned long flags;
3401         int ret;
3402
3403         spin_lock_irqsave(&domain->lock, flags);
3404         ret = __amd_iommu_flush_page(domain, pasid, address);
3405         spin_unlock_irqrestore(&domain->lock, flags);
3406
3407         return ret;
3408 }
3409 EXPORT_SYMBOL(amd_iommu_flush_page);
3410
3411 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3412 {
3413         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3414                              true);
3415 }
3416
3417 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3418 {
3419         struct protection_domain *domain = to_pdomain(dom);
3420         unsigned long flags;
3421         int ret;
3422
3423         spin_lock_irqsave(&domain->lock, flags);
3424         ret = __amd_iommu_flush_tlb(domain, pasid);
3425         spin_unlock_irqrestore(&domain->lock, flags);
3426
3427         return ret;
3428 }
3429 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3430
3431 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3432 {
3433         int index;
3434         u64 *pte;
3435
3436         while (true) {
3437
3438                 index = (pasid >> (9 * level)) & 0x1ff;
3439                 pte   = &root[index];
3440
3441                 if (level == 0)
3442                         break;
3443
3444                 if (!(*pte & GCR3_VALID)) {
3445                         if (!alloc)
3446                                 return NULL;
3447
3448                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3449                         if (root == NULL)
3450                                 return NULL;
3451
3452                         *pte = iommu_virt_to_phys(root) | GCR3_VALID;
3453                 }
3454
3455                 root = iommu_phys_to_virt(*pte & PAGE_MASK);
3456
3457                 level -= 1;
3458         }
3459
3460         return pte;
3461 }
3462
3463 static int __set_gcr3(struct protection_domain *domain, int pasid,
3464                       unsigned long cr3)
3465 {
3466         u64 *pte;
3467
3468         if (domain->mode != PAGE_MODE_NONE)
3469                 return -EINVAL;
3470
3471         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3472         if (pte == NULL)
3473                 return -ENOMEM;
3474
3475         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3476
3477         return __amd_iommu_flush_tlb(domain, pasid);
3478 }
3479
3480 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3481 {
3482         u64 *pte;
3483
3484         if (domain->mode != PAGE_MODE_NONE)
3485                 return -EINVAL;
3486
3487         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3488         if (pte == NULL)
3489                 return 0;
3490
3491         *pte = 0;
3492
3493         return __amd_iommu_flush_tlb(domain, pasid);
3494 }
3495
3496 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3497                               unsigned long cr3)
3498 {
3499         struct protection_domain *domain = to_pdomain(dom);
3500         unsigned long flags;
3501         int ret;
3502
3503         spin_lock_irqsave(&domain->lock, flags);
3504         ret = __set_gcr3(domain, pasid, cr3);
3505         spin_unlock_irqrestore(&domain->lock, flags);
3506
3507         return ret;
3508 }
3509 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3510
3511 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3512 {
3513         struct protection_domain *domain = to_pdomain(dom);
3514         unsigned long flags;
3515         int ret;
3516
3517         spin_lock_irqsave(&domain->lock, flags);
3518         ret = __clear_gcr3(domain, pasid);
3519         spin_unlock_irqrestore(&domain->lock, flags);
3520
3521         return ret;
3522 }
3523 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3524
3525 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3526                            int status, int tag)
3527 {
3528         struct iommu_dev_data *dev_data;
3529         struct amd_iommu *iommu;
3530         struct iommu_cmd cmd;
3531
3532         dev_data = get_dev_data(&pdev->dev);
3533         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3534
3535         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3536                            tag, dev_data->pri_tlp);
3537
3538         return iommu_queue_command(iommu, &cmd);
3539 }
3540 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3541
3542 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3543 {
3544         struct protection_domain *pdomain;
3545
3546         pdomain = get_domain(&pdev->dev);
3547         if (IS_ERR(pdomain))
3548                 return NULL;
3549
3550         /* Only return IOMMUv2 domains */
3551         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3552                 return NULL;
3553
3554         return &pdomain->domain;
3555 }
3556 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3557
3558 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3559 {
3560         struct iommu_dev_data *dev_data;
3561
3562         if (!amd_iommu_v2_supported())
3563                 return;
3564
3565         dev_data = get_dev_data(&pdev->dev);
3566         dev_data->errata |= (1 << erratum);
3567 }
3568 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3569
3570 int amd_iommu_device_info(struct pci_dev *pdev,
3571                           struct amd_iommu_device_info *info)
3572 {
3573         int max_pasids;
3574         int pos;
3575
3576         if (pdev == NULL || info == NULL)
3577                 return -EINVAL;
3578
3579         if (!amd_iommu_v2_supported())
3580                 return -EINVAL;
3581
3582         memset(info, 0, sizeof(*info));
3583
3584         if (!pci_ats_disabled()) {
3585                 pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3586                 if (pos)
3587                         info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3588         }
3589
3590         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3591         if (pos)
3592                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3593
3594         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3595         if (pos) {
3596                 int features;
3597
3598                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3599                 max_pasids = min(max_pasids, (1 << 20));
3600
3601                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3602                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3603
3604                 features = pci_pasid_features(pdev);
3605                 if (features & PCI_PASID_CAP_EXEC)
3606                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3607                 if (features & PCI_PASID_CAP_PRIV)
3608                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3609         }
3610
3611         return 0;
3612 }
3613 EXPORT_SYMBOL(amd_iommu_device_info);
3614
3615 #ifdef CONFIG_IRQ_REMAP
3616
3617 /*****************************************************************************
3618  *
3619  * Interrupt Remapping Implementation
3620  *
3621  *****************************************************************************/
3622
3623 static struct irq_chip amd_ir_chip;
3624 static DEFINE_SPINLOCK(iommu_table_lock);
3625
3626 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3627 {
3628         u64 dte;
3629
3630         dte     = amd_iommu_dev_table[devid].data[2];
3631         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3632         dte     |= iommu_virt_to_phys(table->table);
3633         dte     |= DTE_IRQ_REMAP_INTCTL;
3634         dte     |= DTE_IRQ_TABLE_LEN;
3635         dte     |= DTE_IRQ_REMAP_ENABLE;
3636
3637         amd_iommu_dev_table[devid].data[2] = dte;
3638 }
3639
3640 static struct irq_remap_table *get_irq_table(u16 devid)
3641 {
3642         struct irq_remap_table *table;
3643
3644         if (WARN_ONCE(!amd_iommu_rlookup_table[devid],
3645                       "%s: no iommu for devid %x\n", __func__, devid))
3646                 return NULL;
3647
3648         table = irq_lookup_table[devid];
3649         if (WARN_ONCE(!table, "%s: no table for devid %x\n", __func__, devid))
3650                 return NULL;
3651
3652         return table;
3653 }
3654
3655 static struct irq_remap_table *__alloc_irq_table(void)
3656 {
3657         struct irq_remap_table *table;
3658
3659         table = kzalloc(sizeof(*table), GFP_KERNEL);
3660         if (!table)
3661                 return NULL;
3662
3663         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_KERNEL);
3664         if (!table->table) {
3665                 kfree(table);
3666                 return NULL;
3667         }
3668         raw_spin_lock_init(&table->lock);
3669
3670         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3671                 memset(table->table, 0,
3672                        MAX_IRQS_PER_TABLE * sizeof(u32));
3673         else
3674                 memset(table->table, 0,
3675                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3676         return table;
3677 }
3678
3679 static void set_remap_table_entry(struct amd_iommu *iommu, u16 devid,
3680                                   struct irq_remap_table *table)
3681 {
3682         irq_lookup_table[devid] = table;
3683         set_dte_irq_entry(devid, table);
3684         iommu_flush_dte(iommu, devid);
3685 }
3686
3687 static struct irq_remap_table *alloc_irq_table(u16 devid)
3688 {
3689         struct irq_remap_table *table = NULL;
3690         struct irq_remap_table *new_table = NULL;
3691         struct amd_iommu *iommu;
3692         unsigned long flags;
3693         u16 alias;
3694
3695         spin_lock_irqsave(&iommu_table_lock, flags);
3696
3697         iommu = amd_iommu_rlookup_table[devid];
3698         if (!iommu)
3699                 goto out_unlock;
3700
3701         table = irq_lookup_table[devid];
3702         if (table)
3703                 goto out_unlock;
3704
3705         alias = amd_iommu_alias_table[devid];
3706         table = irq_lookup_table[alias];
3707         if (table) {
3708                 set_remap_table_entry(iommu, devid, table);
3709                 goto out_wait;
3710         }
3711         spin_unlock_irqrestore(&iommu_table_lock, flags);
3712
3713         /* Nothing there yet, allocate new irq remapping table */
3714         new_table = __alloc_irq_table();
3715         if (!new_table)
3716                 return NULL;
3717
3718         spin_lock_irqsave(&iommu_table_lock, flags);
3719
3720         table = irq_lookup_table[devid];
3721         if (table)
3722                 goto out_unlock;
3723
3724         table = irq_lookup_table[alias];
3725         if (table) {
3726                 set_remap_table_entry(iommu, devid, table);
3727                 goto out_wait;
3728         }
3729
3730         table = new_table;
3731         new_table = NULL;
3732
3733         set_remap_table_entry(iommu, devid, table);
3734         if (devid != alias)
3735                 set_remap_table_entry(iommu, alias, table);
3736
3737 out_wait:
3738         iommu_completion_wait(iommu);
3739
3740 out_unlock:
3741         spin_unlock_irqrestore(&iommu_table_lock, flags);
3742
3743         if (new_table) {
3744                 kmem_cache_free(amd_iommu_irq_cache, new_table->table);
3745                 kfree(new_table);
3746         }
3747         return table;
3748 }
3749
3750 static int alloc_irq_index(u16 devid, int count, bool align)
3751 {
3752         struct irq_remap_table *table;
3753         int index, c, alignment = 1;
3754         unsigned long flags;
3755         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3756
3757         if (!iommu)
3758                 return -ENODEV;
3759
3760         table = alloc_irq_table(devid);
3761         if (!table)
3762                 return -ENODEV;
3763
3764         if (align)
3765                 alignment = roundup_pow_of_two(count);
3766
3767         raw_spin_lock_irqsave(&table->lock, flags);
3768
3769         /* Scan table for free entries */
3770         for (index = ALIGN(table->min_index, alignment), c = 0;
3771              index < MAX_IRQS_PER_TABLE;) {
3772                 if (!iommu->irte_ops->is_allocated(table, index)) {
3773                         c += 1;
3774                 } else {
3775                         c     = 0;
3776                         index = ALIGN(index + 1, alignment);
3777                         continue;
3778                 }
3779
3780                 if (c == count) {
3781                         for (; c != 0; --c)
3782                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3783
3784                         index -= count - 1;
3785                         goto out;
3786                 }
3787
3788                 index++;
3789         }
3790
3791         index = -ENOSPC;
3792
3793 out:
3794         raw_spin_unlock_irqrestore(&table->lock, flags);
3795
3796         return index;
3797 }
3798
3799 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3800                           struct amd_ir_data *data)
3801 {
3802         struct irq_remap_table *table;
3803         struct amd_iommu *iommu;
3804         unsigned long flags;
3805         struct irte_ga *entry;
3806
3807         iommu = amd_iommu_rlookup_table[devid];
3808         if (iommu == NULL)
3809                 return -EINVAL;
3810
3811         table = get_irq_table(devid);
3812         if (!table)
3813                 return -ENOMEM;
3814
3815         raw_spin_lock_irqsave(&table->lock, flags);
3816
3817         entry = (struct irte_ga *)table->table;
3818         entry = &entry[index];
3819         entry->lo.fields_remap.valid = 0;
3820         entry->hi.val = irte->hi.val;
3821         entry->lo.val = irte->lo.val;
3822         entry->lo.fields_remap.valid = 1;
3823         if (data)
3824                 data->ref = entry;
3825
3826         raw_spin_unlock_irqrestore(&table->lock, flags);
3827
3828         iommu_flush_irt(iommu, devid);
3829         iommu_completion_wait(iommu);
3830
3831         return 0;
3832 }
3833
3834 static int modify_irte(u16 devid, int index, union irte *irte)
3835 {
3836         struct irq_remap_table *table;
3837         struct amd_iommu *iommu;
3838         unsigned long flags;
3839
3840         iommu = amd_iommu_rlookup_table[devid];
3841         if (iommu == NULL)
3842                 return -EINVAL;
3843
3844         table = get_irq_table(devid);
3845         if (!table)
3846                 return -ENOMEM;
3847
3848         raw_spin_lock_irqsave(&table->lock, flags);
3849         table->table[index] = irte->val;
3850         raw_spin_unlock_irqrestore(&table->lock, flags);
3851
3852         iommu_flush_irt(iommu, devid);
3853         iommu_completion_wait(iommu);
3854
3855         return 0;
3856 }
3857
3858 static void free_irte(u16 devid, int index)
3859 {
3860         struct irq_remap_table *table;
3861         struct amd_iommu *iommu;
3862         unsigned long flags;
3863
3864         iommu = amd_iommu_rlookup_table[devid];
3865         if (iommu == NULL)
3866                 return;
3867
3868         table = get_irq_table(devid);
3869         if (!table)
3870                 return;
3871
3872         raw_spin_lock_irqsave(&table->lock, flags);
3873         iommu->irte_ops->clear_allocated(table, index);
3874         raw_spin_unlock_irqrestore(&table->lock, flags);
3875
3876         iommu_flush_irt(iommu, devid);
3877         iommu_completion_wait(iommu);
3878 }
3879
3880 static void irte_prepare(void *entry,
3881                          u32 delivery_mode, u32 dest_mode,
3882                          u8 vector, u32 dest_apicid, int devid)
3883 {
3884         union irte *irte = (union irte *) entry;
3885
3886         irte->val                = 0;
3887         irte->fields.vector      = vector;
3888         irte->fields.int_type    = delivery_mode;
3889         irte->fields.destination = dest_apicid;
3890         irte->fields.dm          = dest_mode;
3891         irte->fields.valid       = 1;
3892 }
3893
3894 static void irte_ga_prepare(void *entry,
3895                             u32 delivery_mode, u32 dest_mode,
3896                             u8 vector, u32 dest_apicid, int devid)
3897 {
3898         struct irte_ga *irte = (struct irte_ga *) entry;
3899
3900         irte->lo.val                      = 0;
3901         irte->hi.val                      = 0;
3902         irte->lo.fields_remap.int_type    = delivery_mode;
3903         irte->lo.fields_remap.dm          = dest_mode;
3904         irte->hi.fields.vector            = vector;
3905         irte->lo.fields_remap.destination = APICID_TO_IRTE_DEST_LO(dest_apicid);
3906         irte->hi.fields.destination       = APICID_TO_IRTE_DEST_HI(dest_apicid);
3907         irte->lo.fields_remap.valid       = 1;
3908 }
3909
3910 static void irte_activate(void *entry, u16 devid, u16 index)
3911 {
3912         union irte *irte = (union irte *) entry;
3913
3914         irte->fields.valid = 1;
3915         modify_irte(devid, index, irte);
3916 }
3917
3918 static void irte_ga_activate(void *entry, u16 devid, u16 index)
3919 {
3920         struct irte_ga *irte = (struct irte_ga *) entry;
3921
3922         irte->lo.fields_remap.valid = 1;
3923         modify_irte_ga(devid, index, irte, NULL);
3924 }
3925
3926 static void irte_deactivate(void *entry, u16 devid, u16 index)
3927 {
3928         union irte *irte = (union irte *) entry;
3929
3930         irte->fields.valid = 0;
3931         modify_irte(devid, index, irte);
3932 }
3933
3934 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
3935 {
3936         struct irte_ga *irte = (struct irte_ga *) entry;
3937
3938         irte->lo.fields_remap.valid = 0;
3939         modify_irte_ga(devid, index, irte, NULL);
3940 }
3941
3942 static void irte_set_affinity(void *entry, u16 devid, u16 index,
3943                               u8 vector, u32 dest_apicid)
3944 {
3945         union irte *irte = (union irte *) entry;
3946
3947         irte->fields.vector = vector;
3948         irte->fields.destination = dest_apicid;
3949         modify_irte(devid, index, irte);
3950 }
3951
3952 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
3953                                  u8 vector, u32 dest_apicid)
3954 {
3955         struct irte_ga *irte = (struct irte_ga *) entry;
3956
3957         if (!irte->lo.fields_remap.guest_mode) {
3958                 irte->hi.fields.vector = vector;
3959                 irte->lo.fields_remap.destination =
3960                                         APICID_TO_IRTE_DEST_LO(dest_apicid);
3961                 irte->hi.fields.destination =
3962                                         APICID_TO_IRTE_DEST_HI(dest_apicid);
3963                 modify_irte_ga(devid, index, irte, NULL);
3964         }
3965 }
3966
3967 #define IRTE_ALLOCATED (~1U)
3968 static void irte_set_allocated(struct irq_remap_table *table, int index)
3969 {
3970         table->table[index] = IRTE_ALLOCATED;
3971 }
3972
3973 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
3974 {
3975         struct irte_ga *ptr = (struct irte_ga *)table->table;
3976         struct irte_ga *irte = &ptr[index];
3977
3978         memset(&irte->lo.val, 0, sizeof(u64));
3979         memset(&irte->hi.val, 0, sizeof(u64));
3980         irte->hi.fields.vector = 0xff;
3981 }
3982
3983 static bool irte_is_allocated(struct irq_remap_table *table, int index)
3984 {
3985         union irte *ptr = (union irte *)table->table;
3986         union irte *irte = &ptr[index];
3987
3988         return irte->val != 0;
3989 }
3990
3991 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
3992 {
3993         struct irte_ga *ptr = (struct irte_ga *)table->table;
3994         struct irte_ga *irte = &ptr[index];
3995
3996         return irte->hi.fields.vector != 0;
3997 }
3998
3999 static void irte_clear_allocated(struct irq_remap_table *table, int index)
4000 {
4001         table->table[index] = 0;
4002 }
4003
4004 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
4005 {
4006         struct irte_ga *ptr = (struct irte_ga *)table->table;
4007         struct irte_ga *irte = &ptr[index];
4008
4009         memset(&irte->lo.val, 0, sizeof(u64));
4010         memset(&irte->hi.val, 0, sizeof(u64));
4011 }
4012
4013 static int get_devid(struct irq_alloc_info *info)
4014 {
4015         int devid = -1;
4016
4017         switch (info->type) {
4018         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4019                 devid     = get_ioapic_devid(info->ioapic_id);
4020                 break;
4021         case X86_IRQ_ALLOC_TYPE_HPET:
4022                 devid     = get_hpet_devid(info->hpet_id);
4023                 break;
4024         case X86_IRQ_ALLOC_TYPE_MSI:
4025         case X86_IRQ_ALLOC_TYPE_MSIX:
4026                 devid = get_device_id(&info->msi_dev->dev);
4027                 break;
4028         default:
4029                 BUG_ON(1);
4030                 break;
4031         }
4032
4033         return devid;
4034 }
4035
4036 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
4037 {
4038         struct amd_iommu *iommu;
4039         int devid;
4040
4041         if (!info)
4042                 return NULL;
4043
4044         devid = get_devid(info);
4045         if (devid >= 0) {
4046                 iommu = amd_iommu_rlookup_table[devid];
4047                 if (iommu)
4048                         return iommu->ir_domain;
4049         }
4050
4051         return NULL;
4052 }
4053
4054 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
4055 {
4056         struct amd_iommu *iommu;
4057         int devid;
4058
4059         if (!info)
4060                 return NULL;
4061
4062         switch (info->type) {
4063         case X86_IRQ_ALLOC_TYPE_MSI:
4064         case X86_IRQ_ALLOC_TYPE_MSIX:
4065                 devid = get_device_id(&info->msi_dev->dev);
4066                 if (devid < 0)
4067                         return NULL;
4068
4069                 iommu = amd_iommu_rlookup_table[devid];
4070                 if (iommu)
4071                         return iommu->msi_domain;
4072                 break;
4073         default:
4074                 break;
4075         }
4076
4077         return NULL;
4078 }
4079
4080 struct irq_remap_ops amd_iommu_irq_ops = {
4081         .prepare                = amd_iommu_prepare,
4082         .enable                 = amd_iommu_enable,
4083         .disable                = amd_iommu_disable,
4084         .reenable               = amd_iommu_reenable,
4085         .enable_faulting        = amd_iommu_enable_faulting,
4086         .get_ir_irq_domain      = get_ir_irq_domain,
4087         .get_irq_domain         = get_irq_domain,
4088 };
4089
4090 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4091                                        struct irq_cfg *irq_cfg,
4092                                        struct irq_alloc_info *info,
4093                                        int devid, int index, int sub_handle)
4094 {
4095         struct irq_2_irte *irte_info = &data->irq_2_irte;
4096         struct msi_msg *msg = &data->msi_entry;
4097         struct IO_APIC_route_entry *entry;
4098         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
4099
4100         if (!iommu)
4101                 return;
4102
4103         data->irq_2_irte.devid = devid;
4104         data->irq_2_irte.index = index + sub_handle;
4105         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4106                                  apic->irq_dest_mode, irq_cfg->vector,
4107                                  irq_cfg->dest_apicid, devid);
4108
4109         switch (info->type) {
4110         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4111                 /* Setup IOAPIC entry */
4112                 entry = info->ioapic_entry;
4113                 info->ioapic_entry = NULL;
4114                 memset(entry, 0, sizeof(*entry));
4115                 entry->vector        = index;
4116                 entry->mask          = 0;
4117                 entry->trigger       = info->ioapic_trigger;
4118                 entry->polarity      = info->ioapic_polarity;
4119                 /* Mask level triggered irqs. */
4120                 if (info->ioapic_trigger)
4121                         entry->mask = 1;
4122                 break;
4123
4124         case X86_IRQ_ALLOC_TYPE_HPET:
4125         case X86_IRQ_ALLOC_TYPE_MSI:
4126         case X86_IRQ_ALLOC_TYPE_MSIX:
4127                 msg->address_hi = MSI_ADDR_BASE_HI;
4128                 msg->address_lo = MSI_ADDR_BASE_LO;
4129                 msg->data = irte_info->index;
4130                 break;
4131
4132         default:
4133                 BUG_ON(1);
4134                 break;
4135         }
4136 }
4137
4138 struct amd_irte_ops irte_32_ops = {
4139         .prepare = irte_prepare,
4140         .activate = irte_activate,
4141         .deactivate = irte_deactivate,
4142         .set_affinity = irte_set_affinity,
4143         .set_allocated = irte_set_allocated,
4144         .is_allocated = irte_is_allocated,
4145         .clear_allocated = irte_clear_allocated,
4146 };
4147
4148 struct amd_irte_ops irte_128_ops = {
4149         .prepare = irte_ga_prepare,
4150         .activate = irte_ga_activate,
4151         .deactivate = irte_ga_deactivate,
4152         .set_affinity = irte_ga_set_affinity,
4153         .set_allocated = irte_ga_set_allocated,
4154         .is_allocated = irte_ga_is_allocated,
4155         .clear_allocated = irte_ga_clear_allocated,
4156 };
4157
4158 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4159                                unsigned int nr_irqs, void *arg)
4160 {
4161         struct irq_alloc_info *info = arg;
4162         struct irq_data *irq_data;
4163         struct amd_ir_data *data = NULL;
4164         struct irq_cfg *cfg;
4165         int i, ret, devid;
4166         int index;
4167
4168         if (!info)
4169                 return -EINVAL;
4170         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4171             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4172                 return -EINVAL;
4173
4174         /*
4175          * With IRQ remapping enabled, don't need contiguous CPU vectors
4176          * to support multiple MSI interrupts.
4177          */
4178         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4179                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4180
4181         devid = get_devid(info);
4182         if (devid < 0)
4183                 return -EINVAL;
4184
4185         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4186         if (ret < 0)
4187                 return ret;
4188
4189         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4190                 struct irq_remap_table *table;
4191                 struct amd_iommu *iommu;
4192
4193                 table = alloc_irq_table(devid);
4194                 if (table) {
4195                         if (!table->min_index) {
4196                                 /*
4197                                  * Keep the first 32 indexes free for IOAPIC
4198                                  * interrupts.
4199                                  */
4200                                 table->min_index = 32;
4201                                 iommu = amd_iommu_rlookup_table[devid];
4202                                 for (i = 0; i < 32; ++i)
4203                                         iommu->irte_ops->set_allocated(table, i);
4204                         }
4205                         WARN_ON(table->min_index != 32);
4206                         index = info->ioapic_pin;
4207                 } else {
4208                         index = -ENOMEM;
4209                 }
4210         } else {
4211                 bool align = (info->type == X86_IRQ_ALLOC_TYPE_MSI);
4212
4213                 index = alloc_irq_index(devid, nr_irqs, align);
4214         }
4215         if (index < 0) {
4216                 pr_warn("Failed to allocate IRTE\n");
4217                 ret = index;
4218                 goto out_free_parent;
4219         }
4220
4221         for (i = 0; i < nr_irqs; i++) {
4222                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4223                 cfg = irqd_cfg(irq_data);
4224                 if (!irq_data || !cfg) {
4225                         ret = -EINVAL;
4226                         goto out_free_data;
4227                 }
4228
4229                 ret = -ENOMEM;
4230                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4231                 if (!data)
4232                         goto out_free_data;
4233
4234                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4235                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4236                 else
4237                         data->entry = kzalloc(sizeof(struct irte_ga),
4238                                                      GFP_KERNEL);
4239                 if (!data->entry) {
4240                         kfree(data);
4241                         goto out_free_data;
4242                 }
4243
4244                 irq_data->hwirq = (devid << 16) + i;
4245                 irq_data->chip_data = data;
4246                 irq_data->chip = &amd_ir_chip;
4247                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4248                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4249         }
4250
4251         return 0;
4252
4253 out_free_data:
4254         for (i--; i >= 0; i--) {
4255                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4256                 if (irq_data)
4257                         kfree(irq_data->chip_data);
4258         }
4259         for (i = 0; i < nr_irqs; i++)
4260                 free_irte(devid, index + i);
4261 out_free_parent:
4262         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4263         return ret;
4264 }
4265
4266 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4267                                unsigned int nr_irqs)
4268 {
4269         struct irq_2_irte *irte_info;
4270         struct irq_data *irq_data;
4271         struct amd_ir_data *data;
4272         int i;
4273
4274         for (i = 0; i < nr_irqs; i++) {
4275                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4276                 if (irq_data && irq_data->chip_data) {
4277                         data = irq_data->chip_data;
4278                         irte_info = &data->irq_2_irte;
4279                         free_irte(irte_info->devid, irte_info->index);
4280                         kfree(data->entry);
4281                         kfree(data);
4282                 }
4283         }
4284         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4285 }
4286
4287 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4288                                struct amd_ir_data *ir_data,
4289                                struct irq_2_irte *irte_info,
4290                                struct irq_cfg *cfg);
4291
4292 static int irq_remapping_activate(struct irq_domain *domain,
4293                                   struct irq_data *irq_data, bool reserve)
4294 {
4295         struct amd_ir_data *data = irq_data->chip_data;
4296         struct irq_2_irte *irte_info = &data->irq_2_irte;
4297         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4298         struct irq_cfg *cfg = irqd_cfg(irq_data);
4299
4300         if (!iommu)
4301                 return 0;
4302
4303         iommu->irte_ops->activate(data->entry, irte_info->devid,
4304                                   irte_info->index);
4305         amd_ir_update_irte(irq_data, iommu, data, irte_info, cfg);
4306         return 0;
4307 }
4308
4309 static void irq_remapping_deactivate(struct irq_domain *domain,
4310                                      struct irq_data *irq_data)
4311 {
4312         struct amd_ir_data *data = irq_data->chip_data;
4313         struct irq_2_irte *irte_info = &data->irq_2_irte;
4314         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4315
4316         if (iommu)
4317                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4318                                             irte_info->index);
4319 }
4320
4321 static const struct irq_domain_ops amd_ir_domain_ops = {
4322         .alloc = irq_remapping_alloc,
4323         .free = irq_remapping_free,
4324         .activate = irq_remapping_activate,
4325         .deactivate = irq_remapping_deactivate,
4326 };
4327
4328 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4329 {
4330         struct amd_iommu *iommu;
4331         struct amd_iommu_pi_data *pi_data = vcpu_info;
4332         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4333         struct amd_ir_data *ir_data = data->chip_data;
4334         struct irte_ga *irte = (struct irte_ga *) ir_data->entry;
4335         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4336         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4337
4338         /* Note:
4339          * This device has never been set up for guest mode.
4340          * we should not modify the IRTE
4341          */
4342         if (!dev_data || !dev_data->use_vapic)
4343                 return 0;
4344
4345         pi_data->ir_data = ir_data;
4346
4347         /* Note:
4348          * SVM tries to set up for VAPIC mode, but we are in
4349          * legacy mode. So, we force legacy mode instead.
4350          */
4351         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4352                 pr_debug("%s: Fall back to using intr legacy remap\n",
4353                          __func__);
4354                 pi_data->is_guest_mode = false;
4355         }
4356
4357         iommu = amd_iommu_rlookup_table[irte_info->devid];
4358         if (iommu == NULL)
4359                 return -EINVAL;
4360
4361         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4362         if (pi_data->is_guest_mode) {
4363                 /* Setting */
4364                 irte->hi.fields.ga_root_ptr = (pi_data->base >> 12);
4365                 irte->hi.fields.vector = vcpu_pi_info->vector;
4366                 irte->lo.fields_vapic.ga_log_intr = 1;
4367                 irte->lo.fields_vapic.guest_mode = 1;
4368                 irte->lo.fields_vapic.ga_tag = pi_data->ga_tag;
4369
4370                 ir_data->cached_ga_tag = pi_data->ga_tag;
4371         } else {
4372                 /* Un-Setting */
4373                 struct irq_cfg *cfg = irqd_cfg(data);
4374
4375                 irte->hi.val = 0;
4376                 irte->lo.val = 0;
4377                 irte->hi.fields.vector = cfg->vector;
4378                 irte->lo.fields_remap.guest_mode = 0;
4379                 irte->lo.fields_remap.destination =
4380                                 APICID_TO_IRTE_DEST_LO(cfg->dest_apicid);
4381                 irte->hi.fields.destination =
4382                                 APICID_TO_IRTE_DEST_HI(cfg->dest_apicid);
4383                 irte->lo.fields_remap.int_type = apic->irq_delivery_mode;
4384                 irte->lo.fields_remap.dm = apic->irq_dest_mode;
4385
4386                 /*
4387                  * This communicates the ga_tag back to the caller
4388                  * so that it can do all the necessary clean up.
4389                  */
4390                 ir_data->cached_ga_tag = 0;
4391         }
4392
4393         return modify_irte_ga(irte_info->devid, irte_info->index, irte, ir_data);
4394 }
4395
4396
4397 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4398                                struct amd_ir_data *ir_data,
4399                                struct irq_2_irte *irte_info,
4400                                struct irq_cfg *cfg)
4401 {
4402
4403         /*
4404          * Atomically updates the IRTE with the new destination, vector
4405          * and flushes the interrupt entry cache.
4406          */
4407         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4408                                       irte_info->index, cfg->vector,
4409                                       cfg->dest_apicid);
4410 }
4411
4412 static int amd_ir_set_affinity(struct irq_data *data,
4413                                const struct cpumask *mask, bool force)
4414 {
4415         struct amd_ir_data *ir_data = data->chip_data;
4416         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4417         struct irq_cfg *cfg = irqd_cfg(data);
4418         struct irq_data *parent = data->parent_data;
4419         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4420         int ret;
4421
4422         if (!iommu)
4423                 return -ENODEV;
4424
4425         ret = parent->chip->irq_set_affinity(parent, mask, force);
4426         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4427                 return ret;
4428
4429         amd_ir_update_irte(data, iommu, ir_data, irte_info, cfg);
4430         /*
4431          * After this point, all the interrupts will start arriving
4432          * at the new destination. So, time to cleanup the previous
4433          * vector allocation.
4434          */
4435         send_cleanup_vector(cfg);
4436
4437         return IRQ_SET_MASK_OK_DONE;
4438 }
4439
4440 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4441 {
4442         struct amd_ir_data *ir_data = irq_data->chip_data;
4443
4444         *msg = ir_data->msi_entry;
4445 }
4446
4447 static struct irq_chip amd_ir_chip = {
4448         .name                   = "AMD-IR",
4449         .irq_ack                = apic_ack_irq,
4450         .irq_set_affinity       = amd_ir_set_affinity,
4451         .irq_set_vcpu_affinity  = amd_ir_set_vcpu_affinity,
4452         .irq_compose_msi_msg    = ir_compose_msi_msg,
4453 };
4454
4455 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4456 {
4457         struct fwnode_handle *fn;
4458
4459         fn = irq_domain_alloc_named_id_fwnode("AMD-IR", iommu->index);
4460         if (!fn)
4461                 return -ENOMEM;
4462         iommu->ir_domain = irq_domain_create_tree(fn, &amd_ir_domain_ops, iommu);
4463         irq_domain_free_fwnode(fn);
4464         if (!iommu->ir_domain)
4465                 return -ENOMEM;
4466
4467         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4468         iommu->msi_domain = arch_create_remap_msi_irq_domain(iommu->ir_domain,
4469                                                              "AMD-IR-MSI",
4470                                                              iommu->index);
4471         return 0;
4472 }
4473
4474 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4475 {
4476         unsigned long flags;
4477         struct amd_iommu *iommu;
4478         struct irq_remap_table *table;
4479         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4480         int devid = ir_data->irq_2_irte.devid;
4481         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4482         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4483
4484         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4485             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4486                 return 0;
4487
4488         iommu = amd_iommu_rlookup_table[devid];
4489         if (!iommu)
4490                 return -ENODEV;
4491
4492         table = get_irq_table(devid);
4493         if (!table)
4494                 return -ENODEV;
4495
4496         raw_spin_lock_irqsave(&table->lock, flags);
4497
4498         if (ref->lo.fields_vapic.guest_mode) {
4499                 if (cpu >= 0) {
4500                         ref->lo.fields_vapic.destination =
4501                                                 APICID_TO_IRTE_DEST_LO(cpu);
4502                         ref->hi.fields.destination =
4503                                                 APICID_TO_IRTE_DEST_HI(cpu);
4504                 }
4505                 ref->lo.fields_vapic.is_run = is_run;
4506                 barrier();
4507         }
4508
4509         raw_spin_unlock_irqrestore(&table->lock, flags);
4510
4511         iommu_flush_irt(iommu, devid);
4512         iommu_completion_wait(iommu);
4513         return 0;
4514 }
4515 EXPORT_SYMBOL(amd_iommu_update_ga);
4516 #endif