drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #define pr_fmt(fmt)     "AMD-Vi: " fmt
  21 #define dev_fmt(fmt)    pr_fmt(fmt)
  22
  23 #include <linux/ratelimit.h>
  24 #include <linux/pci.h>
  25 #include <linux/acpi.h>
  26 #include <linux/amba/bus.h>
  27 #include <linux/platform_device.h>
  28 #include <linux/pci-ats.h>
  29 #include <linux/bitmap.h>
  30 #include <linux/slab.h>
  31 #include <linux/debugfs.h>
  32 #include <linux/scatterlist.h>
  33 #include <linux/dma-mapping.h>
  34 #include <linux/dma-direct.h>
  35 #include <linux/iommu-helper.h>
  36 #include <linux/iommu.h>
  37 #include <linux/delay.h>
  38 #include <linux/amd-iommu.h>
  39 #include <linux/notifier.h>
  40 #include <linux/export.h>
  41 #include <linux/irq.h>
  42 #include <linux/msi.h>
  43 #include <linux/dma-contiguous.h>
  44 #include <linux/irqdomain.h>
  45 #include <linux/percpu.h>
  46 #include <linux/iova.h>
  47 #include <asm/irq_remapping.h>
  48 #include <asm/io_apic.h>
  49 #include <asm/apic.h>
  50 #include <asm/hw_irq.h>
  51 #include <asm/msidef.h>
  52 #include <asm/proto.h>
  53 #include <asm/iommu.h>
  54 #include <asm/gart.h>
  55 #include <asm/dma.h>
  56
  57 #include "amd_iommu_proto.h"
  58 #include "amd_iommu_types.h"
  59 #include "irq_remapping.h"
  60
  61 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  62
  63 #define LOOP_TIMEOUT    100000
  64
  65 /* IO virtual address start page frame number */
  66 #define IOVA_START_PFN          (1)
  67 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  68
  69 /* Reserved IOVA ranges */
  70 #define MSI_RANGE_START         (0xfee00000)
  71 #define MSI_RANGE_END           (0xfeefffff)
  72 #define HT_RANGE_START          (0xfd00000000ULL)
  73 #define HT_RANGE_END            (0xffffffffffULL)
  74
  75 /*
  76  * This bitmap is used to advertise the page sizes our hardware support
  77  * to the IOMMU core, which will then use this information to split
  78  * physically contiguous memory regions it is mapping into page sizes
  79  * that we support.
  80  *
  81  * 512GB Pages are not supported due to a hardware bug
  82  */
  83 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  84
  85 static DEFINE_SPINLOCK(amd_iommu_devtable_lock);
  86 static DEFINE_SPINLOCK(pd_bitmap_lock);
  87
  88 /* List of all available dev_data structures */
  89 static LLIST_HEAD(dev_data_list);
  90
  91 LIST_HEAD(ioapic_map);
  92 LIST_HEAD(hpet_map);
  93 LIST_HEAD(acpihid_map);
  94
  95 /*
  96  * Domain for untranslated devices - only allocated
  97  * if iommu=pt passed on kernel cmd line.
  98  */
  99 const struct iommu_ops amd_iommu_ops;
 100
 101 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
 102 int amd_iommu_max_glx_val = -1;
 103
 104 static const struct dma_map_ops amd_iommu_dma_ops;
 105
 106 /*
 107  * general struct to manage commands send to an IOMMU
 108  */
 109 struct iommu_cmd {
 110         u32 data[4];
 111 };
 112
 113 struct kmem_cache *amd_iommu_irq_cache;
 114
 115 static void update_domain(struct protection_domain *domain);
 116 static int protection_domain_init(struct protection_domain *domain);
 117 static void detach_device(struct device *dev);
 118 static void iova_domain_flush_tlb(struct iova_domain *iovad);
 119
 120 /*
 121  * Data container for a dma_ops specific protection domain
 122  */
 123 struct dma_ops_domain {
 124         /* generic protection domain information */
 125         struct protection_domain domain;
 126
 127         /* IOVA RB-Tree */
 128         struct iova_domain iovad;
 129 };
 130
 131 static struct iova_domain reserved_iova_ranges;
 132 static struct lock_class_key reserved_rbtree_key;
 133
 134 /****************************************************************************
 135  *
 136  * Helper functions
 137  *
 138  ****************************************************************************/
 139
 140 static inline int match_hid_uid(struct device *dev,
 141                                 struct acpihid_map_entry *entry)
 142 {
 143         struct acpi_device *adev = ACPI_COMPANION(dev);
 144         const char *hid, *uid;
 145
 146         if (!adev)
 147                 return -ENODEV;
 148
 149         hid = acpi_device_hid(adev);
 150         uid = acpi_device_uid(adev);
 151
 152         if (!hid || !(*hid))
 153                 return -ENODEV;
 154
 155         if (!uid || !(*uid))
 156                 return strcmp(hid, entry->hid);
 157
 158         if (!(*entry->uid))
 159                 return strcmp(hid, entry->hid);
 160
 161         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 162 }
 163
 164 static inline u16 get_pci_device_id(struct device *dev)
 165 {
 166         struct pci_dev *pdev = to_pci_dev(dev);
 167
 168         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 169 }
 170
 171 static inline int get_acpihid_device_id(struct device *dev,
 172                                         struct acpihid_map_entry **entry)
 173 {
 174         struct acpihid_map_entry *p;
 175
 176         list_for_each_entry(p, &acpihid_map, list) {
 177                 if (!match_hid_uid(dev, p)) {
 178                         if (entry)
 179                                 *entry = p;
 180                         return p->devid;
 181                 }
 182         }
 183         return -EINVAL;
 184 }
 185
 186 static inline int get_device_id(struct device *dev)
 187 {
 188         int devid;
 189
 190         if (dev_is_pci(dev))
 191                 devid = get_pci_device_id(dev);
 192         else
 193                 devid = get_acpihid_device_id(dev, NULL);
 194
 195         return devid;
 196 }
 197
 198 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 199 {
 200         return container_of(dom, struct protection_domain, domain);
 201 }
 202
 203 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 204 {
 205         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 206         return container_of(domain, struct dma_ops_domain, domain);
 207 }
 208
 209 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 210 {
 211         struct iommu_dev_data *dev_data;
 212
 213         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 214         if (!dev_data)
 215                 return NULL;
 216
 217         dev_data->devid = devid;
 218         ratelimit_default_init(&dev_data->rs);
 219
 220         llist_add(&dev_data->dev_data_list, &dev_data_list);
 221         return dev_data;
 222 }
 223
 224 static struct iommu_dev_data *search_dev_data(u16 devid)
 225 {
 226         struct iommu_dev_data *dev_data;
 227         struct llist_node *node;
 228
 229         if (llist_empty(&dev_data_list))
 230                 return NULL;
 231
 232         node = dev_data_list.first;
 233         llist_for_each_entry(dev_data, node, dev_data_list) {
 234                 if (dev_data->devid == devid)
 235                         return dev_data;
 236         }
 237
 238         return NULL;
 239 }
 240
 241 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 242 {
 243         *(u16 *)data = alias;
 244         return 0;
 245 }
 246
 247 static u16 get_alias(struct device *dev)
 248 {
 249         struct pci_dev *pdev = to_pci_dev(dev);
 250         u16 devid, ivrs_alias, pci_alias;
 251
 252         /* The callers make sure that get_device_id() does not fail here */
 253         devid = get_device_id(dev);
 254
 255         /* For ACPI HID devices, we simply return the devid as such */
 256         if (!dev_is_pci(dev))
 257                 return devid;
 258
 259         ivrs_alias = amd_iommu_alias_table[devid];
 260
 261         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 262
 263         if (ivrs_alias == pci_alias)
 264                 return ivrs_alias;
 265
 266         /*
 267          * DMA alias showdown
 268          *
 269          * The IVRS is fairly reliable in telling us about aliases, but it
 270          * can't know about every screwy device.  If we don't have an IVRS
 271          * reported alias, use the PCI reported alias.  In that case we may
 272          * still need to initialize the rlookup and dev_table entries if the
 273          * alias is to a non-existent device.
 274          */
 275         if (ivrs_alias == devid) {
 276                 if (!amd_iommu_rlookup_table[pci_alias]) {
 277                         amd_iommu_rlookup_table[pci_alias] =
 278                                 amd_iommu_rlookup_table[devid];
 279                         memcpy(amd_iommu_dev_table[pci_alias].data,
 280                                amd_iommu_dev_table[devid].data,
 281                                sizeof(amd_iommu_dev_table[pci_alias].data));
 282                 }
 283
 284                 return pci_alias;
 285         }
 286
 287         pci_info(pdev, "Using IVRS reported alias %02x:%02x.%d "
 288                 "for device [%04x:%04x], kernel reported alias "
 289                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 290                 PCI_FUNC(ivrs_alias), pdev->vendor, pdev->device,
 291                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 292                 PCI_FUNC(pci_alias));
 293
 294         /*
 295          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 296          * bus, then the IVRS table may know about a quirk that we don't.
 297          */
 298         if (pci_alias == devid &&
 299             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 300                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 301                 pci_info(pdev, "Added PCI DMA alias %02x.%d\n",
 302                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias));
 303         }
 304
 305         return ivrs_alias;
 306 }
 307
 308 static struct iommu_dev_data *find_dev_data(u16 devid)
 309 {
 310         struct iommu_dev_data *dev_data;
 311         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 312
 313         dev_data = search_dev_data(devid);
 314
 315         if (dev_data == NULL) {
 316                 dev_data = alloc_dev_data(devid);
 317                 if (!dev_data)
 318                         return NULL;
 319
 320                 if (translation_pre_enabled(iommu))
 321                         dev_data->defer_attach = true;
 322         }
 323
 324         return dev_data;
 325 }
 326
 327 struct iommu_dev_data *get_dev_data(struct device *dev)
 328 {
 329         return dev->archdata.iommu;
 330 }
 331 EXPORT_SYMBOL(get_dev_data);
 332
 333 /*
 334 * Find or create an IOMMU group for a acpihid device.
 335 */
 336 static struct iommu_group *acpihid_device_group(struct device *dev)
 337 {
 338         struct acpihid_map_entry *p, *entry = NULL;
 339         int devid;
 340
 341         devid = get_acpihid_device_id(dev, &entry);
 342         if (devid < 0)
 343                 return ERR_PTR(devid);
 344
 345         list_for_each_entry(p, &acpihid_map, list) {
 346                 if ((devid == p->devid) && p->group)
 347                         entry->group = p->group;
 348         }
 349
 350         if (!entry->group)
 351                 entry->group = generic_device_group(dev);
 352         else
 353                 iommu_group_ref_get(entry->group);
 354
 355         return entry->group;
 356 }
 357
 358 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 359 {
 360         static const int caps[] = {
 361                 PCI_EXT_CAP_ID_ATS,
 362                 PCI_EXT_CAP_ID_PRI,
 363                 PCI_EXT_CAP_ID_PASID,
 364         };
 365         int i, pos;
 366
 367         if (pci_ats_disabled())
 368                 return false;
 369
 370         for (i = 0; i < 3; ++i) {
 371                 pos = pci_find_ext_capability(pdev, caps[i]);
 372                 if (pos == 0)
 373                         return false;
 374         }
 375
 376         return true;
 377 }
 378
 379 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 380 {
 381         struct iommu_dev_data *dev_data;
 382
 383         dev_data = get_dev_data(&pdev->dev);
 384
 385         return dev_data->errata & (1 << erratum) ? true : false;
 386 }
 387
 388 /*
 389  * This function checks if the driver got a valid device from the caller to
 390  * avoid dereferencing invalid pointers.
 391  */
 392 static bool check_device(struct device *dev)
 393 {
 394         int devid;
 395
 396         if (!dev || !dev->dma_mask)
 397                 return false;
 398
 399         devid = get_device_id(dev);
 400         if (devid < 0)
 401                 return false;
 402
 403         /* Out of our scope? */
 404         if (devid > amd_iommu_last_bdf)
 405                 return false;
 406
 407         if (amd_iommu_rlookup_table[devid] == NULL)
 408                 return false;
 409
 410         return true;
 411 }
 412
 413 static void init_iommu_group(struct device *dev)
 414 {
 415         struct iommu_group *group;
 416
 417         group = iommu_group_get_for_dev(dev);
 418         if (IS_ERR(group))
 419                 return;
 420
 421         iommu_group_put(group);
 422 }
 423
 424 static int iommu_init_device(struct device *dev)
 425 {
 426         struct iommu_dev_data *dev_data;
 427         struct amd_iommu *iommu;
 428         int devid;
 429
 430         if (dev->archdata.iommu)
 431                 return 0;
 432
 433         devid = get_device_id(dev);
 434         if (devid < 0)
 435                 return devid;
 436
 437         iommu = amd_iommu_rlookup_table[devid];
 438
 439         dev_data = find_dev_data(devid);
 440         if (!dev_data)
 441                 return -ENOMEM;
 442
 443         dev_data->alias = get_alias(dev);
 444
 445         /*
 446          * By default we use passthrough mode for IOMMUv2 capable device.
 447          * But if amd_iommu=force_isolation is set (e.g. to debug DMA to
 448          * invalid address), we ignore the capability for the device so
 449          * it'll be forced to go into translation mode.
 450          */
 451         if ((iommu_pass_through || !amd_iommu_force_isolation) &&
 452             dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 453                 struct amd_iommu *iommu;
 454
 455                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 456                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 457         }
 458
 459         dev->archdata.iommu = dev_data;
 460
 461         iommu_device_link(&iommu->iommu, dev);
 462
 463         return 0;
 464 }
 465
 466 static void iommu_ignore_device(struct device *dev)
 467 {
 468         u16 alias;
 469         int devid;
 470
 471         devid = get_device_id(dev);
 472         if (devid < 0)
 473                 return;
 474
 475         alias = get_alias(dev);
 476
 477         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 478         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 479
 480         amd_iommu_rlookup_table[devid] = NULL;
 481         amd_iommu_rlookup_table[alias] = NULL;
 482 }
 483
 484 static void iommu_uninit_device(struct device *dev)
 485 {
 486         struct iommu_dev_data *dev_data;
 487         struct amd_iommu *iommu;
 488         int devid;
 489
 490         devid = get_device_id(dev);
 491         if (devid < 0)
 492                 return;
 493
 494         iommu = amd_iommu_rlookup_table[devid];
 495
 496         dev_data = search_dev_data(devid);
 497         if (!dev_data)
 498                 return;
 499
 500         if (dev_data->domain)
 501                 detach_device(dev);
 502
 503         iommu_device_unlink(&iommu->iommu, dev);
 504
 505         iommu_group_remove_device(dev);
 506
 507         /* Remove dma-ops */
 508         dev->dma_ops = NULL;
 509
 510         /*
 511          * We keep dev_data around for unplugged devices and reuse it when the
 512          * device is re-plugged - not doing so would introduce a ton of races.
 513          */
 514 }
 515
 516 /****************************************************************************
 517  *
 518  * Interrupt handling functions
 519  *
 520  ****************************************************************************/
 521
 522 static void dump_dte_entry(u16 devid)
 523 {
 524         int i;
 525
 526         for (i = 0; i < 4; ++i)
 527                 pr_err("DTE[%d]: %016llx\n", i,
 528                         amd_iommu_dev_table[devid].data[i]);
 529 }
 530
 531 static void dump_command(unsigned long phys_addr)
 532 {
 533         struct iommu_cmd *cmd = iommu_phys_to_virt(phys_addr);
 534         int i;
 535
 536         for (i = 0; i < 4; ++i)
 537                 pr_err("CMD[%d]: %08x\n", i, cmd->data[i]);
 538 }
 539
 540 static void amd_iommu_report_page_fault(u16 devid, u16 domain_id,
 541                                         u64 address, int flags)
 542 {
 543         struct iommu_dev_data *dev_data = NULL;
 544         struct pci_dev *pdev;
 545
 546         pdev = pci_get_domain_bus_and_slot(0, PCI_BUS_NUM(devid),
 547                                            devid & 0xff);
 548         if (pdev)
 549                 dev_data = get_dev_data(&pdev->dev);
 550
 551         if (dev_data && __ratelimit(&dev_data->rs)) {
 552                 pci_err(pdev, "Event logged [IO_PAGE_FAULT domain=0x%04x address=0x%llx flags=0x%04x]\n",
 553                         domain_id, address, flags);
 554         } else if (printk_ratelimit()) {
 555                 pr_err("Event logged [IO_PAGE_FAULT device=%02x:%02x.%x domain=0x%04x address=0x%llx flags=0x%04x]\n",
 556                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 557                         domain_id, address, flags);
 558         }
 559
 560         if (pdev)
 561                 pci_dev_put(pdev);
 562 }
 563
 564 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 565 {
 566         struct device *dev = iommu->iommu.dev;
 567         int type, devid, pasid, flags, tag;
 568         volatile u32 *event = __evt;
 569         int count = 0;
 570         u64 address;
 571
 572 retry:
 573         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 574         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 575         pasid   = PPR_PASID(*(u64 *)&event[0]);
 576         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 577         address = (u64)(((u64)event[3]) << 32) | event[2];
 578
 579         if (type == 0) {
 580                 /* Did we hit the erratum? */
 581                 if (++count == LOOP_TIMEOUT) {
 582                         pr_err("No event written to event log\n");
 583                         return;
 584                 }
 585                 udelay(1);
 586                 goto retry;
 587         }
 588
 589         if (type == EVENT_TYPE_IO_FAULT) {
 590                 amd_iommu_report_page_fault(devid, pasid, address, flags);
 591                 return;
 592         }
 593
 594         switch (type) {
 595         case EVENT_TYPE_ILL_DEV:
 596                 dev_err(dev, "Event logged [ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 597                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 598                         pasid, address, flags);
 599                 dump_dte_entry(devid);
 600                 break;
 601         case EVENT_TYPE_DEV_TAB_ERR:
 602                 dev_err(dev, "Event logged [DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 603                         "address=0x%llx flags=0x%04x]\n",
 604                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 605                         address, flags);
 606                 break;
 607         case EVENT_TYPE_PAGE_TAB_ERR:
 608                 dev_err(dev, "Event logged [PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x domain=0x%04x address=0x%llx flags=0x%04x]\n",
 609                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 610                         pasid, address, flags);
 611                 break;
 612         case EVENT_TYPE_ILL_CMD:
 613                 dev_err(dev, "Event logged [ILLEGAL_COMMAND_ERROR address=0x%llx]\n", address);
 614                 dump_command(address);
 615                 break;
 616         case EVENT_TYPE_CMD_HARD_ERR:
 617                 dev_err(dev, "Event logged [COMMAND_HARDWARE_ERROR address=0x%llx flags=0x%04x]\n",
 618                         address, flags);
 619                 break;
 620         case EVENT_TYPE_IOTLB_INV_TO:
 621                 dev_err(dev, "Event logged [IOTLB_INV_TIMEOUT device=%02x:%02x.%x address=0x%llx]\n",
 622                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 623                         address);
 624                 break;
 625         case EVENT_TYPE_INV_DEV_REQ:
 626                 dev_err(dev, "Event logged [INVALID_DEVICE_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 627                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 628                         pasid, address, flags);
 629                 break;
 630         case EVENT_TYPE_INV_PPR_REQ:
 631                 pasid = ((event[0] >> 16) & 0xFFFF)
 632                         | ((event[1] << 6) & 0xF0000);
 633                 tag = event[1] & 0x03FF;
 634                 dev_err(dev, "Event logged [INVALID_PPR_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 635                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 636                         pasid, address, flags);
 637                 break;
 638         default:
 639                 dev_err(dev, "Event logged [UNKNOWN event[0]=0x%08x event[1]=0x%08x event[2]=0x%08x event[3]=0x%08x\n",
 640                         event[0], event[1], event[2], event[3]);
 641         }
 642
 643         memset(__evt, 0, 4 * sizeof(u32));
 644 }
 645
 646 static void iommu_poll_events(struct amd_iommu *iommu)
 647 {
 648         u32 head, tail;
 649
 650         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 651         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 652
 653         while (head != tail) {
 654                 iommu_print_event(iommu, iommu->evt_buf + head);
 655                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 656         }
 657
 658         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 659 }
 660
 661 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 662 {
 663         struct amd_iommu_fault fault;
 664
 665         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 666                 pr_err_ratelimited("Unknown PPR request received\n");
 667                 return;
 668         }
 669
 670         fault.address   = raw[1];
 671         fault.pasid     = PPR_PASID(raw[0]);
 672         fault.device_id = PPR_DEVID(raw[0]);
 673         fault.tag       = PPR_TAG(raw[0]);
 674         fault.flags     = PPR_FLAGS(raw[0]);
 675
 676         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 677 }
 678
 679 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 680 {
 681         u32 head, tail;
 682
 683         if (iommu->ppr_log == NULL)
 684                 return;
 685
 686         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 687         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 688
 689         while (head != tail) {
 690                 volatile u64 *raw;
 691                 u64 entry[2];
 692                 int i;
 693
 694                 raw = (u64 *)(iommu->ppr_log + head);
 695
 696                 /*
 697                  * Hardware bug: Interrupt may arrive before the entry is
 698                  * written to memory. If this happens we need to wait for the
 699                  * entry to arrive.
 700                  */
 701                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 702                         if (PPR_REQ_TYPE(raw[0]) != 0)
 703                                 break;
 704                         udelay(1);
 705                 }
 706
 707                 /* Avoid memcpy function-call overhead */
 708                 entry[0] = raw[0];
 709                 entry[1] = raw[1];
 710
 711                 /*
 712                  * To detect the hardware bug we need to clear the entry
 713                  * back to zero.
 714                  */
 715                 raw[0] = raw[1] = 0UL;
 716
 717                 /* Update head pointer of hardware ring-buffer */
 718                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 719                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 720
 721                 /* Handle PPR entry */
 722                 iommu_handle_ppr_entry(iommu, entry);
 723
 724                 /* Refresh ring-buffer information */
 725                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 726                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 727         }
 728 }
 729
 730 #ifdef CONFIG_IRQ_REMAP
 731 static int (*iommu_ga_log_notifier)(u32);
 732
 733 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 734 {
 735         iommu_ga_log_notifier = notifier;
 736
 737         return 0;
 738 }
 739 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 740
 741 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 742 {
 743         u32 head, tail, cnt = 0;
 744
 745         if (iommu->ga_log == NULL)
 746                 return;
 747
 748         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 749         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 750
 751         while (head != tail) {
 752                 volatile u64 *raw;
 753                 u64 log_entry;
 754
 755                 raw = (u64 *)(iommu->ga_log + head);
 756                 cnt++;
 757
 758                 /* Avoid memcpy function-call overhead */
 759                 log_entry = *raw;
 760
 761                 /* Update head pointer of hardware ring-buffer */
 762                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 763                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 764
 765                 /* Handle GA entry */
 766                 switch (GA_REQ_TYPE(log_entry)) {
 767                 case GA_GUEST_NR:
 768                         if (!iommu_ga_log_notifier)
 769                                 break;
 770
 771                         pr_debug("%s: devid=%#x, ga_tag=%#x\n",
 772                                  __func__, GA_DEVID(log_entry),
 773                                  GA_TAG(log_entry));
 774
 775                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 776                                 pr_err("GA log notifier failed.\n");
 777                         break;
 778                 default:
 779                         break;
 780                 }
 781         }
 782 }
 783 #endif /* CONFIG_IRQ_REMAP */
 784
 785 #define AMD_IOMMU_INT_MASK      \
 786         (MMIO_STATUS_EVT_INT_MASK | \
 787          MMIO_STATUS_PPR_INT_MASK | \
 788          MMIO_STATUS_GALOG_INT_MASK)
 789
 790 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 791 {
 792         struct amd_iommu *iommu = (struct amd_iommu *) data;
 793         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 794
 795         while (status & AMD_IOMMU_INT_MASK) {
 796                 /* Enable EVT and PPR and GA interrupts again */
 797                 writel(AMD_IOMMU_INT_MASK,
 798                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 799
 800                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 801                         pr_devel("Processing IOMMU Event Log\n");
 802                         iommu_poll_events(iommu);
 803                 }
 804
 805                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 806                         pr_devel("Processing IOMMU PPR Log\n");
 807                         iommu_poll_ppr_log(iommu);
 808                 }
 809
 810 #ifdef CONFIG_IRQ_REMAP
 811                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 812                         pr_devel("Processing IOMMU GA Log\n");
 813                         iommu_poll_ga_log(iommu);
 814                 }
 815 #endif
 816
 817                 /*
 818                  * Hardware bug: ERBT1312
 819                  * When re-enabling interrupt (by writing 1
 820                  * to clear the bit), the hardware might also try to set
 821                  * the interrupt bit in the event status register.
 822                  * In this scenario, the bit will be set, and disable
 823                  * subsequent interrupts.
 824                  *
 825                  * Workaround: The IOMMU driver should read back the
 826                  * status register and check if the interrupt bits are cleared.
 827                  * If not, driver will need to go through the interrupt handler
 828                  * again and re-clear the bits
 829                  */
 830                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 831         }
 832         return IRQ_HANDLED;
 833 }
 834
 835 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 836 {
 837         return IRQ_WAKE_THREAD;
 838 }
 839
 840 /****************************************************************************
 841  *
 842  * IOMMU command queuing functions
 843  *
 844  ****************************************************************************/
 845
 846 static int wait_on_sem(volatile u64 *sem)
 847 {
 848         int i = 0;
 849
 850         while (*sem == 0 && i < LOOP_TIMEOUT) {
 851                 udelay(1);
 852                 i += 1;
 853         }
 854
 855         if (i == LOOP_TIMEOUT) {
 856                 pr_alert("Completion-Wait loop timed out\n");
 857                 return -EIO;
 858         }
 859
 860         return 0;
 861 }
 862
 863 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 864                                struct iommu_cmd *cmd)
 865 {
 866         u8 *target;
 867
 868         target = iommu->cmd_buf + iommu->cmd_buf_tail;
 869
 870         iommu->cmd_buf_tail += sizeof(*cmd);
 871         iommu->cmd_buf_tail %= CMD_BUFFER_SIZE;
 872
 873         /* Copy command to buffer */
 874         memcpy(target, cmd, sizeof(*cmd));
 875
 876         /* Tell the IOMMU about it */
 877         writel(iommu->cmd_buf_tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 878 }
 879
 880 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 881 {
 882         u64 paddr = iommu_virt_to_phys((void *)address);
 883
 884         WARN_ON(address & 0x7ULL);
 885
 886         memset(cmd, 0, sizeof(*cmd));
 887         cmd->data[0] = lower_32_bits(paddr) | CMD_COMPL_WAIT_STORE_MASK;
 888         cmd->data[1] = upper_32_bits(paddr);
 889         cmd->data[2] = 1;
 890         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 891 }
 892
 893 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 894 {
 895         memset(cmd, 0, sizeof(*cmd));
 896         cmd->data[0] = devid;
 897         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 898 }
 899
 900 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 901                                   size_t size, u16 domid, int pde)
 902 {
 903         u64 pages;
 904         bool s;
 905
 906         pages = iommu_num_pages(address, size, PAGE_SIZE);
 907         s     = false;
 908
 909         if (pages > 1) {
 910                 /*
 911                  * If we have to flush more than one page, flush all
 912                  * TLB entries for this domain
 913                  */
 914                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 915                 s = true;
 916         }
 917
 918         address &= PAGE_MASK;
 919
 920         memset(cmd, 0, sizeof(*cmd));
 921         cmd->data[1] |= domid;
 922         cmd->data[2]  = lower_32_bits(address);
 923         cmd->data[3]  = upper_32_bits(address);
 924         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 925         if (s) /* size bit - we flush more than one 4kb page */
 926                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 927         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 928                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 929 }
 930
 931 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 932                                   u64 address, size_t size)
 933 {
 934         u64 pages;
 935         bool s;
 936
 937         pages = iommu_num_pages(address, size, PAGE_SIZE);
 938         s     = false;
 939
 940         if (pages > 1) {
 941                 /*
 942                  * If we have to flush more than one page, flush all
 943                  * TLB entries for this domain
 944                  */
 945                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 946                 s = true;
 947         }
 948
 949         address &= PAGE_MASK;
 950
 951         memset(cmd, 0, sizeof(*cmd));
 952         cmd->data[0]  = devid;
 953         cmd->data[0] |= (qdep & 0xff) << 24;
 954         cmd->data[1]  = devid;
 955         cmd->data[2]  = lower_32_bits(address);
 956         cmd->data[3]  = upper_32_bits(address);
 957         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 958         if (s)
 959                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 960 }
 961
 962 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 963                                   u64 address, bool size)
 964 {
 965         memset(cmd, 0, sizeof(*cmd));
 966
 967         address &= ~(0xfffULL);
 968
 969         cmd->data[0]  = pasid;
 970         cmd->data[1]  = domid;
 971         cmd->data[2]  = lower_32_bits(address);
 972         cmd->data[3]  = upper_32_bits(address);
 973         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 974         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 975         if (size)
 976                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 977         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 978 }
 979
 980 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 981                                   int qdep, u64 address, bool size)
 982 {
 983         memset(cmd, 0, sizeof(*cmd));
 984
 985         address &= ~(0xfffULL);
 986
 987         cmd->data[0]  = devid;
 988         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 989         cmd->data[0] |= (qdep  & 0xff) << 24;
 990         cmd->data[1]  = devid;
 991         cmd->data[1] |= (pasid & 0xff) << 16;
 992         cmd->data[2]  = lower_32_bits(address);
 993         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 994         cmd->data[3]  = upper_32_bits(address);
 995         if (size)
 996                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 997         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 998 }
 999
1000 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
1001                                int status, int tag, bool gn)
1002 {
1003         memset(cmd, 0, sizeof(*cmd));
1004
1005         cmd->data[0]  = devid;
1006         if (gn) {
1007                 cmd->data[1]  = pasid;
1008                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
1009         }
1010         cmd->data[3]  = tag & 0x1ff;
1011         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
1012
1013         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
1014 }
1015
1016 static void build_inv_all(struct iommu_cmd *cmd)
1017 {
1018         memset(cmd, 0, sizeof(*cmd));
1019         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1020 }
1021
1022 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1023 {
1024         memset(cmd, 0, sizeof(*cmd));
1025         cmd->data[0] = devid;
1026         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1027 }
1028
1029 /*
1030  * Writes the command to the IOMMUs command buffer and informs the
1031  * hardware about the new command.
1032  */
1033 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1034                                       struct iommu_cmd *cmd,
1035                                       bool sync)
1036 {
1037         unsigned int count = 0;
1038         u32 left, next_tail;
1039
1040         next_tail = (iommu->cmd_buf_tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1041 again:
1042         left      = (iommu->cmd_buf_head - next_tail) % CMD_BUFFER_SIZE;
1043
1044         if (left <= 0x20) {
1045                 /* Skip udelay() the first time around */
1046                 if (count++) {
1047                         if (count == LOOP_TIMEOUT) {
1048                                 pr_err("Command buffer timeout\n");
1049                                 return -EIO;
1050                         }
1051
1052                         udelay(1);
1053                 }
1054
1055                 /* Update head and recheck remaining space */
1056                 iommu->cmd_buf_head = readl(iommu->mmio_base +
1057                                             MMIO_CMD_HEAD_OFFSET);
1058
1059                 goto again;
1060         }
1061
1062         copy_cmd_to_buffer(iommu, cmd);
1063
1064         /* Do we need to make sure all commands are processed? */
1065         iommu->need_sync = sync;
1066
1067         return 0;
1068 }
1069
1070 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1071                                     struct iommu_cmd *cmd,
1072                                     bool sync)
1073 {
1074         unsigned long flags;
1075         int ret;
1076
1077         raw_spin_lock_irqsave(&iommu->lock, flags);
1078         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1079         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1080
1081         return ret;
1082 }
1083
1084 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1085 {
1086         return iommu_queue_command_sync(iommu, cmd, true);
1087 }
1088
1089 /*
1090  * This function queues a completion wait command into the command
1091  * buffer of an IOMMU
1092  */
1093 static int iommu_completion_wait(struct amd_iommu *iommu)
1094 {
1095         struct iommu_cmd cmd;
1096         unsigned long flags;
1097         int ret;
1098
1099         if (!iommu->need_sync)
1100                 return 0;
1101
1102
1103         build_completion_wait(&cmd, (u64)&iommu->cmd_sem);
1104
1105         raw_spin_lock_irqsave(&iommu->lock, flags);
1106
1107         iommu->cmd_sem = 0;
1108
1109         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1110         if (ret)
1111                 goto out_unlock;
1112
1113         ret = wait_on_sem(&iommu->cmd_sem);
1114
1115 out_unlock:
1116         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1117
1118         return ret;
1119 }
1120
1121 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1122 {
1123         struct iommu_cmd cmd;
1124
1125         build_inv_dte(&cmd, devid);
1126
1127         return iommu_queue_command(iommu, &cmd);
1128 }
1129
1130 static void amd_iommu_flush_dte_all(struct amd_iommu *iommu)
1131 {
1132         u32 devid;
1133
1134         for (devid = 0; devid <= 0xffff; ++devid)
1135                 iommu_flush_dte(iommu, devid);
1136
1137         iommu_completion_wait(iommu);
1138 }
1139
1140 /*
1141  * This function uses heavy locking and may disable irqs for some time. But
1142  * this is no issue because it is only called during resume.
1143  */
1144 static void amd_iommu_flush_tlb_all(struct amd_iommu *iommu)
1145 {
1146         u32 dom_id;
1147
1148         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1149                 struct iommu_cmd cmd;
1150                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1151                                       dom_id, 1);
1152                 iommu_queue_command(iommu, &cmd);
1153         }
1154
1155         iommu_completion_wait(iommu);
1156 }
1157
1158 static void amd_iommu_flush_all(struct amd_iommu *iommu)
1159 {
1160         struct iommu_cmd cmd;
1161
1162         build_inv_all(&cmd);
1163
1164         iommu_queue_command(iommu, &cmd);
1165         iommu_completion_wait(iommu);
1166 }
1167
1168 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1169 {
1170         struct iommu_cmd cmd;
1171
1172         build_inv_irt(&cmd, devid);
1173
1174         iommu_queue_command(iommu, &cmd);
1175 }
1176
1177 static void amd_iommu_flush_irt_all(struct amd_iommu *iommu)
1178 {
1179         u32 devid;
1180
1181         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1182                 iommu_flush_irt(iommu, devid);
1183
1184         iommu_completion_wait(iommu);
1185 }
1186
1187 void iommu_flush_all_caches(struct amd_iommu *iommu)
1188 {
1189         if (iommu_feature(iommu, FEATURE_IA)) {
1190                 amd_iommu_flush_all(iommu);
1191         } else {
1192                 amd_iommu_flush_dte_all(iommu);
1193                 amd_iommu_flush_irt_all(iommu);
1194                 amd_iommu_flush_tlb_all(iommu);
1195         }
1196 }
1197
1198 /*
1199  * Command send function for flushing on-device TLB
1200  */
1201 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1202                               u64 address, size_t size)
1203 {
1204         struct amd_iommu *iommu;
1205         struct iommu_cmd cmd;
1206         int qdep;
1207
1208         qdep     = dev_data->ats.qdep;
1209         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1210
1211         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1212
1213         return iommu_queue_command(iommu, &cmd);
1214 }
1215
1216 /*
1217  * Command send function for invalidating a device table entry
1218  */
1219 static int device_flush_dte(struct iommu_dev_data *dev_data)
1220 {
1221         struct amd_iommu *iommu;
1222         u16 alias;
1223         int ret;
1224
1225         iommu = amd_iommu_rlookup_table[dev_data->devid];
1226         alias = dev_data->alias;
1227
1228         ret = iommu_flush_dte(iommu, dev_data->devid);
1229         if (!ret && alias != dev_data->devid)
1230                 ret = iommu_flush_dte(iommu, alias);
1231         if (ret)
1232                 return ret;
1233
1234         if (dev_data->ats.enabled)
1235                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1236
1237         return ret;
1238 }
1239
1240 /*
1241  * TLB invalidation function which is called from the mapping functions.
1242  * It invalidates a single PTE if the range to flush is within a single
1243  * page. Otherwise it flushes the whole TLB of the IOMMU.
1244  */
1245 static void __domain_flush_pages(struct protection_domain *domain,
1246                                  u64 address, size_t size, int pde)
1247 {
1248         struct iommu_dev_data *dev_data;
1249         struct iommu_cmd cmd;
1250         int ret = 0, i;
1251
1252         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1253
1254         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1255                 if (!domain->dev_iommu[i])
1256                         continue;
1257
1258                 /*
1259                  * Devices of this domain are behind this IOMMU
1260                  * We need a TLB flush
1261                  */
1262                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1263         }
1264
1265         list_for_each_entry(dev_data, &domain->dev_list, list) {
1266
1267                 if (!dev_data->ats.enabled)
1268                         continue;
1269
1270                 ret |= device_flush_iotlb(dev_data, address, size);
1271         }
1272
1273         WARN_ON(ret);
1274 }
1275
1276 static void domain_flush_pages(struct protection_domain *domain,
1277                                u64 address, size_t size)
1278 {
1279         __domain_flush_pages(domain, address, size, 0);
1280 }
1281
1282 /* Flush the whole IO/TLB for a given protection domain */
1283 static void domain_flush_tlb(struct protection_domain *domain)
1284 {
1285         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1286 }
1287
1288 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1289 static void domain_flush_tlb_pde(struct protection_domain *domain)
1290 {
1291         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1292 }
1293
1294 static void domain_flush_complete(struct protection_domain *domain)
1295 {
1296         int i;
1297
1298         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1299                 if (domain && !domain->dev_iommu[i])
1300                         continue;
1301
1302                 /*
1303                  * Devices of this domain are behind this IOMMU
1304                  * We need to wait for completion of all commands.
1305                  */
1306                 iommu_completion_wait(amd_iommus[i]);
1307         }
1308 }
1309
1310
1311 /*
1312  * This function flushes the DTEs for all devices in domain
1313  */
1314 static void domain_flush_devices(struct protection_domain *domain)
1315 {
1316         struct iommu_dev_data *dev_data;
1317
1318         list_for_each_entry(dev_data, &domain->dev_list, list)
1319                 device_flush_dte(dev_data);
1320 }
1321
1322 /****************************************************************************
1323  *
1324  * The functions below are used the create the page table mappings for
1325  * unity mapped regions.
1326  *
1327  ****************************************************************************/
1328
1329 static void free_page_list(struct page *freelist)
1330 {
1331         while (freelist != NULL) {
1332                 unsigned long p = (unsigned long)page_address(freelist);
1333                 freelist = freelist->freelist;
1334                 free_page(p);
1335         }
1336 }
1337
1338 static struct page *free_pt_page(unsigned long pt, struct page *freelist)
1339 {
1340         struct page *p = virt_to_page((void *)pt);
1341
1342         p->freelist = freelist;
1343
1344         return p;
1345 }
1346
1347 #define DEFINE_FREE_PT_FN(LVL, FN)                                              \
1348 static struct page *free_pt_##LVL (unsigned long __pt, struct page *freelist)   \
1349 {                                                                               \
1350         unsigned long p;                                                        \
1351         u64 *pt;                                                                \
1352         int i;                                                                  \
1353                                                                                 \
1354         pt = (u64 *)__pt;                                                       \
1355                                                                                 \
1356         for (i = 0; i < 512; ++i) {                                             \
1357                 /* PTE present? */                                              \
1358                 if (!IOMMU_PTE_PRESENT(pt[i]))                                  \
1359                         continue;                                               \
1360                                                                                 \
1361                 /* Large PTE? */                                                \
1362                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                                 \
1363                     PM_PTE_LEVEL(pt[i]) == 7)                                   \
1364                         continue;                                               \
1365                                                                                 \
1366                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);                       \
1367                 freelist = FN(p, freelist);                                     \
1368         }                                                                       \
1369                                                                                 \
1370         return free_pt_page((unsigned long)pt, freelist);                       \
1371 }
1372
1373 DEFINE_FREE_PT_FN(l2, free_pt_page)
1374 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1375 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1376 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1377 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1378
1379 static struct page *free_sub_pt(unsigned long root, int mode,
1380                                 struct page *freelist)
1381 {
1382         switch (mode) {
1383         case PAGE_MODE_NONE:
1384         case PAGE_MODE_7_LEVEL:
1385                 break;
1386         case PAGE_MODE_1_LEVEL:
1387                 freelist = free_pt_page(root, freelist);
1388                 break;
1389         case PAGE_MODE_2_LEVEL:
1390                 freelist = free_pt_l2(root, freelist);
1391                 break;
1392         case PAGE_MODE_3_LEVEL:
1393                 freelist = free_pt_l3(root, freelist);
1394                 break;
1395         case PAGE_MODE_4_LEVEL:
1396                 freelist = free_pt_l4(root, freelist);
1397                 break;
1398         case PAGE_MODE_5_LEVEL:
1399                 freelist = free_pt_l5(root, freelist);
1400                 break;
1401         case PAGE_MODE_6_LEVEL:
1402                 freelist = free_pt_l6(root, freelist);
1403                 break;
1404         default:
1405                 BUG();
1406         }
1407
1408         return freelist;
1409 }
1410
1411 static void free_pagetable(struct protection_domain *domain)
1412 {
1413         unsigned long root = (unsigned long)domain->pt_root;
1414         struct page *freelist = NULL;
1415
1416         BUG_ON(domain->mode < PAGE_MODE_NONE ||
1417                domain->mode > PAGE_MODE_6_LEVEL);
1418
1419         free_sub_pt(root, domain->mode, freelist);
1420
1421         free_page_list(freelist);
1422 }
1423
1424 /*
1425  * This function is used to add another level to an IO page table. Adding
1426  * another level increases the size of the address space by 9 bits to a size up
1427  * to 64 bits.
1428  */
1429 static bool increase_address_space(struct protection_domain *domain,
1430                                    gfp_t gfp)
1431 {
1432         u64 *pte;
1433
1434         if (domain->mode == PAGE_MODE_6_LEVEL)
1435                 /* address space already 64 bit large */
1436                 return false;
1437
1438         pte = (void *)get_zeroed_page(gfp);
1439         if (!pte)
1440                 return false;
1441
1442         *pte             = PM_LEVEL_PDE(domain->mode,
1443                                         iommu_virt_to_phys(domain->pt_root));
1444         domain->pt_root  = pte;
1445         domain->mode    += 1;
1446         domain->updated  = true;
1447
1448         return true;
1449 }
1450
1451 static u64 *alloc_pte(struct protection_domain *domain,
1452                       unsigned long address,
1453                       unsigned long page_size,
1454                       u64 **pte_page,
1455                       gfp_t gfp)
1456 {
1457         int level, end_lvl;
1458         u64 *pte, *page;
1459
1460         BUG_ON(!is_power_of_2(page_size));
1461
1462         while (address > PM_LEVEL_SIZE(domain->mode))
1463                 increase_address_space(domain, gfp);
1464
1465         level   = domain->mode - 1;
1466         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1467         address = PAGE_SIZE_ALIGN(address, page_size);
1468         end_lvl = PAGE_SIZE_LEVEL(page_size);
1469
1470         while (level > end_lvl) {
1471                 u64 __pte, __npte;
1472                 int pte_level;
1473
1474                 __pte     = *pte;
1475                 pte_level = PM_PTE_LEVEL(__pte);
1476
1477                 if (!IOMMU_PTE_PRESENT(__pte) ||
1478                     pte_level == PAGE_MODE_7_LEVEL) {
1479                         page = (u64 *)get_zeroed_page(gfp);
1480                         if (!page)
1481                                 return NULL;
1482
1483                         __npte = PM_LEVEL_PDE(level, iommu_virt_to_phys(page));
1484
1485                         /* pte could have been changed somewhere. */
1486                         if (cmpxchg64(pte, __pte, __npte) != __pte)
1487                                 free_page((unsigned long)page);
1488                         else if (pte_level == PAGE_MODE_7_LEVEL)
1489                                 domain->updated = true;
1490
1491                         continue;
1492                 }
1493
1494                 /* No level skipping support yet */
1495                 if (pte_level != level)
1496                         return NULL;
1497
1498                 level -= 1;
1499
1500                 pte = IOMMU_PTE_PAGE(__pte);
1501
1502                 if (pte_page && level == end_lvl)
1503                         *pte_page = pte;
1504
1505                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1506         }
1507
1508         return pte;
1509 }
1510
1511 /*
1512  * This function checks if there is a PTE for a given dma address. If
1513  * there is one, it returns the pointer to it.
1514  */
1515 static u64 *fetch_pte(struct protection_domain *domain,
1516                       unsigned long address,
1517                       unsigned long *page_size)
1518 {
1519         int level;
1520         u64 *pte;
1521
1522         *page_size = 0;
1523
1524         if (address > PM_LEVEL_SIZE(domain->mode))
1525                 return NULL;
1526
1527         level      =  domain->mode - 1;
1528         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1529         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1530
1531         while (level > 0) {
1532
1533                 /* Not Present */
1534                 if (!IOMMU_PTE_PRESENT(*pte))
1535                         return NULL;
1536
1537                 /* Large PTE */
1538                 if (PM_PTE_LEVEL(*pte) == 7 ||
1539                     PM_PTE_LEVEL(*pte) == 0)
1540                         break;
1541
1542                 /* No level skipping support yet */
1543                 if (PM_PTE_LEVEL(*pte) != level)
1544                         return NULL;
1545
1546                 level -= 1;
1547
1548                 /* Walk to the next level */
1549                 pte        = IOMMU_PTE_PAGE(*pte);
1550                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1551                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1552         }
1553
1554         if (PM_PTE_LEVEL(*pte) == 0x07) {
1555                 unsigned long pte_mask;
1556
1557                 /*
1558                  * If we have a series of large PTEs, make
1559                  * sure to return a pointer to the first one.
1560                  */
1561                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1562                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1563                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1564         }
1565
1566         return pte;
1567 }
1568
1569 static struct page *free_clear_pte(u64 *pte, u64 pteval, struct page *freelist)
1570 {
1571         unsigned long pt;
1572         int mode;
1573
1574         while (cmpxchg64(pte, pteval, 0) != pteval) {
1575                 pr_warn("AMD-Vi: IOMMU pte changed since we read it\n");
1576                 pteval = *pte;
1577         }
1578
1579         if (!IOMMU_PTE_PRESENT(pteval))
1580                 return freelist;
1581
1582         pt   = (unsigned long)IOMMU_PTE_PAGE(pteval);
1583         mode = IOMMU_PTE_MODE(pteval);
1584
1585         return free_sub_pt(pt, mode, freelist);
1586 }
1587
1588 /*
1589  * Generic mapping functions. It maps a physical address into a DMA
1590  * address space. It allocates the page table pages if necessary.
1591  * In the future it can be extended to a generic mapping function
1592  * supporting all features of AMD IOMMU page tables like level skipping
1593  * and full 64 bit address spaces.
1594  */
1595 static int iommu_map_page(struct protection_domain *dom,
1596                           unsigned long bus_addr,
1597                           unsigned long phys_addr,
1598                           unsigned long page_size,
1599                           int prot,
1600                           gfp_t gfp)
1601 {
1602         struct page *freelist = NULL;
1603         u64 __pte, *pte;
1604         int i, count;
1605
1606         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1607         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1608
1609         if (!(prot & IOMMU_PROT_MASK))
1610                 return -EINVAL;
1611
1612         count = PAGE_SIZE_PTE_COUNT(page_size);
1613         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp);
1614
1615         if (!pte)
1616                 return -ENOMEM;
1617
1618         for (i = 0; i < count; ++i)
1619                 freelist = free_clear_pte(&pte[i], pte[i], freelist);
1620
1621         if (freelist != NULL)
1622                 dom->updated = true;
1623
1624         if (count > 1) {
1625                 __pte = PAGE_SIZE_PTE(__sme_set(phys_addr), page_size);
1626                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1627         } else
1628                 __pte = __sme_set(phys_addr) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1629
1630         if (prot & IOMMU_PROT_IR)
1631                 __pte |= IOMMU_PTE_IR;
1632         if (prot & IOMMU_PROT_IW)
1633                 __pte |= IOMMU_PTE_IW;
1634
1635         for (i = 0; i < count; ++i)
1636                 pte[i] = __pte;
1637
1638         update_domain(dom);
1639
1640         /* Everything flushed out, free pages now */
1641         free_page_list(freelist);
1642
1643         return 0;
1644 }
1645
1646 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1647                                       unsigned long bus_addr,
1648                                       unsigned long page_size)
1649 {
1650         unsigned long long unmapped;
1651         unsigned long unmap_size;
1652         u64 *pte;
1653
1654         BUG_ON(!is_power_of_2(page_size));
1655
1656         unmapped = 0;
1657
1658         while (unmapped < page_size) {
1659
1660                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1661
1662                 if (pte) {
1663                         int i, count;
1664
1665                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1666                         for (i = 0; i < count; i++)
1667                                 pte[i] = 0ULL;
1668                 }
1669
1670                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1671                 unmapped += unmap_size;
1672         }
1673
1674         BUG_ON(unmapped && !is_power_of_2(unmapped));
1675
1676         return unmapped;
1677 }
1678
1679 /****************************************************************************
1680  *
1681  * The next functions belong to the address allocator for the dma_ops
1682  * interface functions.
1683  *
1684  ****************************************************************************/
1685
1686
1687 static unsigned long dma_ops_alloc_iova(struct device *dev,
1688                                         struct dma_ops_domain *dma_dom,
1689                                         unsigned int pages, u64 dma_mask)
1690 {
1691         unsigned long pfn = 0;
1692
1693         pages = __roundup_pow_of_two(pages);
1694
1695         if (dma_mask > DMA_BIT_MASK(32))
1696                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1697                                       IOVA_PFN(DMA_BIT_MASK(32)), false);
1698
1699         if (!pfn)
1700                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1701                                       IOVA_PFN(dma_mask), true);
1702
1703         return (pfn << PAGE_SHIFT);
1704 }
1705
1706 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1707                               unsigned long address,
1708                               unsigned int pages)
1709 {
1710         pages = __roundup_pow_of_two(pages);
1711         address >>= PAGE_SHIFT;
1712
1713         free_iova_fast(&dma_dom->iovad, address, pages);
1714 }
1715
1716 /****************************************************************************
1717  *
1718  * The next functions belong to the domain allocation. A domain is
1719  * allocated for every IOMMU as the default domain. If device isolation
1720  * is enabled, every device get its own domain. The most important thing
1721  * about domains is the page table mapping the DMA address space they
1722  * contain.
1723  *
1724  ****************************************************************************/
1725
1726 /*
1727  * This function adds a protection domain to the global protection domain list
1728  */
1729 static void add_domain_to_list(struct protection_domain *domain)
1730 {
1731         unsigned long flags;
1732
1733         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1734         list_add(&domain->list, &amd_iommu_pd_list);
1735         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1736 }
1737
1738 /*
1739  * This function removes a protection domain to the global
1740  * protection domain list
1741  */
1742 static void del_domain_from_list(struct protection_domain *domain)
1743 {
1744         unsigned long flags;
1745
1746         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1747         list_del(&domain->list);
1748         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1749 }
1750
1751 static u16 domain_id_alloc(void)
1752 {
1753         int id;
1754
1755         spin_lock(&pd_bitmap_lock);
1756         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1757         BUG_ON(id == 0);
1758         if (id > 0 && id < MAX_DOMAIN_ID)
1759                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1760         else
1761                 id = 0;
1762         spin_unlock(&pd_bitmap_lock);
1763
1764         return id;
1765 }
1766
1767 static void domain_id_free(int id)
1768 {
1769         spin_lock(&pd_bitmap_lock);
1770         if (id > 0 && id < MAX_DOMAIN_ID)
1771                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1772         spin_unlock(&pd_bitmap_lock);
1773 }
1774
1775 static void free_gcr3_tbl_level1(u64 *tbl)
1776 {
1777         u64 *ptr;
1778         int i;
1779
1780         for (i = 0; i < 512; ++i) {
1781                 if (!(tbl[i] & GCR3_VALID))
1782                         continue;
1783
1784                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1785
1786                 free_page((unsigned long)ptr);
1787         }
1788 }
1789
1790 static void free_gcr3_tbl_level2(u64 *tbl)
1791 {
1792         u64 *ptr;
1793         int i;
1794
1795         for (i = 0; i < 512; ++i) {
1796                 if (!(tbl[i] & GCR3_VALID))
1797                         continue;
1798
1799                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1800
1801                 free_gcr3_tbl_level1(ptr);
1802         }
1803 }
1804
1805 static void free_gcr3_table(struct protection_domain *domain)
1806 {
1807         if (domain->glx == 2)
1808                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1809         else if (domain->glx == 1)
1810                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1811         else
1812                 BUG_ON(domain->glx != 0);
1813
1814         free_page((unsigned long)domain->gcr3_tbl);
1815 }
1816
1817 static void dma_ops_domain_flush_tlb(struct dma_ops_domain *dom)
1818 {
1819         domain_flush_tlb(&dom->domain);
1820         domain_flush_complete(&dom->domain);
1821 }
1822
1823 static void iova_domain_flush_tlb(struct iova_domain *iovad)
1824 {
1825         struct dma_ops_domain *dom;
1826
1827         dom = container_of(iovad, struct dma_ops_domain, iovad);
1828
1829         dma_ops_domain_flush_tlb(dom);
1830 }
1831
1832 /*
1833  * Free a domain, only used if something went wrong in the
1834  * allocation path and we need to free an already allocated page table
1835  */
1836 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1837 {
1838         if (!dom)
1839                 return;
1840
1841         del_domain_from_list(&dom->domain);
1842
1843         put_iova_domain(&dom->iovad);
1844
1845         free_pagetable(&dom->domain);
1846
1847         if (dom->domain.id)
1848                 domain_id_free(dom->domain.id);
1849
1850         kfree(dom);
1851 }
1852
1853 /*
1854  * Allocates a new protection domain usable for the dma_ops functions.
1855  * It also initializes the page table and the address allocator data
1856  * structures required for the dma_ops interface
1857  */
1858 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1859 {
1860         struct dma_ops_domain *dma_dom;
1861
1862         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1863         if (!dma_dom)
1864                 return NULL;
1865
1866         if (protection_domain_init(&dma_dom->domain))
1867                 goto free_dma_dom;
1868
1869         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
1870         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1871         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1872         if (!dma_dom->domain.pt_root)
1873                 goto free_dma_dom;
1874
1875         init_iova_domain(&dma_dom->iovad, PAGE_SIZE, IOVA_START_PFN);
1876
1877         if (init_iova_flush_queue(&dma_dom->iovad, iova_domain_flush_tlb, NULL))
1878                 goto free_dma_dom;
1879
1880         /* Initialize reserved ranges */
1881         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
1882
1883         add_domain_to_list(&dma_dom->domain);
1884
1885         return dma_dom;
1886
1887 free_dma_dom:
1888         dma_ops_domain_free(dma_dom);
1889
1890         return NULL;
1891 }
1892
1893 /*
1894  * little helper function to check whether a given protection domain is a
1895  * dma_ops domain
1896  */
1897 static bool dma_ops_domain(struct protection_domain *domain)
1898 {
1899         return domain->flags & PD_DMA_OPS_MASK;
1900 }
1901
1902 static void set_dte_entry(u16 devid, struct protection_domain *domain,
1903                           bool ats, bool ppr)
1904 {
1905         u64 pte_root = 0;
1906         u64 flags = 0;
1907
1908         if (domain->mode != PAGE_MODE_NONE)
1909                 pte_root = iommu_virt_to_phys(domain->pt_root);
1910
1911         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1912                     << DEV_ENTRY_MODE_SHIFT;
1913         pte_root |= DTE_FLAG_IR | DTE_FLAG_IW | DTE_FLAG_V | DTE_FLAG_TV;
1914
1915         flags = amd_iommu_dev_table[devid].data[1];
1916
1917         if (ats)
1918                 flags |= DTE_FLAG_IOTLB;
1919
1920         if (ppr) {
1921                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
1922
1923                 if (iommu_feature(iommu, FEATURE_EPHSUP))
1924                         pte_root |= 1ULL << DEV_ENTRY_PPR;
1925         }
1926
1927         if (domain->flags & PD_IOMMUV2_MASK) {
1928                 u64 gcr3 = iommu_virt_to_phys(domain->gcr3_tbl);
1929                 u64 glx  = domain->glx;
1930                 u64 tmp;
1931
1932                 pte_root |= DTE_FLAG_GV;
1933                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1934
1935                 /* First mask out possible old values for GCR3 table */
1936                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1937                 flags    &= ~tmp;
1938
1939                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1940                 flags    &= ~tmp;
1941
1942                 /* Encode GCR3 table into DTE */
1943                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1944                 pte_root |= tmp;
1945
1946                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1947                 flags    |= tmp;
1948
1949                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1950                 flags    |= tmp;
1951         }
1952
1953         flags &= ~DEV_DOMID_MASK;
1954         flags |= domain->id;
1955
1956         amd_iommu_dev_table[devid].data[1]  = flags;
1957         amd_iommu_dev_table[devid].data[0]  = pte_root;
1958 }
1959
1960 static void clear_dte_entry(u16 devid)
1961 {
1962         /* remove entry from the device table seen by the hardware */
1963         amd_iommu_dev_table[devid].data[0]  = DTE_FLAG_V | DTE_FLAG_TV;
1964         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
1965
1966         amd_iommu_apply_erratum_63(devid);
1967 }
1968
1969 static void do_attach(struct iommu_dev_data *dev_data,
1970                       struct protection_domain *domain)
1971 {
1972         struct amd_iommu *iommu;
1973         u16 alias;
1974         bool ats;
1975
1976         iommu = amd_iommu_rlookup_table[dev_data->devid];
1977         alias = dev_data->alias;
1978         ats   = dev_data->ats.enabled;
1979
1980         /* Update data structures */
1981         dev_data->domain = domain;
1982         list_add(&dev_data->list, &domain->dev_list);
1983
1984         /* Do reference counting */
1985         domain->dev_iommu[iommu->index] += 1;
1986         domain->dev_cnt                 += 1;
1987
1988         /* Update device table */
1989         set_dte_entry(dev_data->devid, domain, ats, dev_data->iommu_v2);
1990         if (alias != dev_data->devid)
1991                 set_dte_entry(alias, domain, ats, dev_data->iommu_v2);
1992
1993         device_flush_dte(dev_data);
1994 }
1995
1996 static void do_detach(struct iommu_dev_data *dev_data)
1997 {
1998         struct protection_domain *domain = dev_data->domain;
1999         struct amd_iommu *iommu;
2000         u16 alias;
2001
2002         iommu = amd_iommu_rlookup_table[dev_data->devid];
2003         alias = dev_data->alias;
2004
2005         /* Update data structures */
2006         dev_data->domain = NULL;
2007         list_del(&dev_data->list);
2008         clear_dte_entry(dev_data->devid);
2009         if (alias != dev_data->devid)
2010                 clear_dte_entry(alias);
2011
2012         /* Flush the DTE entry */
2013         device_flush_dte(dev_data);
2014
2015         /* Flush IOTLB */
2016         domain_flush_tlb_pde(domain);
2017
2018         /* Wait for the flushes to finish */
2019         domain_flush_complete(domain);
2020
2021         /* decrease reference counters - needs to happen after the flushes */
2022         domain->dev_iommu[iommu->index] -= 1;
2023         domain->dev_cnt                 -= 1;
2024 }
2025
2026 /*
2027  * If a device is not yet associated with a domain, this function makes the
2028  * device visible in the domain
2029  */
2030 static int __attach_device(struct iommu_dev_data *dev_data,
2031                            struct protection_domain *domain)
2032 {
2033         int ret;
2034
2035         /* lock domain */
2036         spin_lock(&domain->lock);
2037
2038         ret = -EBUSY;
2039         if (dev_data->domain != NULL)
2040                 goto out_unlock;
2041
2042         /* Attach alias group root */
2043         do_attach(dev_data, domain);
2044
2045         ret = 0;
2046
2047 out_unlock:
2048
2049         /* ready */
2050         spin_unlock(&domain->lock);
2051
2052         return ret;
2053 }
2054
2055
2056 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2057 {
2058         pci_disable_ats(pdev);
2059         pci_disable_pri(pdev);
2060         pci_disable_pasid(pdev);
2061 }
2062
2063 /* FIXME: Change generic reset-function to do the same */
2064 static int pri_reset_while_enabled(struct pci_dev *pdev)
2065 {
2066         u16 control;
2067         int pos;
2068
2069         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2070         if (!pos)
2071                 return -EINVAL;
2072
2073         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2074         control |= PCI_PRI_CTRL_RESET;
2075         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2076
2077         return 0;
2078 }
2079
2080 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2081 {
2082         bool reset_enable;
2083         int reqs, ret;
2084
2085         /* FIXME: Hardcode number of outstanding requests for now */
2086         reqs = 32;
2087         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2088                 reqs = 1;
2089         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2090
2091         /* Only allow access to user-accessible pages */
2092         ret = pci_enable_pasid(pdev, 0);
2093         if (ret)
2094                 goto out_err;
2095
2096         /* First reset the PRI state of the device */
2097         ret = pci_reset_pri(pdev);
2098         if (ret)
2099                 goto out_err;
2100
2101         /* Enable PRI */
2102         ret = pci_enable_pri(pdev, reqs);
2103         if (ret)
2104                 goto out_err;
2105
2106         if (reset_enable) {
2107                 ret = pri_reset_while_enabled(pdev);
2108                 if (ret)
2109                         goto out_err;
2110         }
2111
2112         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2113         if (ret)
2114                 goto out_err;
2115
2116         return 0;
2117
2118 out_err:
2119         pci_disable_pri(pdev);
2120         pci_disable_pasid(pdev);
2121
2122         return ret;
2123 }
2124
2125 /* FIXME: Move this to PCI code */
2126 #define PCI_PRI_TLP_OFF         (1 << 15)
2127
2128 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2129 {
2130         u16 status;
2131         int pos;
2132
2133         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2134         if (!pos)
2135                 return false;
2136
2137         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2138
2139         return (status & PCI_PRI_TLP_OFF) ? true : false;
2140 }
2141
2142 /*
2143  * If a device is not yet associated with a domain, this function makes the
2144  * device visible in the domain
2145  */
2146 static int attach_device(struct device *dev,
2147                          struct protection_domain *domain)
2148 {
2149         struct pci_dev *pdev;
2150         struct iommu_dev_data *dev_data;
2151         unsigned long flags;
2152         int ret;
2153
2154         dev_data = get_dev_data(dev);
2155
2156         if (!dev_is_pci(dev))
2157                 goto skip_ats_check;
2158
2159         pdev = to_pci_dev(dev);
2160         if (domain->flags & PD_IOMMUV2_MASK) {
2161                 if (!dev_data->passthrough)
2162                         return -EINVAL;
2163
2164                 if (dev_data->iommu_v2) {
2165                         if (pdev_iommuv2_enable(pdev) != 0)
2166                                 return -EINVAL;
2167
2168                         dev_data->ats.enabled = true;
2169                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2170                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2171                 }
2172         } else if (amd_iommu_iotlb_sup &&
2173                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2174                 dev_data->ats.enabled = true;
2175                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2176         }
2177
2178 skip_ats_check:
2179         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2180         ret = __attach_device(dev_data, domain);
2181         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2182
2183         /*
2184          * We might boot into a crash-kernel here. The crashed kernel
2185          * left the caches in the IOMMU dirty. So we have to flush
2186          * here to evict all dirty stuff.
2187          */
2188         domain_flush_tlb_pde(domain);
2189
2190         return ret;
2191 }
2192
2193 /*
2194  * Removes a device from a protection domain (unlocked)
2195  */
2196 static void __detach_device(struct iommu_dev_data *dev_data)
2197 {
2198         struct protection_domain *domain;
2199
2200         domain = dev_data->domain;
2201
2202         spin_lock(&domain->lock);
2203
2204         do_detach(dev_data);
2205
2206         spin_unlock(&domain->lock);
2207 }
2208
2209 /*
2210  * Removes a device from a protection domain (with devtable_lock held)
2211  */
2212 static void detach_device(struct device *dev)
2213 {
2214         struct protection_domain *domain;
2215         struct iommu_dev_data *dev_data;
2216         unsigned long flags;
2217
2218         dev_data = get_dev_data(dev);
2219         domain   = dev_data->domain;
2220
2221         /*
2222          * First check if the device is still attached. It might already
2223          * be detached from its domain because the generic
2224          * iommu_detach_group code detached it and we try again here in
2225          * our alias handling.
2226          */
2227         if (WARN_ON(!dev_data->domain))
2228                 return;
2229
2230         /* lock device table */
2231         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2232         __detach_device(dev_data);
2233         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2234
2235         if (!dev_is_pci(dev))
2236                 return;
2237
2238         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2239                 pdev_iommuv2_disable(to_pci_dev(dev));
2240         else if (dev_data->ats.enabled)
2241                 pci_disable_ats(to_pci_dev(dev));
2242
2243         dev_data->ats.enabled = false;
2244 }
2245
2246 static int amd_iommu_add_device(struct device *dev)
2247 {
2248         struct iommu_dev_data *dev_data;
2249         struct iommu_domain *domain;
2250         struct amd_iommu *iommu;
2251         int ret, devid;
2252
2253         if (!check_device(dev) || get_dev_data(dev))
2254                 return 0;
2255
2256         devid = get_device_id(dev);
2257         if (devid < 0)
2258                 return devid;
2259
2260         iommu = amd_iommu_rlookup_table[devid];
2261
2262         ret = iommu_init_device(dev);
2263         if (ret) {
2264                 if (ret != -ENOTSUPP)
2265                         dev_err(dev, "Failed to initialize - trying to proceed anyway\n");
2266
2267                 iommu_ignore_device(dev);
2268                 dev->dma_ops = NULL;
2269                 goto out;
2270         }
2271         init_iommu_group(dev);
2272
2273         dev_data = get_dev_data(dev);
2274
2275         BUG_ON(!dev_data);
2276
2277         if (iommu_pass_through || dev_data->iommu_v2)
2278                 iommu_request_dm_for_dev(dev);
2279
2280         /* Domains are initialized for this device - have a look what we ended up with */
2281         domain = iommu_get_domain_for_dev(dev);
2282         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2283                 dev_data->passthrough = true;
2284         else
2285                 dev->dma_ops = &amd_iommu_dma_ops;
2286
2287 out:
2288         iommu_completion_wait(iommu);
2289
2290         return 0;
2291 }
2292
2293 static void amd_iommu_remove_device(struct device *dev)
2294 {
2295         struct amd_iommu *iommu;
2296         int devid;
2297
2298         if (!check_device(dev))
2299                 return;
2300
2301         devid = get_device_id(dev);
2302         if (devid < 0)
2303                 return;
2304
2305         iommu = amd_iommu_rlookup_table[devid];
2306
2307         iommu_uninit_device(dev);
2308         iommu_completion_wait(iommu);
2309 }
2310
2311 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2312 {
2313         if (dev_is_pci(dev))
2314                 return pci_device_group(dev);
2315
2316         return acpihid_device_group(dev);
2317 }
2318
2319 /*****************************************************************************
2320  *
2321  * The next functions belong to the dma_ops mapping/unmapping code.
2322  *
2323  *****************************************************************************/
2324
2325 /*
2326  * In the dma_ops path we only have the struct device. This function
2327  * finds the corresponding IOMMU, the protection domain and the
2328  * requestor id for a given device.
2329  * If the device is not yet associated with a domain this is also done
2330  * in this function.
2331  */
2332 static struct protection_domain *get_domain(struct device *dev)
2333 {
2334         struct protection_domain *domain;
2335         struct iommu_domain *io_domain;
2336
2337         if (!check_device(dev))
2338                 return ERR_PTR(-EINVAL);
2339
2340         domain = get_dev_data(dev)->domain;
2341         if (domain == NULL && get_dev_data(dev)->defer_attach) {
2342                 get_dev_data(dev)->defer_attach = false;
2343                 io_domain = iommu_get_domain_for_dev(dev);
2344                 domain = to_pdomain(io_domain);
2345                 attach_device(dev, domain);
2346         }
2347         if (domain == NULL)
2348                 return ERR_PTR(-EBUSY);
2349
2350         if (!dma_ops_domain(domain))
2351                 return ERR_PTR(-EBUSY);
2352
2353         return domain;
2354 }
2355
2356 static void update_device_table(struct protection_domain *domain)
2357 {
2358         struct iommu_dev_data *dev_data;
2359
2360         list_for_each_entry(dev_data, &domain->dev_list, list) {
2361                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled,
2362                               dev_data->iommu_v2);
2363
2364                 if (dev_data->devid == dev_data->alias)
2365                         continue;
2366
2367                 /* There is an alias, update device table entry for it */
2368                 set_dte_entry(dev_data->alias, domain, dev_data->ats.enabled,
2369                               dev_data->iommu_v2);
2370         }
2371 }
2372
2373 static void update_domain(struct protection_domain *domain)
2374 {
2375         if (!domain->updated)
2376                 return;
2377
2378         update_device_table(domain);
2379
2380         domain_flush_devices(domain);
2381         domain_flush_tlb_pde(domain);
2382
2383         domain->updated = false;
2384 }
2385
2386 static int dir2prot(enum dma_data_direction direction)
2387 {
2388         if (direction == DMA_TO_DEVICE)
2389                 return IOMMU_PROT_IR;
2390         else if (direction == DMA_FROM_DEVICE)
2391                 return IOMMU_PROT_IW;
2392         else if (direction == DMA_BIDIRECTIONAL)
2393                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2394         else
2395                 return 0;
2396 }
2397
2398 /*
2399  * This function contains common code for mapping of a physically
2400  * contiguous memory region into DMA address space. It is used by all
2401  * mapping functions provided with this IOMMU driver.
2402  * Must be called with the domain lock held.
2403  */
2404 static dma_addr_t __map_single(struct device *dev,
2405                                struct dma_ops_domain *dma_dom,
2406                                phys_addr_t paddr,
2407                                size_t size,
2408                                enum dma_data_direction direction,
2409                                u64 dma_mask)
2410 {
2411         dma_addr_t offset = paddr & ~PAGE_MASK;
2412         dma_addr_t address, start, ret;
2413         unsigned int pages;
2414         int prot = 0;
2415         int i;
2416
2417         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2418         paddr &= PAGE_MASK;
2419
2420         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2421         if (!address)
2422                 goto out;
2423
2424         prot = dir2prot(direction);
2425
2426         start = address;
2427         for (i = 0; i < pages; ++i) {
2428                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2429                                      PAGE_SIZE, prot, GFP_ATOMIC);
2430                 if (ret)
2431                         goto out_unmap;
2432
2433                 paddr += PAGE_SIZE;
2434                 start += PAGE_SIZE;
2435         }
2436         address += offset;
2437
2438         if (unlikely(amd_iommu_np_cache)) {
2439                 domain_flush_pages(&dma_dom->domain, address, size);
2440                 domain_flush_complete(&dma_dom->domain);
2441         }
2442
2443 out:
2444         return address;
2445
2446 out_unmap:
2447
2448         for (--i; i >= 0; --i) {
2449                 start -= PAGE_SIZE;
2450                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2451         }
2452
2453         domain_flush_tlb(&dma_dom->domain);
2454         domain_flush_complete(&dma_dom->domain);
2455
2456         dma_ops_free_iova(dma_dom, address, pages);
2457
2458         return DMA_MAPPING_ERROR;
2459 }
2460
2461 /*
2462  * Does the reverse of the __map_single function. Must be called with
2463  * the domain lock held too
2464  */
2465 static void __unmap_single(struct dma_ops_domain *dma_dom,
2466                            dma_addr_t dma_addr,
2467                            size_t size,
2468                            int dir)
2469 {
2470         dma_addr_t i, start;
2471         unsigned int pages;
2472
2473         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2474         dma_addr &= PAGE_MASK;
2475         start = dma_addr;
2476
2477         for (i = 0; i < pages; ++i) {
2478                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2479                 start += PAGE_SIZE;
2480         }
2481
2482         if (amd_iommu_unmap_flush) {
2483                 domain_flush_tlb(&dma_dom->domain);
2484                 domain_flush_complete(&dma_dom->domain);
2485                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2486         } else {
2487                 pages = __roundup_pow_of_two(pages);
2488                 queue_iova(&dma_dom->iovad, dma_addr >> PAGE_SHIFT, pages, 0);
2489         }
2490 }
2491
2492 /*
2493  * The exported map_single function for dma_ops.
2494  */
2495 static dma_addr_t map_page(struct device *dev, struct page *page,
2496                            unsigned long offset, size_t size,
2497                            enum dma_data_direction dir,
2498                            unsigned long attrs)
2499 {
2500         phys_addr_t paddr = page_to_phys(page) + offset;
2501         struct protection_domain *domain;
2502         struct dma_ops_domain *dma_dom;
2503         u64 dma_mask;
2504
2505         domain = get_domain(dev);
2506         if (PTR_ERR(domain) == -EINVAL)
2507                 return (dma_addr_t)paddr;
2508         else if (IS_ERR(domain))
2509                 return DMA_MAPPING_ERROR;
2510
2511         dma_mask = *dev->dma_mask;
2512         dma_dom = to_dma_ops_domain(domain);
2513
2514         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2515 }
2516
2517 /*
2518  * The exported unmap_single function for dma_ops.
2519  */
2520 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2521                        enum dma_data_direction dir, unsigned long attrs)
2522 {
2523         struct protection_domain *domain;
2524         struct dma_ops_domain *dma_dom;
2525
2526         domain = get_domain(dev);
2527         if (IS_ERR(domain))
2528                 return;
2529
2530         dma_dom = to_dma_ops_domain(domain);
2531
2532         __unmap_single(dma_dom, dma_addr, size, dir);
2533 }
2534
2535 static int sg_num_pages(struct device *dev,
2536                         struct scatterlist *sglist,
2537                         int nelems)
2538 {
2539         unsigned long mask, boundary_size;
2540         struct scatterlist *s;
2541         int i, npages = 0;
2542
2543         mask          = dma_get_seg_boundary(dev);
2544         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2545                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2546
2547         for_each_sg(sglist, s, nelems, i) {
2548                 int p, n;
2549
2550                 s->dma_address = npages << PAGE_SHIFT;
2551                 p = npages % boundary_size;
2552                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2553                 if (p + n > boundary_size)
2554                         npages += boundary_size - p;
2555                 npages += n;
2556         }
2557
2558         return npages;
2559 }
2560
2561 /*
2562  * The exported map_sg function for dma_ops (handles scatter-gather
2563  * lists).
2564  */
2565 static int map_sg(struct device *dev, struct scatterlist *sglist,
2566                   int nelems, enum dma_data_direction direction,
2567                   unsigned long attrs)
2568 {
2569         int mapped_pages = 0, npages = 0, prot = 0, i;
2570         struct protection_domain *domain;
2571         struct dma_ops_domain *dma_dom;
2572         struct scatterlist *s;
2573         unsigned long address;
2574         u64 dma_mask;
2575         int ret;
2576
2577         domain = get_domain(dev);
2578         if (IS_ERR(domain))
2579                 return 0;
2580
2581         dma_dom  = to_dma_ops_domain(domain);
2582         dma_mask = *dev->dma_mask;
2583
2584         npages = sg_num_pages(dev, sglist, nelems);
2585
2586         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2587         if (address == DMA_MAPPING_ERROR)
2588                 goto out_err;
2589
2590         prot = dir2prot(direction);
2591
2592         /* Map all sg entries */
2593         for_each_sg(sglist, s, nelems, i) {
2594                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2595
2596                 for (j = 0; j < pages; ++j) {
2597                         unsigned long bus_addr, phys_addr;
2598
2599                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2600                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2601                         ret = iommu_map_page(domain, bus_addr, phys_addr, PAGE_SIZE, prot, GFP_ATOMIC);
2602                         if (ret)
2603                                 goto out_unmap;
2604
2605                         mapped_pages += 1;
2606                 }
2607         }
2608
2609         /* Everything is mapped - write the right values into s->dma_address */
2610         for_each_sg(sglist, s, nelems, i) {
2611                 s->dma_address += address + s->offset;
2612                 s->dma_length   = s->length;
2613         }
2614
2615         return nelems;
2616
2617 out_unmap:
2618         dev_err(dev, "IOMMU mapping error in map_sg (io-pages: %d reason: %d)\n",
2619                 npages, ret);
2620
2621         for_each_sg(sglist, s, nelems, i) {
2622                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2623
2624                 for (j = 0; j < pages; ++j) {
2625                         unsigned long bus_addr;
2626
2627                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2628                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2629
2630                         if (--mapped_pages == 0)
2631                                 goto out_free_iova;
2632                 }
2633         }
2634
2635 out_free_iova:
2636         free_iova_fast(&dma_dom->iovad, address >> PAGE_SHIFT, npages);
2637
2638 out_err:
2639         return 0;
2640 }
2641
2642 /*
2643  * The exported map_sg function for dma_ops (handles scatter-gather
2644  * lists).
2645  */
2646 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2647                      int nelems, enum dma_data_direction dir,
2648                      unsigned long attrs)
2649 {
2650         struct protection_domain *domain;
2651         struct dma_ops_domain *dma_dom;
2652         unsigned long startaddr;
2653         int npages = 2;
2654
2655         domain = get_domain(dev);
2656         if (IS_ERR(domain))
2657                 return;
2658
2659         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2660         dma_dom   = to_dma_ops_domain(domain);
2661         npages    = sg_num_pages(dev, sglist, nelems);
2662
2663         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2664 }
2665
2666 /*
2667  * The exported alloc_coherent function for dma_ops.
2668  */
2669 static void *alloc_coherent(struct device *dev, size_t size,
2670                             dma_addr_t *dma_addr, gfp_t flag,
2671                             unsigned long attrs)
2672 {
2673         u64 dma_mask = dev->coherent_dma_mask;
2674         struct protection_domain *domain;
2675         struct dma_ops_domain *dma_dom;
2676         struct page *page;
2677
2678         domain = get_domain(dev);
2679         if (PTR_ERR(domain) == -EINVAL) {
2680                 page = alloc_pages(flag, get_order(size));
2681                 *dma_addr = page_to_phys(page);
2682                 return page_address(page);
2683         } else if (IS_ERR(domain))
2684                 return NULL;
2685
2686         dma_dom   = to_dma_ops_domain(domain);
2687         size      = PAGE_ALIGN(size);
2688         dma_mask  = dev->coherent_dma_mask;
2689         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2690         flag     |= __GFP_ZERO;
2691
2692         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2693         if (!page) {
2694                 if (!gfpflags_allow_blocking(flag))
2695                         return NULL;
2696
2697                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2698                                         get_order(size), flag & __GFP_NOWARN);
2699                 if (!page)
2700                         return NULL;
2701         }
2702
2703         if (!dma_mask)
2704                 dma_mask = *dev->dma_mask;
2705
2706         *dma_addr = __map_single(dev, dma_dom, page_to_phys(page),
2707                                  size, DMA_BIDIRECTIONAL, dma_mask);
2708
2709         if (*dma_addr == DMA_MAPPING_ERROR)
2710                 goto out_free;
2711
2712         return page_address(page);
2713
2714 out_free:
2715
2716         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2717                 __free_pages(page, get_order(size));
2718
2719         return NULL;
2720 }
2721
2722 /*
2723  * The exported free_coherent function for dma_ops.
2724  */
2725 static void free_coherent(struct device *dev, size_t size,
2726                           void *virt_addr, dma_addr_t dma_addr,
2727                           unsigned long attrs)
2728 {
2729         struct protection_domain *domain;
2730         struct dma_ops_domain *dma_dom;
2731         struct page *page;
2732
2733         page = virt_to_page(virt_addr);
2734         size = PAGE_ALIGN(size);
2735
2736         domain = get_domain(dev);
2737         if (IS_ERR(domain))
2738                 goto free_mem;
2739
2740         dma_dom = to_dma_ops_domain(domain);
2741
2742         __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2743
2744 free_mem:
2745         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2746                 __free_pages(page, get_order(size));
2747 }
2748
2749 /*
2750  * This function is called by the DMA layer to find out if we can handle a
2751  * particular device. It is part of the dma_ops.
2752  */
2753 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2754 {
2755         if (!dma_direct_supported(dev, mask))
2756                 return 0;
2757         return check_device(dev);
2758 }
2759
2760 static const struct dma_map_ops amd_iommu_dma_ops = {
2761         .alloc          = alloc_coherent,
2762         .free           = free_coherent,
2763         .map_page       = map_page,
2764         .unmap_page     = unmap_page,
2765         .map_sg         = map_sg,
2766         .unmap_sg       = unmap_sg,
2767         .dma_supported  = amd_iommu_dma_supported,
2768 };
2769
2770 static int init_reserved_iova_ranges(void)
2771 {
2772         struct pci_dev *pdev = NULL;
2773         struct iova *val;
2774
2775         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE, IOVA_START_PFN);
2776
2777         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2778                           &reserved_rbtree_key);
2779
2780         /* MSI memory range */
2781         val = reserve_iova(&reserved_iova_ranges,
2782                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2783         if (!val) {
2784                 pr_err("Reserving MSI range failed\n");
2785                 return -ENOMEM;
2786         }
2787
2788         /* HT memory range */
2789         val = reserve_iova(&reserved_iova_ranges,
2790                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2791         if (!val) {
2792                 pr_err("Reserving HT range failed\n");
2793                 return -ENOMEM;
2794         }
2795
2796         /*
2797          * Memory used for PCI resources
2798          * FIXME: Check whether we can reserve the PCI-hole completly
2799          */
2800         for_each_pci_dev(pdev) {
2801                 int i;
2802
2803                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2804                         struct resource *r = &pdev->resource[i];
2805
2806                         if (!(r->flags & IORESOURCE_MEM))
2807                                 continue;
2808
2809                         val = reserve_iova(&reserved_iova_ranges,
2810                                            IOVA_PFN(r->start),
2811                                            IOVA_PFN(r->end));
2812                         if (!val) {
2813                                 pci_err(pdev, "Reserve pci-resource range %pR failed\n", r);
2814                                 return -ENOMEM;
2815                         }
2816                 }
2817         }
2818
2819         return 0;
2820 }
2821
2822 int __init amd_iommu_init_api(void)
2823 {
2824         int ret, err = 0;
2825
2826         ret = iova_cache_get();
2827         if (ret)
2828                 return ret;
2829
2830         ret = init_reserved_iova_ranges();
2831         if (ret)
2832                 return ret;
2833
2834         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2835         if (err)
2836                 return err;
2837 #ifdef CONFIG_ARM_AMBA
2838         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2839         if (err)
2840                 return err;
2841 #endif
2842         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2843         if (err)
2844                 return err;
2845
2846         return 0;
2847 }
2848
2849 int __init amd_iommu_init_dma_ops(void)
2850 {
2851         swiotlb        = (iommu_pass_through || sme_me_mask) ? 1 : 0;
2852         iommu_detected = 1;
2853
2854         if (amd_iommu_unmap_flush)
2855                 pr_info("IO/TLB flush on unmap enabled\n");
2856         else
2857                 pr_info("Lazy IO/TLB flushing enabled\n");
2858
2859         return 0;
2860
2861 }
2862
2863 /*****************************************************************************
2864  *
2865  * The following functions belong to the exported interface of AMD IOMMU
2866  *
2867  * This interface allows access to lower level functions of the IOMMU
2868  * like protection domain handling and assignement of devices to domains
2869  * which is not possible with the dma_ops interface.
2870  *
2871  *****************************************************************************/
2872
2873 static void cleanup_domain(struct protection_domain *domain)
2874 {
2875         struct iommu_dev_data *entry;
2876         unsigned long flags;
2877
2878         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2879
2880         while (!list_empty(&domain->dev_list)) {
2881                 entry = list_first_entry(&domain->dev_list,
2882                                          struct iommu_dev_data, list);
2883                 BUG_ON(!entry->domain);
2884                 __detach_device(entry);
2885         }
2886
2887         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2888 }
2889
2890 static void protection_domain_free(struct protection_domain *domain)
2891 {
2892         if (!domain)
2893                 return;
2894
2895         del_domain_from_list(domain);
2896
2897         if (domain->id)
2898                 domain_id_free(domain->id);
2899
2900         kfree(domain);
2901 }
2902
2903 static int protection_domain_init(struct protection_domain *domain)
2904 {
2905         spin_lock_init(&domain->lock);
2906         mutex_init(&domain->api_lock);
2907         domain->id = domain_id_alloc();
2908         if (!domain->id)
2909                 return -ENOMEM;
2910         INIT_LIST_HEAD(&domain->dev_list);
2911
2912         return 0;
2913 }
2914
2915 static struct protection_domain *protection_domain_alloc(void)
2916 {
2917         struct protection_domain *domain;
2918
2919         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2920         if (!domain)
2921                 return NULL;
2922
2923         if (protection_domain_init(domain))
2924                 goto out_err;
2925
2926         add_domain_to_list(domain);
2927
2928         return domain;
2929
2930 out_err:
2931         kfree(domain);
2932
2933         return NULL;
2934 }
2935
2936 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2937 {
2938         struct protection_domain *pdomain;
2939         struct dma_ops_domain *dma_domain;
2940
2941         switch (type) {
2942         case IOMMU_DOMAIN_UNMANAGED:
2943                 pdomain = protection_domain_alloc();
2944                 if (!pdomain)
2945                         return NULL;
2946
2947                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2948                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2949                 if (!pdomain->pt_root) {
2950                         protection_domain_free(pdomain);
2951                         return NULL;
2952                 }
2953
2954                 pdomain->domain.geometry.aperture_start = 0;
2955                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2956                 pdomain->domain.geometry.force_aperture = true;
2957
2958                 break;
2959         case IOMMU_DOMAIN_DMA:
2960                 dma_domain = dma_ops_domain_alloc();
2961                 if (!dma_domain) {
2962                         pr_err("Failed to allocate\n");
2963                         return NULL;
2964                 }
2965                 pdomain = &dma_domain->domain;
2966                 break;
2967         case IOMMU_DOMAIN_IDENTITY:
2968                 pdomain = protection_domain_alloc();
2969                 if (!pdomain)
2970                         return NULL;
2971
2972                 pdomain->mode = PAGE_MODE_NONE;
2973                 break;
2974         default:
2975                 return NULL;
2976         }
2977
2978         return &pdomain->domain;
2979 }
2980
2981 static void amd_iommu_domain_free(struct iommu_domain *dom)
2982 {
2983         struct protection_domain *domain;
2984         struct dma_ops_domain *dma_dom;
2985
2986         domain = to_pdomain(dom);
2987
2988         if (domain->dev_cnt > 0)
2989                 cleanup_domain(domain);
2990
2991         BUG_ON(domain->dev_cnt != 0);
2992
2993         if (!dom)
2994                 return;
2995
2996         switch (dom->type) {
2997         case IOMMU_DOMAIN_DMA:
2998                 /* Now release the domain */
2999                 dma_dom = to_dma_ops_domain(domain);
3000                 dma_ops_domain_free(dma_dom);
3001                 break;
3002         default:
3003                 if (domain->mode != PAGE_MODE_NONE)
3004                         free_pagetable(domain);
3005
3006                 if (domain->flags & PD_IOMMUV2_MASK)
3007                         free_gcr3_table(domain);
3008
3009                 protection_domain_free(domain);
3010                 break;
3011         }
3012 }
3013
3014 static void amd_iommu_detach_device(struct iommu_domain *dom,
3015                                     struct device *dev)
3016 {
3017         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3018         struct amd_iommu *iommu;
3019         int devid;
3020
3021         if (!check_device(dev))
3022                 return;
3023
3024         devid = get_device_id(dev);
3025         if (devid < 0)
3026                 return;
3027
3028         if (dev_data->domain != NULL)
3029                 detach_device(dev);
3030
3031         iommu = amd_iommu_rlookup_table[devid];
3032         if (!iommu)
3033                 return;
3034
3035 #ifdef CONFIG_IRQ_REMAP
3036         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
3037             (dom->type == IOMMU_DOMAIN_UNMANAGED))
3038                 dev_data->use_vapic = 0;
3039 #endif
3040
3041         iommu_completion_wait(iommu);
3042 }
3043
3044 static int amd_iommu_attach_device(struct iommu_domain *dom,
3045                                    struct device *dev)
3046 {
3047         struct protection_domain *domain = to_pdomain(dom);
3048         struct iommu_dev_data *dev_data;
3049         struct amd_iommu *iommu;
3050         int ret;
3051
3052         if (!check_device(dev))
3053                 return -EINVAL;
3054
3055         dev_data = dev->archdata.iommu;
3056
3057         iommu = amd_iommu_rlookup_table[dev_data->devid];
3058         if (!iommu)
3059                 return -EINVAL;
3060
3061         if (dev_data->domain)
3062                 detach_device(dev);
3063
3064         ret = attach_device(dev, domain);
3065
3066 #ifdef CONFIG_IRQ_REMAP
3067         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
3068                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
3069                         dev_data->use_vapic = 1;
3070                 else
3071                         dev_data->use_vapic = 0;
3072         }
3073 #endif
3074
3075         iommu_completion_wait(iommu);
3076
3077         return ret;
3078 }
3079
3080 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3081                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3082 {
3083         struct protection_domain *domain = to_pdomain(dom);
3084         int prot = 0;
3085         int ret;
3086
3087         if (domain->mode == PAGE_MODE_NONE)
3088                 return -EINVAL;
3089
3090         if (iommu_prot & IOMMU_READ)
3091                 prot |= IOMMU_PROT_IR;
3092         if (iommu_prot & IOMMU_WRITE)
3093                 prot |= IOMMU_PROT_IW;
3094
3095         mutex_lock(&domain->api_lock);
3096         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3097         mutex_unlock(&domain->api_lock);
3098
3099         return ret;
3100 }
3101
3102 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3103                            size_t page_size)
3104 {
3105         struct protection_domain *domain = to_pdomain(dom);
3106         size_t unmap_size;
3107
3108         if (domain->mode == PAGE_MODE_NONE)
3109                 return 0;
3110
3111         mutex_lock(&domain->api_lock);
3112         unmap_size = iommu_unmap_page(domain, iova, page_size);
3113         mutex_unlock(&domain->api_lock);
3114
3115         return unmap_size;
3116 }
3117
3118 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3119                                           dma_addr_t iova)
3120 {
3121         struct protection_domain *domain = to_pdomain(dom);
3122         unsigned long offset_mask, pte_pgsize;
3123         u64 *pte, __pte;
3124
3125         if (domain->mode == PAGE_MODE_NONE)
3126                 return iova;
3127
3128         pte = fetch_pte(domain, iova, &pte_pgsize);
3129
3130         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3131                 return 0;
3132
3133         offset_mask = pte_pgsize - 1;
3134         __pte       = __sme_clr(*pte & PM_ADDR_MASK);
3135
3136         return (__pte & ~offset_mask) | (iova & offset_mask);
3137 }
3138
3139 static bool amd_iommu_capable(enum iommu_cap cap)
3140 {
3141         switch (cap) {
3142         case IOMMU_CAP_CACHE_COHERENCY:
3143                 return true;
3144         case IOMMU_CAP_INTR_REMAP:
3145                 return (irq_remapping_enabled == 1);
3146         case IOMMU_CAP_NOEXEC:
3147                 return false;
3148         default:
3149                 break;
3150         }
3151
3152         return false;
3153 }
3154
3155 static void amd_iommu_get_resv_regions(struct device *dev,
3156                                        struct list_head *head)
3157 {
3158         struct iommu_resv_region *region;
3159         struct unity_map_entry *entry;
3160         int devid;
3161
3162         devid = get_device_id(dev);
3163         if (devid < 0)
3164                 return;
3165
3166         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3167                 size_t length;
3168                 int prot = 0;
3169
3170                 if (devid < entry->devid_start || devid > entry->devid_end)
3171                         continue;
3172
3173                 length = entry->address_end - entry->address_start;
3174                 if (entry->prot & IOMMU_PROT_IR)
3175                         prot |= IOMMU_READ;
3176                 if (entry->prot & IOMMU_PROT_IW)
3177                         prot |= IOMMU_WRITE;
3178
3179                 region = iommu_alloc_resv_region(entry->address_start,
3180                                                  length, prot,
3181                                                  IOMMU_RESV_DIRECT);
3182                 if (!region) {
3183                         dev_err(dev, "Out of memory allocating dm-regions\n");
3184                         return;
3185                 }
3186                 list_add_tail(&region->list, head);
3187         }
3188
3189         region = iommu_alloc_resv_region(MSI_RANGE_START,
3190                                          MSI_RANGE_END - MSI_RANGE_START + 1,
3191                                          0, IOMMU_RESV_MSI);
3192         if (!region)
3193                 return;
3194         list_add_tail(&region->list, head);
3195
3196         region = iommu_alloc_resv_region(HT_RANGE_START,
3197                                          HT_RANGE_END - HT_RANGE_START + 1,
3198                                          0, IOMMU_RESV_RESERVED);
3199         if (!region)
3200                 return;
3201         list_add_tail(&region->list, head);
3202 }
3203
3204 static void amd_iommu_put_resv_regions(struct device *dev,
3205                                      struct list_head *head)
3206 {
3207         struct iommu_resv_region *entry, *next;
3208
3209         list_for_each_entry_safe(entry, next, head, list)
3210                 kfree(entry);
3211 }
3212
3213 static void amd_iommu_apply_resv_region(struct device *dev,
3214                                       struct iommu_domain *domain,
3215                                       struct iommu_resv_region *region)
3216 {
3217         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3218         unsigned long start, end;
3219
3220         start = IOVA_PFN(region->start);
3221         end   = IOVA_PFN(region->start + region->length - 1);
3222
3223         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3224 }
3225
3226 static bool amd_iommu_is_attach_deferred(struct iommu_domain *domain,
3227                                          struct device *dev)
3228 {
3229         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3230         return dev_data->defer_attach;
3231 }
3232
3233 static void amd_iommu_flush_iotlb_all(struct iommu_domain *domain)
3234 {
3235         struct protection_domain *dom = to_pdomain(domain);
3236
3237         domain_flush_tlb_pde(dom);
3238         domain_flush_complete(dom);
3239 }
3240
3241 static void amd_iommu_iotlb_range_add(struct iommu_domain *domain,
3242                                       unsigned long iova, size_t size)
3243 {
3244 }
3245
3246 const struct iommu_ops amd_iommu_ops = {
3247         .capable = amd_iommu_capable,
3248         .domain_alloc = amd_iommu_domain_alloc,
3249         .domain_free  = amd_iommu_domain_free,
3250         .attach_dev = amd_iommu_attach_device,
3251         .detach_dev = amd_iommu_detach_device,
3252         .map = amd_iommu_map,
3253         .unmap = amd_iommu_unmap,
3254         .iova_to_phys = amd_iommu_iova_to_phys,
3255         .add_device = amd_iommu_add_device,
3256         .remove_device = amd_iommu_remove_device,
3257         .device_group = amd_iommu_device_group,
3258         .get_resv_regions = amd_iommu_get_resv_regions,
3259         .put_resv_regions = amd_iommu_put_resv_regions,
3260         .apply_resv_region = amd_iommu_apply_resv_region,
3261         .is_attach_deferred = amd_iommu_is_attach_deferred,
3262         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3263         .flush_iotlb_all = amd_iommu_flush_iotlb_all,
3264         .iotlb_range_add = amd_iommu_iotlb_range_add,
3265         .iotlb_sync = amd_iommu_flush_iotlb_all,
3266 };
3267
3268 /*****************************************************************************
3269  *
3270  * The next functions do a basic initialization of IOMMU for pass through
3271  * mode
3272  *
3273  * In passthrough mode the IOMMU is initialized and enabled but not used for
3274  * DMA-API translation.
3275  *
3276  *****************************************************************************/
3277
3278 /* IOMMUv2 specific functions */
3279 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3280 {
3281         return atomic_notifier_chain_register(&ppr_notifier, nb);
3282 }
3283 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3284
3285 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3286 {
3287         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3288 }
3289 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3290
3291 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3292 {
3293         struct protection_domain *domain = to_pdomain(dom);
3294         unsigned long flags;
3295
3296         spin_lock_irqsave(&domain->lock, flags);
3297
3298         /* Update data structure */
3299         domain->mode    = PAGE_MODE_NONE;
3300         domain->updated = true;
3301
3302         /* Make changes visible to IOMMUs */
3303         update_domain(domain);
3304
3305         /* Page-table is not visible to IOMMU anymore, so free it */
3306         free_pagetable(domain);
3307
3308         spin_unlock_irqrestore(&domain->lock, flags);
3309 }
3310 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3311
3312 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3313 {
3314         struct protection_domain *domain = to_pdomain(dom);
3315         unsigned long flags;
3316         int levels, ret;
3317
3318         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3319                 return -EINVAL;
3320
3321         /* Number of GCR3 table levels required */
3322         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3323                 levels += 1;
3324
3325         if (levels > amd_iommu_max_glx_val)
3326                 return -EINVAL;
3327
3328         spin_lock_irqsave(&domain->lock, flags);
3329
3330         /*
3331          * Save us all sanity checks whether devices already in the
3332          * domain support IOMMUv2. Just force that the domain has no
3333          * devices attached when it is switched into IOMMUv2 mode.
3334          */
3335         ret = -EBUSY;
3336         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3337                 goto out;
3338
3339         ret = -ENOMEM;
3340         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3341         if (domain->gcr3_tbl == NULL)
3342                 goto out;
3343
3344         domain->glx      = levels;
3345         domain->flags   |= PD_IOMMUV2_MASK;
3346         domain->updated  = true;
3347
3348         update_domain(domain);
3349
3350         ret = 0;
3351
3352 out:
3353         spin_unlock_irqrestore(&domain->lock, flags);
3354
3355         return ret;
3356 }
3357 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3358
3359 static int __flush_pasid(struct protection_domain *domain, int pasid,
3360                          u64 address, bool size)
3361 {
3362         struct iommu_dev_data *dev_data;
3363         struct iommu_cmd cmd;
3364         int i, ret;
3365
3366         if (!(domain->flags & PD_IOMMUV2_MASK))
3367                 return -EINVAL;
3368
3369         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3370
3371         /*
3372          * IOMMU TLB needs to be flushed before Device TLB to
3373          * prevent device TLB refill from IOMMU TLB
3374          */
3375         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
3376                 if (domain->dev_iommu[i] == 0)
3377                         continue;
3378
3379                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3380                 if (ret != 0)
3381                         goto out;
3382         }
3383
3384         /* Wait until IOMMU TLB flushes are complete */
3385         domain_flush_complete(domain);
3386
3387         /* Now flush device TLBs */
3388         list_for_each_entry(dev_data, &domain->dev_list, list) {
3389                 struct amd_iommu *iommu;
3390                 int qdep;
3391
3392                 /*
3393                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3394                  * domain.
3395                  */
3396                 if (!dev_data->ats.enabled)
3397                         continue;
3398
3399                 qdep  = dev_data->ats.qdep;
3400                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3401
3402                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3403                                       qdep, address, size);
3404
3405                 ret = iommu_queue_command(iommu, &cmd);
3406                 if (ret != 0)
3407                         goto out;
3408         }
3409
3410         /* Wait until all device TLBs are flushed */
3411         domain_flush_complete(domain);
3412
3413         ret = 0;
3414
3415 out:
3416
3417         return ret;
3418 }
3419
3420 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3421                                   u64 address)
3422 {
3423         return __flush_pasid(domain, pasid, address, false);
3424 }
3425
3426 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3427                          u64 address)
3428 {
3429         struct protection_domain *domain = to_pdomain(dom);
3430         unsigned long flags;
3431         int ret;
3432
3433         spin_lock_irqsave(&domain->lock, flags);
3434         ret = __amd_iommu_flush_page(domain, pasid, address);
3435         spin_unlock_irqrestore(&domain->lock, flags);
3436
3437         return ret;
3438 }
3439 EXPORT_SYMBOL(amd_iommu_flush_page);
3440
3441 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3442 {
3443         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3444                              true);
3445 }
3446
3447 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3448 {
3449         struct protection_domain *domain = to_pdomain(dom);
3450         unsigned long flags;
3451         int ret;
3452
3453         spin_lock_irqsave(&domain->lock, flags);
3454         ret = __amd_iommu_flush_tlb(domain, pasid);
3455         spin_unlock_irqrestore(&domain->lock, flags);
3456
3457         return ret;
3458 }
3459 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3460
3461 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3462 {
3463         int index;
3464         u64 *pte;
3465
3466         while (true) {
3467
3468                 index = (pasid >> (9 * level)) & 0x1ff;
3469                 pte   = &root[index];
3470
3471                 if (level == 0)
3472                         break;
3473
3474                 if (!(*pte & GCR3_VALID)) {
3475                         if (!alloc)
3476                                 return NULL;
3477
3478                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3479                         if (root == NULL)
3480                                 return NULL;
3481
3482                         *pte = iommu_virt_to_phys(root) | GCR3_VALID;
3483                 }
3484
3485                 root = iommu_phys_to_virt(*pte & PAGE_MASK);
3486
3487                 level -= 1;
3488         }
3489
3490         return pte;
3491 }
3492
3493 static int __set_gcr3(struct protection_domain *domain, int pasid,
3494                       unsigned long cr3)
3495 {
3496         u64 *pte;
3497
3498         if (domain->mode != PAGE_MODE_NONE)
3499                 return -EINVAL;
3500
3501         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3502         if (pte == NULL)
3503                 return -ENOMEM;
3504
3505         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3506
3507         return __amd_iommu_flush_tlb(domain, pasid);
3508 }
3509
3510 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3511 {
3512         u64 *pte;
3513
3514         if (domain->mode != PAGE_MODE_NONE)
3515                 return -EINVAL;
3516
3517         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3518         if (pte == NULL)
3519                 return 0;
3520
3521         *pte = 0;
3522
3523         return __amd_iommu_flush_tlb(domain, pasid);
3524 }
3525
3526 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3527                               unsigned long cr3)
3528 {
3529         struct protection_domain *domain = to_pdomain(dom);
3530         unsigned long flags;
3531         int ret;
3532
3533         spin_lock_irqsave(&domain->lock, flags);
3534         ret = __set_gcr3(domain, pasid, cr3);
3535         spin_unlock_irqrestore(&domain->lock, flags);
3536
3537         return ret;
3538 }
3539 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3540
3541 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3542 {
3543         struct protection_domain *domain = to_pdomain(dom);
3544         unsigned long flags;
3545         int ret;
3546
3547         spin_lock_irqsave(&domain->lock, flags);
3548         ret = __clear_gcr3(domain, pasid);
3549         spin_unlock_irqrestore(&domain->lock, flags);
3550
3551         return ret;
3552 }
3553 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3554
3555 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3556                            int status, int tag)
3557 {
3558         struct iommu_dev_data *dev_data;
3559         struct amd_iommu *iommu;
3560         struct iommu_cmd cmd;
3561
3562         dev_data = get_dev_data(&pdev->dev);
3563         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3564
3565         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3566                            tag, dev_data->pri_tlp);
3567
3568         return iommu_queue_command(iommu, &cmd);
3569 }
3570 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3571
3572 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3573 {
3574         struct protection_domain *pdomain;
3575
3576         pdomain = get_domain(&pdev->dev);
3577         if (IS_ERR(pdomain))
3578                 return NULL;
3579
3580         /* Only return IOMMUv2 domains */
3581         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3582                 return NULL;
3583
3584         return &pdomain->domain;
3585 }
3586 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3587
3588 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3589 {
3590         struct iommu_dev_data *dev_data;
3591
3592         if (!amd_iommu_v2_supported())
3593                 return;
3594
3595         dev_data = get_dev_data(&pdev->dev);
3596         dev_data->errata |= (1 << erratum);
3597 }
3598 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3599
3600 int amd_iommu_device_info(struct pci_dev *pdev,
3601                           struct amd_iommu_device_info *info)
3602 {
3603         int max_pasids;
3604         int pos;
3605
3606         if (pdev == NULL || info == NULL)
3607                 return -EINVAL;
3608
3609         if (!amd_iommu_v2_supported())
3610                 return -EINVAL;
3611
3612         memset(info, 0, sizeof(*info));
3613
3614         if (!pci_ats_disabled()) {
3615                 pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3616                 if (pos)
3617                         info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3618         }
3619
3620         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3621         if (pos)
3622                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3623
3624         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3625         if (pos) {
3626                 int features;
3627
3628                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3629                 max_pasids = min(max_pasids, (1 << 20));
3630
3631                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3632                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3633
3634                 features = pci_pasid_features(pdev);
3635                 if (features & PCI_PASID_CAP_EXEC)
3636                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3637                 if (features & PCI_PASID_CAP_PRIV)
3638                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3639         }
3640
3641         return 0;
3642 }
3643 EXPORT_SYMBOL(amd_iommu_device_info);
3644
3645 #ifdef CONFIG_IRQ_REMAP
3646
3647 /*****************************************************************************
3648  *
3649  * Interrupt Remapping Implementation
3650  *
3651  *****************************************************************************/
3652
3653 static struct irq_chip amd_ir_chip;
3654 static DEFINE_SPINLOCK(iommu_table_lock);
3655
3656 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3657 {
3658         u64 dte;
3659
3660         dte     = amd_iommu_dev_table[devid].data[2];
3661         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3662         dte     |= iommu_virt_to_phys(table->table);
3663         dte     |= DTE_IRQ_REMAP_INTCTL;
3664         dte     |= DTE_IRQ_TABLE_LEN;
3665         dte     |= DTE_IRQ_REMAP_ENABLE;
3666
3667         amd_iommu_dev_table[devid].data[2] = dte;
3668 }
3669
3670 static struct irq_remap_table *get_irq_table(u16 devid)
3671 {
3672         struct irq_remap_table *table;
3673
3674         if (WARN_ONCE(!amd_iommu_rlookup_table[devid],
3675                       "%s: no iommu for devid %x\n", __func__, devid))
3676                 return NULL;
3677
3678         table = irq_lookup_table[devid];
3679         if (WARN_ONCE(!table, "%s: no table for devid %x\n", __func__, devid))
3680                 return NULL;
3681
3682         return table;
3683 }
3684
3685 static struct irq_remap_table *__alloc_irq_table(void)
3686 {
3687         struct irq_remap_table *table;
3688
3689         table = kzalloc(sizeof(*table), GFP_KERNEL);
3690         if (!table)
3691                 return NULL;
3692
3693         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_KERNEL);
3694         if (!table->table) {
3695                 kfree(table);
3696                 return NULL;
3697         }
3698         raw_spin_lock_init(&table->lock);
3699
3700         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3701                 memset(table->table, 0,
3702                        MAX_IRQS_PER_TABLE * sizeof(u32));
3703         else
3704                 memset(table->table, 0,
3705                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3706         return table;
3707 }
3708
3709 static void set_remap_table_entry(struct amd_iommu *iommu, u16 devid,
3710                                   struct irq_remap_table *table)
3711 {
3712         irq_lookup_table[devid] = table;
3713         set_dte_irq_entry(devid, table);
3714         iommu_flush_dte(iommu, devid);
3715 }
3716
3717 static struct irq_remap_table *alloc_irq_table(u16 devid)
3718 {
3719         struct irq_remap_table *table = NULL;
3720         struct irq_remap_table *new_table = NULL;
3721         struct amd_iommu *iommu;
3722         unsigned long flags;
3723         u16 alias;
3724
3725         spin_lock_irqsave(&iommu_table_lock, flags);
3726
3727         iommu = amd_iommu_rlookup_table[devid];
3728         if (!iommu)
3729                 goto out_unlock;
3730
3731         table = irq_lookup_table[devid];
3732         if (table)
3733                 goto out_unlock;
3734
3735         alias = amd_iommu_alias_table[devid];
3736         table = irq_lookup_table[alias];
3737         if (table) {
3738                 set_remap_table_entry(iommu, devid, table);
3739                 goto out_wait;
3740         }
3741         spin_unlock_irqrestore(&iommu_table_lock, flags);
3742
3743         /* Nothing there yet, allocate new irq remapping table */
3744         new_table = __alloc_irq_table();
3745         if (!new_table)
3746                 return NULL;
3747
3748         spin_lock_irqsave(&iommu_table_lock, flags);
3749
3750         table = irq_lookup_table[devid];
3751         if (table)
3752                 goto out_unlock;
3753
3754         table = irq_lookup_table[alias];
3755         if (table) {
3756                 set_remap_table_entry(iommu, devid, table);
3757                 goto out_wait;
3758         }
3759
3760         table = new_table;
3761         new_table = NULL;
3762
3763         set_remap_table_entry(iommu, devid, table);
3764         if (devid != alias)
3765                 set_remap_table_entry(iommu, alias, table);
3766
3767 out_wait:
3768         iommu_completion_wait(iommu);
3769
3770 out_unlock:
3771         spin_unlock_irqrestore(&iommu_table_lock, flags);
3772
3773         if (new_table) {
3774                 kmem_cache_free(amd_iommu_irq_cache, new_table->table);
3775                 kfree(new_table);
3776         }
3777         return table;
3778 }
3779
3780 static int alloc_irq_index(u16 devid, int count, bool align)
3781 {
3782         struct irq_remap_table *table;
3783         int index, c, alignment = 1;
3784         unsigned long flags;
3785         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3786
3787         if (!iommu)
3788                 return -ENODEV;
3789
3790         table = alloc_irq_table(devid);
3791         if (!table)
3792                 return -ENODEV;
3793
3794         if (align)
3795                 alignment = roundup_pow_of_two(count);
3796
3797         raw_spin_lock_irqsave(&table->lock, flags);
3798
3799         /* Scan table for free entries */
3800         for (index = ALIGN(table->min_index, alignment), c = 0;
3801              index < MAX_IRQS_PER_TABLE;) {
3802                 if (!iommu->irte_ops->is_allocated(table, index)) {
3803                         c += 1;
3804                 } else {
3805                         c     = 0;
3806                         index = ALIGN(index + 1, alignment);
3807                         continue;
3808                 }
3809
3810                 if (c == count) {
3811                         for (; c != 0; --c)
3812                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3813
3814                         index -= count - 1;
3815                         goto out;
3816                 }
3817
3818                 index++;
3819         }
3820
3821         index = -ENOSPC;
3822
3823 out:
3824         raw_spin_unlock_irqrestore(&table->lock, flags);
3825
3826         return index;
3827 }
3828
3829 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3830                           struct amd_ir_data *data)
3831 {
3832         struct irq_remap_table *table;
3833         struct amd_iommu *iommu;
3834         unsigned long flags;
3835         struct irte_ga *entry;
3836
3837         iommu = amd_iommu_rlookup_table[devid];
3838         if (iommu == NULL)
3839                 return -EINVAL;
3840
3841         table = get_irq_table(devid);
3842         if (!table)
3843                 return -ENOMEM;
3844
3845         raw_spin_lock_irqsave(&table->lock, flags);
3846
3847         entry = (struct irte_ga *)table->table;
3848         entry = &entry[index];
3849         entry->lo.fields_remap.valid = 0;
3850         entry->hi.val = irte->hi.val;
3851         entry->lo.val = irte->lo.val;
3852         entry->lo.fields_remap.valid = 1;
3853         if (data)
3854                 data->ref = entry;
3855
3856         raw_spin_unlock_irqrestore(&table->lock, flags);
3857
3858         iommu_flush_irt(iommu, devid);
3859         iommu_completion_wait(iommu);
3860
3861         return 0;
3862 }
3863
3864 static int modify_irte(u16 devid, int index, union irte *irte)
3865 {
3866         struct irq_remap_table *table;
3867         struct amd_iommu *iommu;
3868         unsigned long flags;
3869
3870         iommu = amd_iommu_rlookup_table[devid];
3871         if (iommu == NULL)
3872                 return -EINVAL;
3873
3874         table = get_irq_table(devid);
3875         if (!table)
3876                 return -ENOMEM;
3877
3878         raw_spin_lock_irqsave(&table->lock, flags);
3879         table->table[index] = irte->val;
3880         raw_spin_unlock_irqrestore(&table->lock, flags);
3881
3882         iommu_flush_irt(iommu, devid);
3883         iommu_completion_wait(iommu);
3884
3885         return 0;
3886 }
3887
3888 static void free_irte(u16 devid, int index)
3889 {
3890         struct irq_remap_table *table;
3891         struct amd_iommu *iommu;
3892         unsigned long flags;
3893
3894         iommu = amd_iommu_rlookup_table[devid];
3895         if (iommu == NULL)
3896                 return;
3897
3898         table = get_irq_table(devid);
3899         if (!table)
3900                 return;
3901
3902         raw_spin_lock_irqsave(&table->lock, flags);
3903         iommu->irte_ops->clear_allocated(table, index);
3904         raw_spin_unlock_irqrestore(&table->lock, flags);
3905
3906         iommu_flush_irt(iommu, devid);
3907         iommu_completion_wait(iommu);
3908 }
3909
3910 static void irte_prepare(void *entry,
3911                          u32 delivery_mode, u32 dest_mode,
3912                          u8 vector, u32 dest_apicid, int devid)
3913 {
3914         union irte *irte = (union irte *) entry;
3915
3916         irte->val                = 0;
3917         irte->fields.vector      = vector;
3918         irte->fields.int_type    = delivery_mode;
3919         irte->fields.destination = dest_apicid;
3920         irte->fields.dm          = dest_mode;
3921         irte->fields.valid       = 1;
3922 }
3923
3924 static void irte_ga_prepare(void *entry,
3925                             u32 delivery_mode, u32 dest_mode,
3926                             u8 vector, u32 dest_apicid, int devid)
3927 {
3928         struct irte_ga *irte = (struct irte_ga *) entry;
3929
3930         irte->lo.val                      = 0;
3931         irte->hi.val                      = 0;
3932         irte->lo.fields_remap.int_type    = delivery_mode;
3933         irte->lo.fields_remap.dm          = dest_mode;
3934         irte->hi.fields.vector            = vector;
3935         irte->lo.fields_remap.destination = APICID_TO_IRTE_DEST_LO(dest_apicid);
3936         irte->hi.fields.destination       = APICID_TO_IRTE_DEST_HI(dest_apicid);
3937         irte->lo.fields_remap.valid       = 1;
3938 }
3939
3940 static void irte_activate(void *entry, u16 devid, u16 index)
3941 {
3942         union irte *irte = (union irte *) entry;
3943
3944         irte->fields.valid = 1;
3945         modify_irte(devid, index, irte);
3946 }
3947
3948 static void irte_ga_activate(void *entry, u16 devid, u16 index)
3949 {
3950         struct irte_ga *irte = (struct irte_ga *) entry;
3951
3952         irte->lo.fields_remap.valid = 1;
3953         modify_irte_ga(devid, index, irte, NULL);
3954 }
3955
3956 static void irte_deactivate(void *entry, u16 devid, u16 index)
3957 {
3958         union irte *irte = (union irte *) entry;
3959
3960         irte->fields.valid = 0;
3961         modify_irte(devid, index, irte);
3962 }
3963
3964 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
3965 {
3966         struct irte_ga *irte = (struct irte_ga *) entry;
3967
3968         irte->lo.fields_remap.valid = 0;
3969         modify_irte_ga(devid, index, irte, NULL);
3970 }
3971
3972 static void irte_set_affinity(void *entry, u16 devid, u16 index,
3973                               u8 vector, u32 dest_apicid)
3974 {
3975         union irte *irte = (union irte *) entry;
3976
3977         irte->fields.vector = vector;
3978         irte->fields.destination = dest_apicid;
3979         modify_irte(devid, index, irte);
3980 }
3981
3982 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
3983                                  u8 vector, u32 dest_apicid)
3984 {
3985         struct irte_ga *irte = (struct irte_ga *) entry;
3986
3987         if (!irte->lo.fields_remap.guest_mode) {
3988                 irte->hi.fields.vector = vector;
3989                 irte->lo.fields_remap.destination =
3990                                         APICID_TO_IRTE_DEST_LO(dest_apicid);
3991                 irte->hi.fields.destination =
3992                                         APICID_TO_IRTE_DEST_HI(dest_apicid);
3993                 modify_irte_ga(devid, index, irte, NULL);
3994         }
3995 }
3996
3997 #define IRTE_ALLOCATED (~1U)
3998 static void irte_set_allocated(struct irq_remap_table *table, int index)
3999 {
4000         table->table[index] = IRTE_ALLOCATED;
4001 }
4002
4003 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
4004 {
4005         struct irte_ga *ptr = (struct irte_ga *)table->table;
4006         struct irte_ga *irte = &ptr[index];
4007
4008         memset(&irte->lo.val, 0, sizeof(u64));
4009         memset(&irte->hi.val, 0, sizeof(u64));
4010         irte->hi.fields.vector = 0xff;
4011 }
4012
4013 static bool irte_is_allocated(struct irq_remap_table *table, int index)
4014 {
4015         union irte *ptr = (union irte *)table->table;
4016         union irte *irte = &ptr[index];
4017
4018         return irte->val != 0;
4019 }
4020
4021 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
4022 {
4023         struct irte_ga *ptr = (struct irte_ga *)table->table;
4024         struct irte_ga *irte = &ptr[index];
4025
4026         return irte->hi.fields.vector != 0;
4027 }
4028
4029 static void irte_clear_allocated(struct irq_remap_table *table, int index)
4030 {
4031         table->table[index] = 0;
4032 }
4033
4034 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
4035 {
4036         struct irte_ga *ptr = (struct irte_ga *)table->table;
4037         struct irte_ga *irte = &ptr[index];
4038
4039         memset(&irte->lo.val, 0, sizeof(u64));
4040         memset(&irte->hi.val, 0, sizeof(u64));
4041 }
4042
4043 static int get_devid(struct irq_alloc_info *info)
4044 {
4045         int devid = -1;
4046
4047         switch (info->type) {
4048         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4049                 devid     = get_ioapic_devid(info->ioapic_id);
4050                 break;
4051         case X86_IRQ_ALLOC_TYPE_HPET:
4052                 devid     = get_hpet_devid(info->hpet_id);
4053                 break;
4054         case X86_IRQ_ALLOC_TYPE_MSI:
4055         case X86_IRQ_ALLOC_TYPE_MSIX:
4056                 devid = get_device_id(&info->msi_dev->dev);
4057                 break;
4058         default:
4059                 BUG_ON(1);
4060                 break;
4061         }
4062
4063         return devid;
4064 }
4065
4066 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
4067 {
4068         struct amd_iommu *iommu;
4069         int devid;
4070
4071         if (!info)
4072                 return NULL;
4073
4074         devid = get_devid(info);
4075         if (devid >= 0) {
4076                 iommu = amd_iommu_rlookup_table[devid];
4077                 if (iommu)
4078                         return iommu->ir_domain;
4079         }
4080
4081         return NULL;
4082 }
4083
4084 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
4085 {
4086         struct amd_iommu *iommu;
4087         int devid;
4088
4089         if (!info)
4090                 return NULL;
4091
4092         switch (info->type) {
4093         case X86_IRQ_ALLOC_TYPE_MSI:
4094         case X86_IRQ_ALLOC_TYPE_MSIX:
4095                 devid = get_device_id(&info->msi_dev->dev);
4096                 if (devid < 0)
4097                         return NULL;
4098
4099                 iommu = amd_iommu_rlookup_table[devid];
4100                 if (iommu)
4101                         return iommu->msi_domain;
4102                 break;
4103         default:
4104                 break;
4105         }
4106
4107         return NULL;
4108 }
4109
4110 struct irq_remap_ops amd_iommu_irq_ops = {
4111         .prepare                = amd_iommu_prepare,
4112         .enable                 = amd_iommu_enable,
4113         .disable                = amd_iommu_disable,
4114         .reenable               = amd_iommu_reenable,
4115         .enable_faulting        = amd_iommu_enable_faulting,
4116         .get_ir_irq_domain      = get_ir_irq_domain,
4117         .get_irq_domain         = get_irq_domain,
4118 };
4119
4120 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4121                                        struct irq_cfg *irq_cfg,
4122                                        struct irq_alloc_info *info,
4123                                        int devid, int index, int sub_handle)
4124 {
4125         struct irq_2_irte *irte_info = &data->irq_2_irte;
4126         struct msi_msg *msg = &data->msi_entry;
4127         struct IO_APIC_route_entry *entry;
4128         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
4129
4130         if (!iommu)
4131                 return;
4132
4133         data->irq_2_irte.devid = devid;
4134         data->irq_2_irte.index = index + sub_handle;
4135         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4136                                  apic->irq_dest_mode, irq_cfg->vector,
4137                                  irq_cfg->dest_apicid, devid);
4138
4139         switch (info->type) {
4140         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4141                 /* Setup IOAPIC entry */
4142                 entry = info->ioapic_entry;
4143                 info->ioapic_entry = NULL;
4144                 memset(entry, 0, sizeof(*entry));
4145                 entry->vector        = index;
4146                 entry->mask          = 0;
4147                 entry->trigger       = info->ioapic_trigger;
4148                 entry->polarity      = info->ioapic_polarity;
4149                 /* Mask level triggered irqs. */
4150                 if (info->ioapic_trigger)
4151                         entry->mask = 1;
4152                 break;
4153
4154         case X86_IRQ_ALLOC_TYPE_HPET:
4155         case X86_IRQ_ALLOC_TYPE_MSI:
4156         case X86_IRQ_ALLOC_TYPE_MSIX:
4157                 msg->address_hi = MSI_ADDR_BASE_HI;
4158                 msg->address_lo = MSI_ADDR_BASE_LO;
4159                 msg->data = irte_info->index;
4160                 break;
4161
4162         default:
4163                 BUG_ON(1);
4164                 break;
4165         }
4166 }
4167
4168 struct amd_irte_ops irte_32_ops = {
4169         .prepare = irte_prepare,
4170         .activate = irte_activate,
4171         .deactivate = irte_deactivate,
4172         .set_affinity = irte_set_affinity,
4173         .set_allocated = irte_set_allocated,
4174         .is_allocated = irte_is_allocated,
4175         .clear_allocated = irte_clear_allocated,
4176 };
4177
4178 struct amd_irte_ops irte_128_ops = {
4179         .prepare = irte_ga_prepare,
4180         .activate = irte_ga_activate,
4181         .deactivate = irte_ga_deactivate,
4182         .set_affinity = irte_ga_set_affinity,
4183         .set_allocated = irte_ga_set_allocated,
4184         .is_allocated = irte_ga_is_allocated,
4185         .clear_allocated = irte_ga_clear_allocated,
4186 };
4187
4188 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4189                                unsigned int nr_irqs, void *arg)
4190 {
4191         struct irq_alloc_info *info = arg;
4192         struct irq_data *irq_data;
4193         struct amd_ir_data *data = NULL;
4194         struct irq_cfg *cfg;
4195         int i, ret, devid;
4196         int index;
4197
4198         if (!info)
4199                 return -EINVAL;
4200         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4201             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4202                 return -EINVAL;
4203
4204         /*
4205          * With IRQ remapping enabled, don't need contiguous CPU vectors
4206          * to support multiple MSI interrupts.
4207          */
4208         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4209                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4210
4211         devid = get_devid(info);
4212         if (devid < 0)
4213                 return -EINVAL;
4214
4215         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4216         if (ret < 0)
4217                 return ret;
4218
4219         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4220                 struct irq_remap_table *table;
4221                 struct amd_iommu *iommu;
4222
4223                 table = alloc_irq_table(devid);
4224                 if (table) {
4225                         if (!table->min_index) {
4226                                 /*
4227                                  * Keep the first 32 indexes free for IOAPIC
4228                                  * interrupts.
4229                                  */
4230                                 table->min_index = 32;
4231                                 iommu = amd_iommu_rlookup_table[devid];
4232                                 for (i = 0; i < 32; ++i)
4233                                         iommu->irte_ops->set_allocated(table, i);
4234                         }
4235                         WARN_ON(table->min_index != 32);
4236                         index = info->ioapic_pin;
4237                 } else {
4238                         index = -ENOMEM;
4239                 }
4240         } else {
4241                 bool align = (info->type == X86_IRQ_ALLOC_TYPE_MSI);
4242
4243                 index = alloc_irq_index(devid, nr_irqs, align);
4244         }
4245         if (index < 0) {
4246                 pr_warn("Failed to allocate IRTE\n");
4247                 ret = index;
4248                 goto out_free_parent;
4249         }
4250
4251         for (i = 0; i < nr_irqs; i++) {
4252                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4253                 cfg = irqd_cfg(irq_data);
4254                 if (!irq_data || !cfg) {
4255                         ret = -EINVAL;
4256                         goto out_free_data;
4257                 }
4258
4259                 ret = -ENOMEM;
4260                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4261                 if (!data)
4262                         goto out_free_data;
4263
4264                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4265                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4266                 else
4267                         data->entry = kzalloc(sizeof(struct irte_ga),
4268                                                      GFP_KERNEL);
4269                 if (!data->entry) {
4270                         kfree(data);
4271                         goto out_free_data;
4272                 }
4273
4274                 irq_data->hwirq = (devid << 16) + i;
4275                 irq_data->chip_data = data;
4276                 irq_data->chip = &amd_ir_chip;
4277                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4278                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4279         }
4280
4281         return 0;
4282
4283 out_free_data:
4284         for (i--; i >= 0; i--) {
4285                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4286                 if (irq_data)
4287                         kfree(irq_data->chip_data);
4288         }
4289         for (i = 0; i < nr_irqs; i++)
4290                 free_irte(devid, index + i);
4291 out_free_parent:
4292         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4293         return ret;
4294 }
4295
4296 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4297                                unsigned int nr_irqs)
4298 {
4299         struct irq_2_irte *irte_info;
4300         struct irq_data *irq_data;
4301         struct amd_ir_data *data;
4302         int i;
4303
4304         for (i = 0; i < nr_irqs; i++) {
4305                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4306                 if (irq_data && irq_data->chip_data) {
4307                         data = irq_data->chip_data;
4308                         irte_info = &data->irq_2_irte;
4309                         free_irte(irte_info->devid, irte_info->index);
4310                         kfree(data->entry);
4311                         kfree(data);
4312                 }
4313         }
4314         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4315 }
4316
4317 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4318                                struct amd_ir_data *ir_data,
4319                                struct irq_2_irte *irte_info,
4320                                struct irq_cfg *cfg);
4321
4322 static int irq_remapping_activate(struct irq_domain *domain,
4323                                   struct irq_data *irq_data, bool reserve)
4324 {
4325         struct amd_ir_data *data = irq_data->chip_data;
4326         struct irq_2_irte *irte_info = &data->irq_2_irte;
4327         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4328         struct irq_cfg *cfg = irqd_cfg(irq_data);
4329
4330         if (!iommu)
4331                 return 0;
4332
4333         iommu->irte_ops->activate(data->entry, irte_info->devid,
4334                                   irte_info->index);
4335         amd_ir_update_irte(irq_data, iommu, data, irte_info, cfg);
4336         return 0;
4337 }
4338
4339 static void irq_remapping_deactivate(struct irq_domain *domain,
4340                                      struct irq_data *irq_data)
4341 {
4342         struct amd_ir_data *data = irq_data->chip_data;
4343         struct irq_2_irte *irte_info = &data->irq_2_irte;
4344         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4345
4346         if (iommu)
4347                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4348                                             irte_info->index);
4349 }
4350
4351 static const struct irq_domain_ops amd_ir_domain_ops = {
4352         .alloc = irq_remapping_alloc,
4353         .free = irq_remapping_free,
4354         .activate = irq_remapping_activate,
4355         .deactivate = irq_remapping_deactivate,
4356 };
4357
4358 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4359 {
4360         struct amd_iommu *iommu;
4361         struct amd_iommu_pi_data *pi_data = vcpu_info;
4362         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4363         struct amd_ir_data *ir_data = data->chip_data;
4364         struct irte_ga *irte = (struct irte_ga *) ir_data->entry;
4365         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4366         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4367
4368         /* Note:
4369          * This device has never been set up for guest mode.
4370          * we should not modify the IRTE
4371          */
4372         if (!dev_data || !dev_data->use_vapic)
4373                 return 0;
4374
4375         pi_data->ir_data = ir_data;
4376
4377         /* Note:
4378          * SVM tries to set up for VAPIC mode, but we are in
4379          * legacy mode. So, we force legacy mode instead.
4380          */
4381         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4382                 pr_debug("%s: Fall back to using intr legacy remap\n",
4383                          __func__);
4384                 pi_data->is_guest_mode = false;
4385         }
4386
4387         iommu = amd_iommu_rlookup_table[irte_info->devid];
4388         if (iommu == NULL)
4389                 return -EINVAL;
4390
4391         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4392         if (pi_data->is_guest_mode) {
4393                 /* Setting */
4394                 irte->hi.fields.ga_root_ptr = (pi_data->base >> 12);
4395                 irte->hi.fields.vector = vcpu_pi_info->vector;
4396                 irte->lo.fields_vapic.ga_log_intr = 1;
4397                 irte->lo.fields_vapic.guest_mode = 1;
4398                 irte->lo.fields_vapic.ga_tag = pi_data->ga_tag;
4399
4400                 ir_data->cached_ga_tag = pi_data->ga_tag;
4401         } else {
4402                 /* Un-Setting */
4403                 struct irq_cfg *cfg = irqd_cfg(data);
4404
4405                 irte->hi.val = 0;
4406                 irte->lo.val = 0;
4407                 irte->hi.fields.vector = cfg->vector;
4408                 irte->lo.fields_remap.guest_mode = 0;
4409                 irte->lo.fields_remap.destination =
4410                                 APICID_TO_IRTE_DEST_LO(cfg->dest_apicid);
4411                 irte->hi.fields.destination =
4412                                 APICID_TO_IRTE_DEST_HI(cfg->dest_apicid);
4413                 irte->lo.fields_remap.int_type = apic->irq_delivery_mode;
4414                 irte->lo.fields_remap.dm = apic->irq_dest_mode;
4415
4416                 /*
4417                  * This communicates the ga_tag back to the caller
4418                  * so that it can do all the necessary clean up.
4419                  */
4420                 ir_data->cached_ga_tag = 0;
4421         }
4422
4423         return modify_irte_ga(irte_info->devid, irte_info->index, irte, ir_data);
4424 }
4425
4426
4427 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4428                                struct amd_ir_data *ir_data,
4429                                struct irq_2_irte *irte_info,
4430                                struct irq_cfg *cfg)
4431 {
4432
4433         /*
4434          * Atomically updates the IRTE with the new destination, vector
4435          * and flushes the interrupt entry cache.
4436          */
4437         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4438                                       irte_info->index, cfg->vector,
4439                                       cfg->dest_apicid);
4440 }
4441
4442 static int amd_ir_set_affinity(struct irq_data *data,
4443                                const struct cpumask *mask, bool force)
4444 {
4445         struct amd_ir_data *ir_data = data->chip_data;
4446         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4447         struct irq_cfg *cfg = irqd_cfg(data);
4448         struct irq_data *parent = data->parent_data;
4449         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4450         int ret;
4451
4452         if (!iommu)
4453                 return -ENODEV;
4454
4455         ret = parent->chip->irq_set_affinity(parent, mask, force);
4456         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4457                 return ret;
4458
4459         amd_ir_update_irte(data, iommu, ir_data, irte_info, cfg);
4460         /*
4461          * After this point, all the interrupts will start arriving
4462          * at the new destination. So, time to cleanup the previous
4463          * vector allocation.
4464          */
4465         send_cleanup_vector(cfg);
4466
4467         return IRQ_SET_MASK_OK_DONE;
4468 }
4469
4470 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4471 {
4472         struct amd_ir_data *ir_data = irq_data->chip_data;
4473
4474         *msg = ir_data->msi_entry;
4475 }
4476
4477 static struct irq_chip amd_ir_chip = {
4478         .name                   = "AMD-IR",
4479         .irq_ack                = apic_ack_irq,
4480         .irq_set_affinity       = amd_ir_set_affinity,
4481         .irq_set_vcpu_affinity  = amd_ir_set_vcpu_affinity,
4482         .irq_compose_msi_msg    = ir_compose_msi_msg,
4483 };
4484
4485 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4486 {
4487         struct fwnode_handle *fn;
4488
4489         fn = irq_domain_alloc_named_id_fwnode("AMD-IR", iommu->index);
4490         if (!fn)
4491                 return -ENOMEM;
4492         iommu->ir_domain = irq_domain_create_tree(fn, &amd_ir_domain_ops, iommu);
4493         irq_domain_free_fwnode(fn);
4494         if (!iommu->ir_domain)
4495                 return -ENOMEM;
4496
4497         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4498         iommu->msi_domain = arch_create_remap_msi_irq_domain(iommu->ir_domain,
4499                                                              "AMD-IR-MSI",
4500                                                              iommu->index);
4501         return 0;
4502 }
4503
4504 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4505 {
4506         unsigned long flags;
4507         struct amd_iommu *iommu;
4508         struct irq_remap_table *table;
4509         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4510         int devid = ir_data->irq_2_irte.devid;
4511         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4512         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4513
4514         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4515             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4516                 return 0;
4517
4518         iommu = amd_iommu_rlookup_table[devid];
4519         if (!iommu)
4520                 return -ENODEV;
4521
4522         table = get_irq_table(devid);
4523         if (!table)
4524                 return -ENODEV;
4525
4526         raw_spin_lock_irqsave(&table->lock, flags);
4527
4528         if (ref->lo.fields_vapic.guest_mode) {
4529                 if (cpu >= 0) {
4530                         ref->lo.fields_vapic.destination =
4531                                                 APICID_TO_IRTE_DEST_LO(cpu);
4532                         ref->hi.fields.destination =
4533                                                 APICID_TO_IRTE_DEST_HI(cpu);
4534                 }
4535                 ref->lo.fields_vapic.is_run = is_run;
4536                 barrier();
4537         }
4538
4539         raw_spin_unlock_irqrestore(&table->lock, flags);
4540
4541         iommu_flush_irt(iommu, devid);
4542         iommu_completion_wait(iommu);
4543         return 0;
4544 }
4545 EXPORT_SYMBOL(amd_iommu_update_ga);
4546 #endif