drivers/mailbox/bcm-pdc-mailbox.c

   1 /*
   2  * Copyright 2016 Broadcom
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License, version 2, as
   6  * published by the Free Software Foundation (the "GPL").
   7  *
   8  * This program is distributed in the hope that it will be useful, but
   9  * WITHOUT ANY WARRANTY; without even the implied warranty of
  10  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  11  * General Public License version 2 (GPLv2) for more details.
  12  *
  13  * You should have received a copy of the GNU General Public License
  14  * version 2 (GPLv2) along with this source code.
  15  */
  16
  17 /*
  18  * Broadcom PDC Mailbox Driver
  19  * The PDC provides a ring based programming interface to one or more hardware
  20  * offload engines. For example, the PDC driver works with both SPU-M and SPU2
  21  * cryptographic offload hardware. In some chips the PDC is referred to as MDE.
  22  *
  23  * The PDC driver registers with the Linux mailbox framework as a mailbox
  24  * controller, once for each PDC instance. Ring 0 for each PDC is registered as
  25  * a mailbox channel. The PDC driver uses interrupts to determine when data
  26  * transfers to and from an offload engine are complete. The PDC driver uses
  27  * threaded IRQs so that response messages are handled outside of interrupt
  28  * context.
  29  *
  30  * The PDC driver allows multiple messages to be pending in the descriptor
  31  * rings. The tx_msg_start descriptor index indicates where the last message
  32  * starts. The txin_numd value at this index indicates how many descriptor
  33  * indexes make up the message. Similar state is kept on the receive side. When
  34  * an rx interrupt indicates a response is ready, the PDC driver processes numd
  35  * descriptors from the tx and rx ring, thus processing one response at a time.
  36  */
  37
  38 #include <linux/errno.h>
  39 #include <linux/module.h>
  40 #include <linux/init.h>
  41 #include <linux/slab.h>
  42 #include <linux/debugfs.h>
  43 #include <linux/interrupt.h>
  44 #include <linux/wait.h>
  45 #include <linux/platform_device.h>
  46 #include <linux/io.h>
  47 #include <linux/of.h>
  48 #include <linux/of_device.h>
  49 #include <linux/of_address.h>
  50 #include <linux/of_irq.h>
  51 #include <linux/mailbox_controller.h>
  52 #include <linux/mailbox/brcm-message.h>
  53 #include <linux/scatterlist.h>
  54 #include <linux/dma-direction.h>
  55 #include <linux/dma-mapping.h>
  56 #include <linux/dmapool.h>
  57
  58 #define PDC_SUCCESS  0
  59
  60 #define RING_ENTRY_SIZE   sizeof(struct dma64dd)
  61
  62 /* # entries in PDC dma ring */
  63 #define PDC_RING_ENTRIES  128
  64 #define PDC_RING_SIZE    (PDC_RING_ENTRIES * RING_ENTRY_SIZE)
  65 /* Rings are 8k aligned */
  66 #define RING_ALIGN_ORDER  13
  67 #define RING_ALIGN        BIT(RING_ALIGN_ORDER)
  68
  69 #define RX_BUF_ALIGN_ORDER  5
  70 #define RX_BUF_ALIGN        BIT(RX_BUF_ALIGN_ORDER)
  71
  72 /* descriptor bumping macros */
  73 #define XXD(x, max_mask)              ((x) & (max_mask))
  74 #define TXD(x, max_mask)              XXD((x), (max_mask))
  75 #define RXD(x, max_mask)              XXD((x), (max_mask))
  76 #define NEXTTXD(i, max_mask)          TXD((i) + 1, (max_mask))
  77 #define PREVTXD(i, max_mask)          TXD((i) - 1, (max_mask))
  78 #define NEXTRXD(i, max_mask)          RXD((i) + 1, (max_mask))
  79 #define PREVRXD(i, max_mask)          RXD((i) - 1, (max_mask))
  80 #define NTXDACTIVE(h, t, max_mask)    TXD((t) - (h), (max_mask))
  81 #define NRXDACTIVE(h, t, max_mask)    RXD((t) - (h), (max_mask))
  82
  83 /* Length of BCM header at start of SPU msg, in bytes */
  84 #define BCM_HDR_LEN  8
  85
  86 /*
  87  * PDC driver reserves ringset 0 on each SPU for its own use. The driver does
  88  * not currently support use of multiple ringsets on a single PDC engine.
  89  */
  90 #define PDC_RINGSET  0
  91
  92 /*
  93  * Interrupt mask and status definitions. Enable interrupts for tx and rx on
  94  * ring 0
  95  */
  96 #define PDC_XMTINT_0         (24 + PDC_RINGSET)
  97 #define PDC_RCVINT_0         (16 + PDC_RINGSET)
  98 #define PDC_XMTINTEN_0       BIT(PDC_XMTINT_0)
  99 #define PDC_RCVINTEN_0       BIT(PDC_RCVINT_0)
 100 #define PDC_INTMASK  (PDC_XMTINTEN_0 | PDC_RCVINTEN_0)
 101 #define PDC_LAZY_FRAMECOUNT  1
 102 #define PDC_LAZY_TIMEOUT     10000
 103 #define PDC_LAZY_INT  (PDC_LAZY_TIMEOUT | (PDC_LAZY_FRAMECOUNT << 24))
 104 #define PDC_INTMASK_OFFSET   0x24
 105 #define PDC_INTSTATUS_OFFSET 0x20
 106 #define PDC_RCVLAZY0_OFFSET  (0x30 + 4 * PDC_RINGSET)
 107
 108 /*
 109  * For SPU2, configure MDE_CKSUM_CONTROL to write 17 bytes of metadata
 110  * before frame
 111  */
 112 #define PDC_SPU2_RESP_HDR_LEN  17
 113 #define PDC_CKSUM_CTRL         BIT(27)
 114 #define PDC_CKSUM_CTRL_OFFSET  0x400
 115
 116 #define PDC_SPUM_RESP_HDR_LEN  32
 117
 118 /*
 119  * Sets the following bits for write to transmit control reg:
 120  * 11    - PtyChkDisable - parity check is disabled
 121  * 20:18 - BurstLen = 3 -> 2^7 = 128 byte data reads from memory
 122  */
 123 #define PDC_TX_CTL              0x000C0800
 124
 125 /* Bit in tx control reg to enable tx channel */
 126 #define PDC_TX_ENABLE           0x1
 127
 128 /*
 129  * Sets the following bits for write to receive control reg:
 130  * 7:1   - RcvOffset - size in bytes of status region at start of rx frame buf
 131  * 9     - SepRxHdrDescEn - place start of new frames only in descriptors
 132  *                          that have StartOfFrame set
 133  * 10    - OflowContinue - on rx FIFO overflow, clear rx fifo, discard all
 134  *                         remaining bytes in current frame, report error
 135  *                         in rx frame status for current frame
 136  * 11    - PtyChkDisable - parity check is disabled
 137  * 20:18 - BurstLen = 3 -> 2^7 = 128 byte data reads from memory
 138  */
 139 #define PDC_RX_CTL              0x000C0E00
 140
 141 /* Bit in rx control reg to enable rx channel */
 142 #define PDC_RX_ENABLE           0x1
 143
 144 #define CRYPTO_D64_RS0_CD_MASK   ((PDC_RING_ENTRIES * RING_ENTRY_SIZE) - 1)
 145
 146 /* descriptor flags */
 147 #define D64_CTRL1_EOT   BIT(28) /* end of descriptor table */
 148 #define D64_CTRL1_IOC   BIT(29) /* interrupt on complete */
 149 #define D64_CTRL1_EOF   BIT(30) /* end of frame */
 150 #define D64_CTRL1_SOF   BIT(31) /* start of frame */
 151
 152 #define RX_STATUS_OVERFLOW       0x00800000
 153 #define RX_STATUS_LEN            0x0000FFFF
 154
 155 #define PDC_TXREGS_OFFSET  0x200
 156 #define PDC_RXREGS_OFFSET  0x220
 157
 158 /* Maximum size buffer the DMA engine can handle */
 159 #define PDC_DMA_BUF_MAX 16384
 160
 161 struct pdc_dma_map {
 162         void *ctx;          /* opaque context associated with frame */
 163 };
 164
 165 /* dma descriptor */
 166 struct dma64dd {
 167         u32 ctrl1;      /* misc control bits */
 168         u32 ctrl2;      /* buffer count and address extension */
 169         u32 addrlow;    /* memory address of the date buffer, bits 31:0 */
 170         u32 addrhigh;   /* memory address of the date buffer, bits 63:32 */
 171 };
 172
 173 /* dma registers per channel(xmt or rcv) */
 174 struct dma64_regs {
 175         u32  control;   /* enable, et al */
 176         u32  ptr;       /* last descriptor posted to chip */
 177         u32  addrlow;   /* descriptor ring base address low 32-bits */
 178         u32  addrhigh;  /* descriptor ring base address bits 63:32 */
 179         u32  status0;   /* last rx descriptor written by hw */
 180         u32  status1;   /* driver does not use */
 181 };
 182
 183 /* cpp contortions to concatenate w/arg prescan */
 184 #ifndef PAD
 185 #define _PADLINE(line)  pad ## line
 186 #define _XSTR(line)     _PADLINE(line)
 187 #define PAD             _XSTR(__LINE__)
 188 #endif  /* PAD */
 189
 190 /* dma registers. matches hw layout. */
 191 struct dma64 {
 192         struct dma64_regs dmaxmt;  /* dma tx */
 193         u32          PAD[2];
 194         struct dma64_regs dmarcv;  /* dma rx */
 195         u32          PAD[2];
 196 };
 197
 198 /* PDC registers */
 199 struct pdc_regs {
 200         u32  devcontrol;             /* 0x000 */
 201         u32  devstatus;              /* 0x004 */
 202         u32  PAD;
 203         u32  biststatus;             /* 0x00c */
 204         u32  PAD[4];
 205         u32  intstatus;              /* 0x020 */
 206         u32  intmask;                /* 0x024 */
 207         u32  gptimer;                /* 0x028 */
 208
 209         u32  PAD;
 210         u32  intrcvlazy_0;           /* 0x030 */
 211         u32  intrcvlazy_1;           /* 0x034 */
 212         u32  intrcvlazy_2;           /* 0x038 */
 213         u32  intrcvlazy_3;           /* 0x03c */
 214
 215         u32  PAD[48];
 216         u32  removed_intrecvlazy;    /* 0x100 */
 217         u32  flowctlthresh;          /* 0x104 */
 218         u32  wrrthresh;              /* 0x108 */
 219         u32  gmac_idle_cnt_thresh;   /* 0x10c */
 220
 221         u32  PAD[4];
 222         u32  ifioaccessaddr;         /* 0x120 */
 223         u32  ifioaccessbyte;         /* 0x124 */
 224         u32  ifioaccessdata;         /* 0x128 */
 225
 226         u32  PAD[21];
 227         u32  phyaccess;              /* 0x180 */
 228         u32  PAD;
 229         u32  phycontrol;             /* 0x188 */
 230         u32  txqctl;                 /* 0x18c */
 231         u32  rxqctl;                 /* 0x190 */
 232         u32  gpioselect;             /* 0x194 */
 233         u32  gpio_output_en;         /* 0x198 */
 234         u32  PAD;                    /* 0x19c */
 235         u32  txq_rxq_mem_ctl;        /* 0x1a0 */
 236         u32  memory_ecc_status;      /* 0x1a4 */
 237         u32  serdes_ctl;             /* 0x1a8 */
 238         u32  serdes_status0;         /* 0x1ac */
 239         u32  serdes_status1;         /* 0x1b0 */
 240         u32  PAD[11];                /* 0x1b4-1dc */
 241         u32  clk_ctl_st;             /* 0x1e0 */
 242         u32  hw_war;                 /* 0x1e4 */
 243         u32  pwrctl;                 /* 0x1e8 */
 244         u32  PAD[5];
 245
 246 #define PDC_NUM_DMA_RINGS   4
 247         struct dma64 dmaregs[PDC_NUM_DMA_RINGS];  /* 0x0200 - 0x2fc */
 248
 249         /* more registers follow, but we don't use them */
 250 };
 251
 252 /* structure for allocating/freeing DMA rings */
 253 struct pdc_ring_alloc {
 254         dma_addr_t  dmabase; /* DMA address of start of ring */
 255         void       *vbase;   /* base kernel virtual address of ring */
 256         u32         size;    /* ring allocation size in bytes */
 257 };
 258
 259 /* PDC state structure */
 260 struct pdc_state {
 261         /* synchronize access to this PDC state structure */
 262         spinlock_t pdc_lock;
 263
 264         /* Index of the PDC whose state is in this structure instance */
 265         u8 pdc_idx;
 266
 267         /* Platform device for this PDC instance */
 268         struct platform_device *pdev;
 269
 270         /*
 271          * Each PDC instance has a mailbox controller. PDC receives request
 272          * messages through mailboxes, and sends response messages through the
 273          * mailbox framework.
 274          */
 275         struct mbox_controller mbc;
 276
 277         unsigned int pdc_irq;
 278
 279         /*
 280          * Last interrupt status read from PDC device. Saved in interrupt
 281          * handler so the handler can clear the interrupt in the device,
 282          * and the interrupt thread called later can know which interrupt
 283          * bits are active.
 284          */
 285         unsigned long intstatus;
 286
 287         /* Number of bytes of receive status prior to each rx frame */
 288         u32 rx_status_len;
 289         /* Whether a BCM header is prepended to each frame */
 290         bool use_bcm_hdr;
 291         /* Sum of length of BCM header and rx status header */
 292         u32 pdc_resp_hdr_len;
 293
 294         /* The base virtual address of DMA hw registers */
 295         void __iomem *pdc_reg_vbase;
 296
 297         /* Pool for allocation of DMA rings */
 298         struct dma_pool *ring_pool;
 299
 300         /* Pool for allocation of metadata buffers for response messages */
 301         struct dma_pool *rx_buf_pool;
 302
 303         /*
 304          * The base virtual address of DMA tx/rx descriptor rings. Corresponding
 305          * DMA address and size of ring allocation.
 306          */
 307         struct pdc_ring_alloc tx_ring_alloc;
 308         struct pdc_ring_alloc rx_ring_alloc;
 309
 310         struct pdc_regs *regs;    /* start of PDC registers */
 311
 312         struct dma64_regs *txregs_64; /* dma tx engine registers */
 313         struct dma64_regs *rxregs_64; /* dma rx engine registers */
 314
 315         /*
 316          * Arrays of PDC_RING_ENTRIES descriptors
 317          * To use multiple ringsets, this needs to be extended
 318          */
 319         struct dma64dd   *txd_64;  /* tx descriptor ring */
 320         struct dma64dd   *rxd_64;  /* rx descriptor ring */
 321
 322         /* descriptor ring sizes */
 323         u32      ntxd;       /* # tx descriptors */
 324         u32      nrxd;       /* # rx descriptors */
 325         u32      nrxpost;    /* # rx buffers to keep posted */
 326         u32      ntxpost;    /* max number of tx buffers that can be posted */
 327
 328         /*
 329          * Index of next tx descriptor to reclaim. That is, the descriptor
 330          * index of the oldest tx buffer for which the host has yet to process
 331          * the corresponding response.
 332          */
 333         u32  txin;
 334
 335         /*
 336          * Index of the first receive descriptor for the sequence of
 337          * message fragments currently under construction. Used to build up
 338          * the rxin_numd count for a message. Updated to rxout when the host
 339          * starts a new sequence of rx buffers for a new message.
 340          */
 341         u32  tx_msg_start;
 342
 343         /* Index of next tx descriptor to post. */
 344         u32  txout;
 345
 346         /*
 347          * Number of tx descriptors associated with the message that starts
 348          * at this tx descriptor index.
 349          */
 350         u32      txin_numd[PDC_RING_ENTRIES];
 351
 352         /*
 353          * Index of next rx descriptor to reclaim. This is the index of
 354          * the next descriptor whose data has yet to be processed by the host.
 355          */
 356         u32  rxin;
 357
 358         /*
 359          * Index of the first receive descriptor for the sequence of
 360          * message fragments currently under construction. Used to build up
 361          * the rxin_numd count for a message. Updated to rxout when the host
 362          * starts a new sequence of rx buffers for a new message.
 363          */
 364         u32  rx_msg_start;
 365
 366         /*
 367          * Saved value of current hardware rx descriptor index.
 368          * The last rx buffer written by the hw is the index previous to
 369          * this one.
 370          */
 371         u32  last_rx_curr;
 372
 373         /* Index of next rx descriptor to post. */
 374         u32  rxout;
 375
 376         /*
 377          * opaque context associated with frame that starts at each
 378          * rx ring index.
 379          */
 380         void *rxp_ctx[PDC_RING_ENTRIES];
 381
 382         /*
 383          * Scatterlists used to form request and reply frames beginning at a
 384          * given ring index. Retained in order to unmap each sg after reply
 385          * is processed
 386          */
 387         struct scatterlist *src_sg[PDC_RING_ENTRIES];
 388         struct scatterlist *dst_sg[PDC_RING_ENTRIES];
 389
 390         /*
 391          * Number of rx descriptors associated with the message that starts
 392          * at this descriptor index. Not set for every index. For example,
 393          * if descriptor index i points to a scatterlist with 4 entries, then
 394          * the next three descriptor indexes don't have a value set.
 395          */
 396         u32  rxin_numd[PDC_RING_ENTRIES];
 397
 398         void *resp_hdr[PDC_RING_ENTRIES];
 399         dma_addr_t resp_hdr_daddr[PDC_RING_ENTRIES];
 400
 401         struct dentry *debugfs_stats;  /* debug FS stats file for this PDC */
 402
 403         /* counters */
 404         u32  pdc_requests;    /* number of request messages submitted */
 405         u32  pdc_replies;     /* number of reply messages received */
 406         u32  txnobuf;         /* count of tx ring full */
 407         u32  rxnobuf;         /* count of rx ring full */
 408         u32  rx_oflow;        /* count of rx overflows */
 409 };
 410
 411 /* Global variables */
 412
 413 struct pdc_globals {
 414         /* Actual number of SPUs in hardware, as reported by device tree */
 415         u32 num_spu;
 416 };
 417
 418 static struct pdc_globals pdcg;
 419
 420 /* top level debug FS directory for PDC driver */
 421 static struct dentry *debugfs_dir;
 422
 423 static ssize_t pdc_debugfs_read(struct file *filp, char __user *ubuf,
 424                                 size_t count, loff_t *offp)
 425 {
 426         struct pdc_state *pdcs;
 427         char *buf;
 428         ssize_t ret, out_offset, out_count;
 429
 430         out_count = 512;
 431
 432         buf = kmalloc(out_count, GFP_KERNEL);
 433         if (!buf)
 434                 return -ENOMEM;
 435
 436         pdcs = filp->private_data;
 437         out_offset = 0;
 438         out_offset += snprintf(buf + out_offset, out_count - out_offset,
 439                                "SPU %u stats:\n", pdcs->pdc_idx);
 440         out_offset += snprintf(buf + out_offset, out_count - out_offset,
 441                                "PDC requests............%u\n",
 442                                pdcs->pdc_requests);
 443         out_offset += snprintf(buf + out_offset, out_count - out_offset,
 444                                "PDC responses...........%u\n",
 445                                pdcs->pdc_replies);
 446         out_offset += snprintf(buf + out_offset, out_count - out_offset,
 447                                "Tx err ring full........%u\n",
 448                                pdcs->txnobuf);
 449         out_offset += snprintf(buf + out_offset, out_count - out_offset,
 450                                "Rx err ring full........%u\n",
 451                                pdcs->rxnobuf);
 452         out_offset += snprintf(buf + out_offset, out_count - out_offset,
 453                                "Receive overflow........%u\n",
 454                                pdcs->rx_oflow);
 455
 456         if (out_offset > out_count)
 457                 out_offset = out_count;
 458
 459         ret = simple_read_from_buffer(ubuf, count, offp, buf, out_offset);
 460         kfree(buf);
 461         return ret;
 462 }
 463
 464 static const struct file_operations pdc_debugfs_stats = {
 465         .owner = THIS_MODULE,
 466         .open = simple_open,
 467         .read = pdc_debugfs_read,
 468 };
 469
 470 /**
 471  * pdc_setup_debugfs() - Create the debug FS directories. If the top-level
 472  * directory has not yet been created, create it now. Create a stats file in
 473  * this directory for a SPU.
 474  * @pdcs: PDC state structure
 475  */
 476 static void pdc_setup_debugfs(struct pdc_state *pdcs)
 477 {
 478         char spu_stats_name[16];
 479
 480         if (!debugfs_initialized())
 481                 return;
 482
 483         snprintf(spu_stats_name, 16, "pdc%d_stats", pdcs->pdc_idx);
 484         if (!debugfs_dir)
 485                 debugfs_dir = debugfs_create_dir(KBUILD_MODNAME, NULL);
 486
 487         /* S_IRUSR == 0400 */
 488         pdcs->debugfs_stats = debugfs_create_file(spu_stats_name, 0400,
 489                                                   debugfs_dir, pdcs,
 490                                                   &pdc_debugfs_stats);
 491 }
 492
 493 static void pdc_free_debugfs(void)
 494 {
 495         debugfs_remove_recursive(debugfs_dir);
 496         debugfs_dir = NULL;
 497 }
 498
 499 /**
 500  * pdc_build_rxd() - Build DMA descriptor to receive SPU result.
 501  * @pdcs:      PDC state for SPU that will generate result
 502  * @dma_addr:  DMA address of buffer that descriptor is being built for
 503  * @buf_len:   Length of the receive buffer, in bytes
 504  * @flags:     Flags to be stored in descriptor
 505  */
 506 static inline void
 507 pdc_build_rxd(struct pdc_state *pdcs, dma_addr_t dma_addr,
 508               u32 buf_len, u32 flags)
 509 {
 510         struct device *dev = &pdcs->pdev->dev;
 511
 512         dev_dbg(dev,
 513                 "Writing rx descriptor for PDC %u at index %u with length %u. flags %#x\n",
 514                 pdcs->pdc_idx, pdcs->rxout, buf_len, flags);
 515
 516         iowrite32(lower_32_bits(dma_addr),
 517                   (void *)&pdcs->rxd_64[pdcs->rxout].addrlow);
 518         iowrite32(upper_32_bits(dma_addr),
 519                   (void *)&pdcs->rxd_64[pdcs->rxout].addrhigh);
 520         iowrite32(flags, (void *)&pdcs->rxd_64[pdcs->rxout].ctrl1);
 521         iowrite32(buf_len, (void *)&pdcs->rxd_64[pdcs->rxout].ctrl2);
 522         /* bump ring index and return */
 523         pdcs->rxout = NEXTRXD(pdcs->rxout, pdcs->nrxpost);
 524 }
 525
 526 /**
 527  * pdc_build_txd() - Build a DMA descriptor to transmit a SPU request to
 528  * hardware.
 529  * @pdcs:        PDC state for the SPU that will process this request
 530  * @dma_addr:    DMA address of packet to be transmitted
 531  * @buf_len:     Length of tx buffer, in bytes
 532  * @flags:       Flags to be stored in descriptor
 533  */
 534 static inline void
 535 pdc_build_txd(struct pdc_state *pdcs, dma_addr_t dma_addr, u32 buf_len,
 536               u32 flags)
 537 {
 538         struct device *dev = &pdcs->pdev->dev;
 539
 540         dev_dbg(dev,
 541                 "Writing tx descriptor for PDC %u at index %u with length %u, flags %#x\n",
 542                 pdcs->pdc_idx, pdcs->txout, buf_len, flags);
 543
 544         iowrite32(lower_32_bits(dma_addr),
 545                   (void *)&pdcs->txd_64[pdcs->txout].addrlow);
 546         iowrite32(upper_32_bits(dma_addr),
 547                   (void *)&pdcs->txd_64[pdcs->txout].addrhigh);
 548         iowrite32(flags, (void *)&pdcs->txd_64[pdcs->txout].ctrl1);
 549         iowrite32(buf_len, (void *)&pdcs->txd_64[pdcs->txout].ctrl2);
 550
 551         /* bump ring index and return */
 552         pdcs->txout = NEXTTXD(pdcs->txout, pdcs->ntxpost);
 553 }
 554
 555 /**
 556  * pdc_receive() - Receive a response message from a given SPU.
 557  * @pdcs:    PDC state for the SPU to receive from
 558  * @mssg:    mailbox message to be returned to client
 559  *
 560  * When the return code indicates success, the response message is available in
 561  * the receive buffers provided prior to submission of the request.
 562  *
 563  * Input:
 564  *   pdcs - PDC state structure for the SPU to be polled
 565  *   mssg - mailbox message to be returned to client. This function sets the
 566  *          context pointer on the message to help the client associate the
 567  *          response with a request.
 568  *
 569  * Return:  PDC_SUCCESS if one or more receive descriptors was processed
 570  *          -EAGAIN indicates that no response message is available
 571  *          -EIO an error occurred
 572  */
 573 static int
 574 pdc_receive(struct pdc_state *pdcs, struct brcm_message *mssg)
 575 {
 576         struct device *dev = &pdcs->pdev->dev;
 577         u32 len, rx_status;
 578         u32 num_frags;
 579         int i;
 580         u8 *resp_hdr;    /* virtual addr of start of resp message DMA header */
 581         u32 frags_rdy;   /* number of fragments ready to read */
 582         u32 rx_idx;      /* ring index of start of receive frame */
 583         dma_addr_t resp_hdr_daddr;
 584
 585         spin_lock(&pdcs->pdc_lock);
 586
 587         /*
 588          * return if a complete response message is not yet ready.
 589          * rxin_numd[rxin] is the number of fragments in the next msg
 590          * to read.
 591          */
 592         frags_rdy = NRXDACTIVE(pdcs->rxin, pdcs->last_rx_curr, pdcs->nrxpost);
 593         if ((frags_rdy == 0) || (frags_rdy < pdcs->rxin_numd[pdcs->rxin])) {
 594                 /* See if the hw has written more fragments than we know */
 595                 pdcs->last_rx_curr =
 596                     (ioread32((void *)&pdcs->rxregs_64->status0) &
 597                      CRYPTO_D64_RS0_CD_MASK) / RING_ENTRY_SIZE;
 598                 frags_rdy = NRXDACTIVE(pdcs->rxin, pdcs->last_rx_curr,
 599                                        pdcs->nrxpost);
 600                 if ((frags_rdy == 0) ||
 601                     (frags_rdy < pdcs->rxin_numd[pdcs->rxin])) {
 602                         /* No response ready */
 603                         spin_unlock(&pdcs->pdc_lock);
 604                         return -EAGAIN;
 605                 }
 606                 /* can't read descriptors/data until write index is read */
 607                 rmb();
 608         }
 609
 610         num_frags = pdcs->txin_numd[pdcs->txin];
 611         dma_unmap_sg(dev, pdcs->src_sg[pdcs->txin],
 612                      sg_nents(pdcs->src_sg[pdcs->txin]), DMA_TO_DEVICE);
 613
 614         for (i = 0; i < num_frags; i++)
 615                 pdcs->txin = NEXTTXD(pdcs->txin, pdcs->ntxpost);
 616
 617         dev_dbg(dev, "PDC %u reclaimed %d tx descriptors",
 618                 pdcs->pdc_idx, num_frags);
 619
 620         rx_idx = pdcs->rxin;
 621         num_frags = pdcs->rxin_numd[rx_idx];
 622         /* Return opaque context with result */
 623         mssg->ctx = pdcs->rxp_ctx[rx_idx];
 624         pdcs->rxp_ctx[rx_idx] = NULL;
 625         resp_hdr = pdcs->resp_hdr[rx_idx];
 626         resp_hdr_daddr = pdcs->resp_hdr_daddr[rx_idx];
 627         dma_unmap_sg(dev, pdcs->dst_sg[rx_idx],
 628                      sg_nents(pdcs->dst_sg[rx_idx]), DMA_FROM_DEVICE);
 629
 630         for (i = 0; i < num_frags; i++)
 631                 pdcs->rxin = NEXTRXD(pdcs->rxin, pdcs->nrxpost);
 632
 633         spin_unlock(&pdcs->pdc_lock);
 634
 635         dev_dbg(dev, "PDC %u reclaimed %d rx descriptors",
 636                 pdcs->pdc_idx, num_frags);
 637
 638         dev_dbg(dev,
 639                 "PDC %u txin %u, txout %u, rxin %u, rxout %u, last_rx_curr %u\n",
 640                 pdcs->pdc_idx, pdcs->txin, pdcs->txout, pdcs->rxin,
 641                 pdcs->rxout, pdcs->last_rx_curr);
 642
 643         if (pdcs->pdc_resp_hdr_len == PDC_SPUM_RESP_HDR_LEN) {
 644                 /*
 645                  * For SPU-M, get length of response msg and rx overflow status.
 646                  */
 647                 rx_status = *((u32 *)resp_hdr);
 648                 len = rx_status & RX_STATUS_LEN;
 649                 dev_dbg(dev,
 650                         "SPU response length %u bytes", len);
 651                 if (unlikely(((rx_status & RX_STATUS_OVERFLOW) || (!len)))) {
 652                         if (rx_status & RX_STATUS_OVERFLOW) {
 653                                 dev_err_ratelimited(dev,
 654                                                     "crypto receive overflow");
 655                                 pdcs->rx_oflow++;
 656                         } else {
 657                                 dev_info_ratelimited(dev, "crypto rx len = 0");
 658                         }
 659                         return -EIO;
 660                 }
 661         }
 662
 663         dma_pool_free(pdcs->rx_buf_pool, resp_hdr, resp_hdr_daddr);
 664
 665         pdcs->pdc_replies++;
 666         /* if we read one or more rx descriptors, claim success */
 667         if (num_frags > 0)
 668                 return PDC_SUCCESS;
 669         else
 670                 return -EIO;
 671 }
 672
 673 /**
 674  * pdc_tx_list_sg_add() - Add the buffers in a scatterlist to the transmit
 675  * descriptors for a given SPU. The scatterlist buffers contain the data for a
 676  * SPU request message.
 677  * @spu_idx:   The index of the SPU to submit the request to, [0, max_spu)
 678  * @sg:        Scatterlist whose buffers contain part of the SPU request
 679  *
 680  * If a scatterlist buffer is larger than PDC_DMA_BUF_MAX, multiple descriptors
 681  * are written for that buffer, each <= PDC_DMA_BUF_MAX byte in length.
 682  *
 683  * Return: PDC_SUCCESS if successful
 684  *         < 0 otherwise
 685  */
 686 static int pdc_tx_list_sg_add(struct pdc_state *pdcs, struct scatterlist *sg)
 687 {
 688         u32 flags = 0;
 689         u32 eot;
 690         u32 tx_avail;
 691
 692         /*
 693          * Num descriptors needed. Conservatively assume we need a descriptor
 694          * for every entry in sg.
 695          */
 696         u32 num_desc;
 697         u32 desc_w = 0; /* Number of tx descriptors written */
 698         u32 bufcnt;     /* Number of bytes of buffer pointed to by descriptor */
 699         dma_addr_t databufptr;  /* DMA address to put in descriptor */
 700
 701         num_desc = (u32)sg_nents(sg);
 702
 703         /* check whether enough tx descriptors are available */
 704         tx_avail = pdcs->ntxpost - NTXDACTIVE(pdcs->txin, pdcs->txout,
 705                                               pdcs->ntxpost);
 706         if (unlikely(num_desc > tx_avail)) {
 707                 pdcs->txnobuf++;
 708                 return -ENOSPC;
 709         }
 710
 711         /* build tx descriptors */
 712         if (pdcs->tx_msg_start == pdcs->txout) {
 713                 /* Start of frame */
 714                 pdcs->txin_numd[pdcs->tx_msg_start] = 0;
 715                 pdcs->src_sg[pdcs->txout] = sg;
 716                 flags = D64_CTRL1_SOF;
 717         }
 718
 719         while (sg) {
 720                 if (unlikely(pdcs->txout == (pdcs->ntxd - 1)))
 721                         eot = D64_CTRL1_EOT;
 722                 else
 723                         eot = 0;
 724
 725                 /*
 726                  * If sg buffer larger than PDC limit, split across
 727                  * multiple descriptors
 728                  */
 729                 bufcnt = sg_dma_len(sg);
 730                 databufptr = sg_dma_address(sg);
 731                 while (bufcnt > PDC_DMA_BUF_MAX) {
 732                         pdc_build_txd(pdcs, databufptr, PDC_DMA_BUF_MAX,
 733                                       flags | eot);
 734                         desc_w++;
 735                         bufcnt -= PDC_DMA_BUF_MAX;
 736                         databufptr += PDC_DMA_BUF_MAX;
 737                         if (unlikely(pdcs->txout == (pdcs->ntxd - 1)))
 738                                 eot = D64_CTRL1_EOT;
 739                         else
 740                                 eot = 0;
 741                 }
 742                 sg = sg_next(sg);
 743                 if (!sg)
 744                         /* Writing last descriptor for frame */
 745                         flags |= (D64_CTRL1_EOF | D64_CTRL1_IOC);
 746                 pdc_build_txd(pdcs, databufptr, bufcnt, flags | eot);
 747                 desc_w++;
 748                 /* Clear start of frame after first descriptor */
 749                 flags &= ~D64_CTRL1_SOF;
 750         }
 751         pdcs->txin_numd[pdcs->tx_msg_start] += desc_w;
 752
 753         return PDC_SUCCESS;
 754 }
 755
 756 /**
 757  * pdc_tx_list_final() - Initiate DMA transfer of last frame written to tx
 758  * ring.
 759  * @pdcs:  PDC state for SPU to process the request
 760  *
 761  * Sets the index of the last descriptor written in both the rx and tx ring.
 762  *
 763  * Return: PDC_SUCCESS
 764  */
 765 static int pdc_tx_list_final(struct pdc_state *pdcs)
 766 {
 767         /*
 768          * write barrier to ensure all register writes are complete
 769          * before chip starts to process new request
 770          */
 771         wmb();
 772         iowrite32(pdcs->rxout << 4, (void *)&pdcs->rxregs_64->ptr);
 773         iowrite32(pdcs->txout << 4, (void *)&pdcs->txregs_64->ptr);
 774         pdcs->pdc_requests++;
 775
 776         return PDC_SUCCESS;
 777 }
 778
 779 /**
 780  * pdc_rx_list_init() - Start a new receive descriptor list for a given PDC.
 781  * @pdcs:   PDC state for SPU handling request
 782  * @dst_sg: scatterlist providing rx buffers for response to be returned to
 783  *          mailbox client
 784  * @ctx:    Opaque context for this request
 785  *
 786  * Posts a single receive descriptor to hold the metadata that precedes a
 787  * response. For example, with SPU-M, the metadata is a 32-byte DMA header and
 788  * an 8-byte BCM header. Moves the msg_start descriptor indexes for both tx and
 789  * rx to indicate the start of a new message.
 790  *
 791  * Return:  PDC_SUCCESS if successful
 792  *          < 0 if an error (e.g., rx ring is full)
 793  */
 794 static int pdc_rx_list_init(struct pdc_state *pdcs, struct scatterlist *dst_sg,
 795                             void *ctx)
 796 {
 797         u32 flags = 0;
 798         u32 rx_avail;
 799         u32 rx_pkt_cnt = 1;     /* Adding a single rx buffer */
 800         dma_addr_t daddr;
 801         void *vaddr;
 802
 803         rx_avail = pdcs->nrxpost - NRXDACTIVE(pdcs->rxin, pdcs->rxout,
 804                                               pdcs->nrxpost);
 805         if (unlikely(rx_pkt_cnt > rx_avail)) {
 806                 pdcs->rxnobuf++;
 807                 return -ENOSPC;
 808         }
 809
 810         /* allocate a buffer for the dma rx status */
 811         vaddr = dma_pool_zalloc(pdcs->rx_buf_pool, GFP_ATOMIC, &daddr);
 812         if (!vaddr)
 813                 return -ENOMEM;
 814
 815         /*
 816          * Update msg_start indexes for both tx and rx to indicate the start
 817          * of a new sequence of descriptor indexes that contain the fragments
 818          * of the same message.
 819          */
 820         pdcs->rx_msg_start = pdcs->rxout;
 821         pdcs->tx_msg_start = pdcs->txout;
 822
 823         /* This is always the first descriptor in the receive sequence */
 824         flags = D64_CTRL1_SOF;
 825         pdcs->rxin_numd[pdcs->rx_msg_start] = 1;
 826
 827         if (unlikely(pdcs->rxout == (pdcs->nrxd - 1)))
 828                 flags |= D64_CTRL1_EOT;
 829
 830         pdcs->rxp_ctx[pdcs->rxout] = ctx;
 831         pdcs->dst_sg[pdcs->rxout] = dst_sg;
 832         pdcs->resp_hdr[pdcs->rxout] = vaddr;
 833         pdcs->resp_hdr_daddr[pdcs->rxout] = daddr;
 834         pdc_build_rxd(pdcs, daddr, pdcs->pdc_resp_hdr_len, flags);
 835         return PDC_SUCCESS;
 836 }
 837
 838 /**
 839  * pdc_rx_list_sg_add() - Add the buffers in a scatterlist to the receive
 840  * descriptors for a given SPU. The caller must have already DMA mapped the
 841  * scatterlist.
 842  * @spu_idx:    Indicates which SPU the buffers are for
 843  * @sg:         Scatterlist whose buffers are added to the receive ring
 844  *
 845  * If a receive buffer in the scatterlist is larger than PDC_DMA_BUF_MAX,
 846  * multiple receive descriptors are written, each with a buffer <=
 847  * PDC_DMA_BUF_MAX.
 848  *
 849  * Return: PDC_SUCCESS if successful
 850  *         < 0 otherwise (e.g., receive ring is full)
 851  */
 852 static int pdc_rx_list_sg_add(struct pdc_state *pdcs, struct scatterlist *sg)
 853 {
 854         u32 flags = 0;
 855         u32 rx_avail;
 856
 857         /*
 858          * Num descriptors needed. Conservatively assume we need a descriptor
 859          * for every entry from our starting point in the scatterlist.
 860          */
 861         u32 num_desc;
 862         u32 desc_w = 0; /* Number of tx descriptors written */
 863         u32 bufcnt;     /* Number of bytes of buffer pointed to by descriptor */
 864         dma_addr_t databufptr;  /* DMA address to put in descriptor */
 865
 866         num_desc = (u32)sg_nents(sg);
 867
 868         rx_avail = pdcs->nrxpost - NRXDACTIVE(pdcs->rxin, pdcs->rxout,
 869                                               pdcs->nrxpost);
 870         if (unlikely(num_desc > rx_avail)) {
 871                 pdcs->rxnobuf++;
 872                 return -ENOSPC;
 873         }
 874
 875         while (sg) {
 876                 if (unlikely(pdcs->rxout == (pdcs->nrxd - 1)))
 877                         flags = D64_CTRL1_EOT;
 878                 else
 879                         flags = 0;
 880
 881                 /*
 882                  * If sg buffer larger than PDC limit, split across
 883                  * multiple descriptors
 884                  */
 885                 bufcnt = sg_dma_len(sg);
 886                 databufptr = sg_dma_address(sg);
 887                 while (bufcnt > PDC_DMA_BUF_MAX) {
 888                         pdc_build_rxd(pdcs, databufptr, PDC_DMA_BUF_MAX, flags);
 889                         desc_w++;
 890                         bufcnt -= PDC_DMA_BUF_MAX;
 891                         databufptr += PDC_DMA_BUF_MAX;
 892                         if (unlikely(pdcs->rxout == (pdcs->nrxd - 1)))
 893                                 flags = D64_CTRL1_EOT;
 894                         else
 895                                 flags = 0;
 896                 }
 897                 pdc_build_rxd(pdcs, databufptr, bufcnt, flags);
 898                 desc_w++;
 899                 sg = sg_next(sg);
 900         }
 901         pdcs->rxin_numd[pdcs->rx_msg_start] += desc_w;
 902
 903         return PDC_SUCCESS;
 904 }
 905
 906 /**
 907  * pdc_irq_handler() - Interrupt handler called in interrupt context.
 908  * @irq:      Interrupt number that has fired
 909  * @cookie:   PDC state for DMA engine that generated the interrupt
 910  *
 911  * We have to clear the device interrupt status flags here. So cache the
 912  * status for later use in the thread function. Other than that, just return
 913  * WAKE_THREAD to invoke the thread function.
 914  *
 915  * Return: IRQ_WAKE_THREAD if interrupt is ours
 916  *         IRQ_NONE otherwise
 917  */
 918 static irqreturn_t pdc_irq_handler(int irq, void *cookie)
 919 {
 920         struct pdc_state *pdcs = cookie;
 921         u32 intstatus = ioread32(pdcs->pdc_reg_vbase + PDC_INTSTATUS_OFFSET);
 922
 923         if (intstatus & PDC_XMTINTEN_0)
 924                 set_bit(PDC_XMTINT_0, &pdcs->intstatus);
 925         if (intstatus & PDC_RCVINTEN_0)
 926                 set_bit(PDC_RCVINT_0, &pdcs->intstatus);
 927
 928         /* Clear interrupt flags in device */
 929         iowrite32(intstatus, pdcs->pdc_reg_vbase + PDC_INTSTATUS_OFFSET);
 930
 931         /* Wakeup IRQ thread */
 932         if (pdcs && (irq == pdcs->pdc_irq) && (intstatus & PDC_INTMASK))
 933                 return IRQ_WAKE_THREAD;
 934
 935         return IRQ_NONE;
 936 }
 937
 938 /**
 939  * pdc_irq_thread() - Function invoked on deferred thread when a DMA tx has
 940  * completed or data is available to receive.
 941  * @irq:    Interrupt number
 942  * @cookie: PDC state for PDC that generated the interrupt
 943  *
 944  * On DMA tx complete, notify the mailbox client. On DMA rx complete, process
 945  * as many SPU response messages as are available and send each to the mailbox
 946  * client.
 947  *
 948  * Return: IRQ_HANDLED if we recognized and handled the interrupt
 949  *         IRQ_NONE otherwise
 950  */
 951 static irqreturn_t pdc_irq_thread(int irq, void *cookie)
 952 {
 953         struct pdc_state *pdcs = cookie;
 954         struct mbox_controller *mbc;
 955         struct mbox_chan *chan;
 956         bool tx_int;
 957         bool rx_int;
 958         int rx_status;
 959         struct brcm_message mssg;
 960
 961         tx_int = test_and_clear_bit(PDC_XMTINT_0, &pdcs->intstatus);
 962         rx_int = test_and_clear_bit(PDC_RCVINT_0, &pdcs->intstatus);
 963
 964         if (pdcs && (tx_int || rx_int)) {
 965                 dev_dbg(&pdcs->pdev->dev,
 966                         "%s() got irq %d with tx_int %s, rx_int %s",
 967                         __func__, irq,
 968                         tx_int ? "set" : "clear", rx_int ? "set" : "clear");
 969
 970                 mbc = &pdcs->mbc;
 971                 chan = &mbc->chans[0];
 972
 973                 if (tx_int) {
 974                         dev_dbg(&pdcs->pdev->dev, "%s(): tx done", __func__);
 975                         /* only one frame in flight at a time */
 976                         mbox_chan_txdone(chan, PDC_SUCCESS);
 977                 }
 978                 if (rx_int) {
 979                         while (1) {
 980                                 /* Could be many frames ready */
 981                                 memset(&mssg, 0, sizeof(mssg));
 982                                 mssg.type = BRCM_MESSAGE_SPU;
 983                                 rx_status = pdc_receive(pdcs, &mssg);
 984                                 if (rx_status >= 0) {
 985                                         dev_dbg(&pdcs->pdev->dev,
 986                                                 "%s(): invoking client rx cb",
 987                                                 __func__);
 988                                         mbox_chan_received_data(chan, &mssg);
 989                                 } else {
 990                                         dev_dbg(&pdcs->pdev->dev,
 991                                                 "%s(): no SPU response available",
 992                                                 __func__);
 993                                         break;
 994                                 }
 995                         }
 996                 }
 997                 return IRQ_HANDLED;
 998         }
 999         return IRQ_NONE;
1000 }
1001
1002 /**
1003  * pdc_ring_init() - Allocate DMA rings and initialize constant fields of
1004  * descriptors in one ringset.
1005  * @pdcs:    PDC instance state
1006  * @ringset: index of ringset being used
1007  *
1008  * Return: PDC_SUCCESS if ring initialized
1009  *         < 0 otherwise
1010  */
1011 static int pdc_ring_init(struct pdc_state *pdcs, int ringset)
1012 {
1013         int i;
1014         int err = PDC_SUCCESS;
1015         struct dma64 *dma_reg;
1016         struct device *dev = &pdcs->pdev->dev;
1017         struct pdc_ring_alloc tx;
1018         struct pdc_ring_alloc rx;
1019
1020         /* Allocate tx ring */
1021         tx.vbase = dma_pool_zalloc(pdcs->ring_pool, GFP_KERNEL, &tx.dmabase);
1022         if (!tx.vbase) {
1023                 err = -ENOMEM;
1024                 goto done;
1025         }
1026
1027         /* Allocate rx ring */
1028         rx.vbase = dma_pool_zalloc(pdcs->ring_pool, GFP_KERNEL, &rx.dmabase);
1029         if (!rx.vbase) {
1030                 err = -ENOMEM;
1031                 goto fail_dealloc;
1032         }
1033
1034         dev_dbg(dev, " - base DMA addr of tx ring      %pad", &tx.dmabase);
1035         dev_dbg(dev, " - base virtual addr of tx ring  %p", tx.vbase);
1036         dev_dbg(dev, " - base DMA addr of rx ring      %pad", &rx.dmabase);
1037         dev_dbg(dev, " - base virtual addr of rx ring  %p", rx.vbase);
1038
1039         /* lock after ring allocation to avoid scheduling while atomic */
1040         spin_lock(&pdcs->pdc_lock);
1041
1042         memcpy(&pdcs->tx_ring_alloc, &tx, sizeof(tx));
1043         memcpy(&pdcs->rx_ring_alloc, &rx, sizeof(rx));
1044
1045         pdcs->rxin = 0;
1046         pdcs->rx_msg_start = 0;
1047         pdcs->last_rx_curr = 0;
1048         pdcs->rxout = 0;
1049         pdcs->txin = 0;
1050         pdcs->tx_msg_start = 0;
1051         pdcs->txout = 0;
1052
1053         /* Set descriptor array base addresses */
1054         pdcs->txd_64 = (struct dma64dd *)pdcs->tx_ring_alloc.vbase;
1055         pdcs->rxd_64 = (struct dma64dd *)pdcs->rx_ring_alloc.vbase;
1056
1057         /* Tell device the base DMA address of each ring */
1058         dma_reg = &pdcs->regs->dmaregs[ringset];
1059
1060         /* But first disable DMA and set curptr to 0 for both TX & RX */
1061         iowrite32(PDC_TX_CTL, &dma_reg->dmaxmt.control);
1062         iowrite32((PDC_RX_CTL + (pdcs->rx_status_len << 1)),
1063                   (void *)&dma_reg->dmarcv.control);
1064         iowrite32(0, (void *)&dma_reg->dmaxmt.ptr);
1065         iowrite32(0, (void *)&dma_reg->dmarcv.ptr);
1066
1067         /* Set base DMA addresses */
1068         iowrite32(lower_32_bits(pdcs->tx_ring_alloc.dmabase),
1069                   (void *)&dma_reg->dmaxmt.addrlow);
1070         iowrite32(upper_32_bits(pdcs->tx_ring_alloc.dmabase),
1071                   (void *)&dma_reg->dmaxmt.addrhigh);
1072
1073         iowrite32(lower_32_bits(pdcs->rx_ring_alloc.dmabase),
1074                   (void *)&dma_reg->dmarcv.addrlow);
1075         iowrite32(upper_32_bits(pdcs->rx_ring_alloc.dmabase),
1076                   (void *)&dma_reg->dmarcv.addrhigh);
1077
1078         /* Re-enable DMA */
1079         iowrite32(PDC_TX_CTL | PDC_TX_ENABLE, &dma_reg->dmaxmt.control);
1080         iowrite32((PDC_RX_CTL | PDC_RX_ENABLE | (pdcs->rx_status_len << 1)),
1081                   (void *)&dma_reg->dmarcv.control);
1082
1083         /* Initialize descriptors */
1084         for (i = 0; i < PDC_RING_ENTRIES; i++) {
1085                 /* Every tx descriptor can be used for start of frame. */
1086                 if (i != pdcs->ntxpost) {
1087                         iowrite32(D64_CTRL1_SOF | D64_CTRL1_EOF,
1088                                   (void *)&pdcs->txd_64[i].ctrl1);
1089                 } else {
1090                         /* Last descriptor in ringset. Set End of Table. */
1091                         iowrite32(D64_CTRL1_SOF | D64_CTRL1_EOF |
1092                                   D64_CTRL1_EOT,
1093                                   (void *)&pdcs->txd_64[i].ctrl1);
1094                 }
1095
1096                 /* Every rx descriptor can be used for start of frame */
1097                 if (i != pdcs->nrxpost) {
1098                         iowrite32(D64_CTRL1_SOF,
1099                                   (void *)&pdcs->rxd_64[i].ctrl1);
1100                 } else {
1101                         /* Last descriptor in ringset. Set End of Table. */
1102                         iowrite32(D64_CTRL1_SOF | D64_CTRL1_EOT,
1103                                   (void *)&pdcs->rxd_64[i].ctrl1);
1104                 }
1105         }
1106         spin_unlock(&pdcs->pdc_lock);
1107         return PDC_SUCCESS;
1108
1109 fail_dealloc:
1110         dma_pool_free(pdcs->ring_pool, tx.vbase, tx.dmabase);
1111 done:
1112         return err;
1113 }
1114
1115 static void pdc_ring_free(struct pdc_state *pdcs)
1116 {
1117         if (pdcs->tx_ring_alloc.vbase) {
1118                 dma_pool_free(pdcs->ring_pool, pdcs->tx_ring_alloc.vbase,
1119                               pdcs->tx_ring_alloc.dmabase);
1120                 pdcs->tx_ring_alloc.vbase = NULL;
1121         }
1122
1123         if (pdcs->rx_ring_alloc.vbase) {
1124                 dma_pool_free(pdcs->ring_pool, pdcs->rx_ring_alloc.vbase,
1125                               pdcs->rx_ring_alloc.dmabase);
1126                 pdcs->rx_ring_alloc.vbase = NULL;
1127         }
1128 }
1129
1130 /**
1131  * pdc_send_data() - mailbox send_data function
1132  * @chan:       The mailbox channel on which the data is sent. The channel
1133  *              corresponds to a DMA ringset.
1134  * @data:       The mailbox message to be sent. The message must be a
1135  *              brcm_message structure.
1136  *
1137  * This function is registered as the send_data function for the mailbox
1138  * controller. From the destination scatterlist in the mailbox message, it
1139  * creates a sequence of receive descriptors in the rx ring. From the source
1140  * scatterlist, it creates a sequence of transmit descriptors in the tx ring.
1141  * After creating the descriptors, it writes the rx ptr and tx ptr registers to
1142  * initiate the DMA transfer.
1143  *
1144  * This function does the DMA map and unmap of the src and dst scatterlists in
1145  * the mailbox message.
1146  *
1147  * Return: 0 if successful
1148  *         -ENOTSUPP if the mailbox message is a type this driver does not
1149  *                      support
1150  *         < 0 if an error
1151  */
1152 static int pdc_send_data(struct mbox_chan *chan, void *data)
1153 {
1154         struct pdc_state *pdcs = chan->con_priv;
1155         struct device *dev = &pdcs->pdev->dev;
1156         struct brcm_message *mssg = data;
1157         int err = PDC_SUCCESS;
1158         int src_nent;
1159         int dst_nent;
1160         int nent;
1161
1162         if (mssg->type != BRCM_MESSAGE_SPU)
1163                 return -ENOTSUPP;
1164
1165         src_nent = sg_nents(mssg->spu.src);
1166         if (src_nent) {
1167                 nent = dma_map_sg(dev, mssg->spu.src, src_nent, DMA_TO_DEVICE);
1168                 if (nent == 0)
1169                         return -EIO;
1170         }
1171
1172         dst_nent = sg_nents(mssg->spu.dst);
1173         if (dst_nent) {
1174                 nent = dma_map_sg(dev, mssg->spu.dst, dst_nent,
1175                                   DMA_FROM_DEVICE);
1176                 if (nent == 0) {
1177                         dma_unmap_sg(dev, mssg->spu.src, src_nent,
1178                                      DMA_TO_DEVICE);
1179                         return -EIO;
1180                 }
1181         }
1182
1183         spin_lock(&pdcs->pdc_lock);
1184
1185         /* Create rx descriptors to SPU catch response */
1186         err = pdc_rx_list_init(pdcs, mssg->spu.dst, mssg->ctx);
1187         err |= pdc_rx_list_sg_add(pdcs, mssg->spu.dst);
1188
1189         /* Create tx descriptors to submit SPU request */
1190         err |= pdc_tx_list_sg_add(pdcs, mssg->spu.src);
1191         err |= pdc_tx_list_final(pdcs); /* initiate transfer */
1192
1193         spin_unlock(&pdcs->pdc_lock);
1194
1195         if (err)
1196                 dev_err(&pdcs->pdev->dev,
1197                         "%s failed with error %d", __func__, err);
1198
1199         return err;
1200 }
1201
1202 static int pdc_startup(struct mbox_chan *chan)
1203 {
1204         return pdc_ring_init(chan->con_priv, PDC_RINGSET);
1205 }
1206
1207 static void pdc_shutdown(struct mbox_chan *chan)
1208 {
1209         struct pdc_state *pdcs = chan->con_priv;
1210
1211         if (!pdcs)
1212                 return;
1213
1214         dev_dbg(&pdcs->pdev->dev,
1215                 "Shutdown mailbox channel for PDC %u", pdcs->pdc_idx);
1216         pdc_ring_free(pdcs);
1217 }
1218
1219 /**
1220  * pdc_hw_init() - Use the given initialization parameters to initialize the
1221  * state for one of the PDCs.
1222  * @pdcs:  state of the PDC
1223  */
1224 static
1225 void pdc_hw_init(struct pdc_state *pdcs)
1226 {
1227         struct platform_device *pdev;
1228         struct device *dev;
1229         struct dma64 *dma_reg;
1230         int ringset = PDC_RINGSET;
1231
1232         pdev = pdcs->pdev;
1233         dev = &pdev->dev;
1234
1235         dev_dbg(dev, "PDC %u initial values:", pdcs->pdc_idx);
1236         dev_dbg(dev, "state structure:                   %p",
1237                 pdcs);
1238         dev_dbg(dev, " - base virtual addr of hw regs    %p",
1239                 pdcs->pdc_reg_vbase);
1240
1241         /* initialize data structures */
1242         pdcs->regs = (struct pdc_regs *)pdcs->pdc_reg_vbase;
1243         pdcs->txregs_64 = (struct dma64_regs *)
1244             (void *)(((u8 *)pdcs->pdc_reg_vbase) +
1245                      PDC_TXREGS_OFFSET + (sizeof(struct dma64) * ringset));
1246         pdcs->rxregs_64 = (struct dma64_regs *)
1247             (void *)(((u8 *)pdcs->pdc_reg_vbase) +
1248                      PDC_RXREGS_OFFSET + (sizeof(struct dma64) * ringset));
1249
1250         pdcs->ntxd = PDC_RING_ENTRIES;
1251         pdcs->nrxd = PDC_RING_ENTRIES;
1252         pdcs->ntxpost = PDC_RING_ENTRIES - 1;
1253         pdcs->nrxpost = PDC_RING_ENTRIES - 1;
1254         iowrite32(0, &pdcs->regs->intmask);
1255
1256         dma_reg = &pdcs->regs->dmaregs[ringset];
1257
1258         /* Configure DMA but will enable later in pdc_ring_init() */
1259         iowrite32(PDC_TX_CTL, &dma_reg->dmaxmt.control);
1260
1261         iowrite32(PDC_RX_CTL + (pdcs->rx_status_len << 1),
1262                   (void *)&dma_reg->dmarcv.control);
1263
1264         /* Reset current index pointers after making sure DMA is disabled */
1265         iowrite32(0, &dma_reg->dmaxmt.ptr);
1266         iowrite32(0, &dma_reg->dmarcv.ptr);
1267
1268         if (pdcs->pdc_resp_hdr_len == PDC_SPU2_RESP_HDR_LEN)
1269                 iowrite32(PDC_CKSUM_CTRL,
1270                           pdcs->pdc_reg_vbase + PDC_CKSUM_CTRL_OFFSET);
1271 }
1272
1273 /**
1274  * pdc_hw_disable() - Disable the tx and rx control in the hw.
1275  * @pdcs: PDC state structure
1276  *
1277  */
1278 static void pdc_hw_disable(struct pdc_state *pdcs)
1279 {
1280         struct dma64 *dma_reg;
1281
1282         dma_reg = &pdcs->regs->dmaregs[PDC_RINGSET];
1283         iowrite32(PDC_TX_CTL, &dma_reg->dmaxmt.control);
1284         iowrite32(PDC_RX_CTL + (pdcs->rx_status_len << 1),
1285                   &dma_reg->dmarcv.control);
1286 }
1287
1288 /**
1289  * pdc_rx_buf_pool_create() - Pool of receive buffers used to catch the metadata
1290  * header returned with each response message.
1291  * @pdcs: PDC state structure
1292  *
1293  * The metadata is not returned to the mailbox client. So the PDC driver
1294  * manages these buffers.
1295  *
1296  * Return: PDC_SUCCESS
1297  *         -ENOMEM if pool creation fails
1298  */
1299 static int pdc_rx_buf_pool_create(struct pdc_state *pdcs)
1300 {
1301         struct platform_device *pdev;
1302         struct device *dev;
1303
1304         pdev = pdcs->pdev;
1305         dev = &pdev->dev;
1306
1307         pdcs->pdc_resp_hdr_len = pdcs->rx_status_len;
1308         if (pdcs->use_bcm_hdr)
1309                 pdcs->pdc_resp_hdr_len += BCM_HDR_LEN;
1310
1311         pdcs->rx_buf_pool = dma_pool_create("pdc rx bufs", dev,
1312                                             pdcs->pdc_resp_hdr_len,
1313                                             RX_BUF_ALIGN, 0);
1314         if (!pdcs->rx_buf_pool)
1315                 return -ENOMEM;
1316
1317         return PDC_SUCCESS;
1318 }
1319
1320 /**
1321  * pdc_interrupts_init() - Initialize the interrupt configuration for a PDC and
1322  * specify a threaded IRQ handler for deferred handling of interrupts outside of
1323  * interrupt context.
1324  * @pdcs:   PDC state
1325  *
1326  * Set the interrupt mask for transmit and receive done.
1327  * Set the lazy interrupt frame count to generate an interrupt for just one pkt.
1328  *
1329  * Return:  PDC_SUCCESS
1330  *          <0 if threaded irq request fails
1331  */
1332 static int pdc_interrupts_init(struct pdc_state *pdcs)
1333 {
1334         struct platform_device *pdev = pdcs->pdev;
1335         struct device *dev = &pdev->dev;
1336         struct device_node *dn = pdev->dev.of_node;
1337         int err;
1338
1339         pdcs->intstatus = 0;
1340
1341         /* interrupt configuration */
1342         iowrite32(PDC_INTMASK, pdcs->pdc_reg_vbase + PDC_INTMASK_OFFSET);
1343         iowrite32(PDC_LAZY_INT, pdcs->pdc_reg_vbase + PDC_RCVLAZY0_OFFSET);
1344
1345         /* read irq from device tree */
1346         pdcs->pdc_irq = irq_of_parse_and_map(dn, 0);
1347         dev_dbg(dev, "pdc device %s irq %u for pdcs %p",
1348                 dev_name(dev), pdcs->pdc_irq, pdcs);
1349         err = devm_request_threaded_irq(dev, pdcs->pdc_irq,
1350                                         pdc_irq_handler,
1351                                         pdc_irq_thread, 0, dev_name(dev), pdcs);
1352         if (err) {
1353                 dev_err(dev, "threaded tx IRQ %u request failed with err %d\n",
1354                         pdcs->pdc_irq, err);
1355                 return err;
1356         }
1357         return PDC_SUCCESS;
1358 }
1359
1360 static const struct mbox_chan_ops pdc_mbox_chan_ops = {
1361         .send_data = pdc_send_data,
1362         .startup = pdc_startup,
1363         .shutdown = pdc_shutdown
1364 };
1365
1366 /**
1367  * pdc_mb_init() - Initialize the mailbox controller.
1368  * @pdcs:  PDC state
1369  *
1370  * Each PDC is a mailbox controller. Each ringset is a mailbox channel. Kernel
1371  * driver only uses one ringset and thus one mb channel. PDC uses the transmit
1372  * complete interrupt to determine when a mailbox message has successfully been
1373  * transmitted.
1374  *
1375  * Return: 0 on success
1376  *         < 0 if there is an allocation or registration failure
1377  */
1378 static int pdc_mb_init(struct pdc_state *pdcs)
1379 {
1380         struct device *dev = &pdcs->pdev->dev;
1381         struct mbox_controller *mbc;
1382         int chan_index;
1383         int err;
1384
1385         mbc = &pdcs->mbc;
1386         mbc->dev = dev;
1387         mbc->ops = &pdc_mbox_chan_ops;
1388         mbc->num_chans = 1;
1389         mbc->chans = devm_kcalloc(dev, mbc->num_chans, sizeof(*mbc->chans),
1390                                   GFP_KERNEL);
1391         if (!mbc->chans)
1392                 return -ENOMEM;
1393
1394         mbc->txdone_irq = true;
1395         mbc->txdone_poll = false;
1396         for (chan_index = 0; chan_index < mbc->num_chans; chan_index++)
1397                 mbc->chans[chan_index].con_priv = pdcs;
1398
1399         /* Register mailbox controller */
1400         err = mbox_controller_register(mbc);
1401         if (err) {
1402                 dev_crit(dev,
1403                          "Failed to register PDC mailbox controller. Error %d.",
1404                          err);
1405                 return err;
1406         }
1407         return 0;
1408 }
1409
1410 /**
1411  * pdc_dt_read() - Read application-specific data from device tree.
1412  * @pdev:  Platform device
1413  * @pdcs:  PDC state
1414  *
1415  * Reads the number of bytes of receive status that precede each received frame.
1416  * Reads whether transmit and received frames should be preceded by an 8-byte
1417  * BCM header.
1418  *
1419  * Return: 0 if successful
1420  *         -ENODEV if device not available
1421  */
1422 static int pdc_dt_read(struct platform_device *pdev, struct pdc_state *pdcs)
1423 {
1424         struct device *dev = &pdev->dev;
1425         struct device_node *dn = pdev->dev.of_node;
1426         int err;
1427
1428         err = of_property_read_u32(dn, "brcm,rx-status-len",
1429                                    &pdcs->rx_status_len);
1430         if (err < 0)
1431                 dev_err(dev,
1432                         "%s failed to get DMA receive status length from device tree",
1433                         __func__);
1434
1435         pdcs->use_bcm_hdr = of_property_read_bool(dn, "brcm,use-bcm-hdr");
1436
1437         return 0;
1438 }
1439
1440 /**
1441  * pdc_probe() - Probe function for PDC driver.
1442  * @pdev:   PDC platform device
1443  *
1444  * Reserve and map register regions defined in device tree.
1445  * Allocate and initialize tx and rx DMA rings.
1446  * Initialize a mailbox controller for each PDC.
1447  *
1448  * Return: 0 if successful
1449  *         < 0 if an error
1450  */
1451 static int pdc_probe(struct platform_device *pdev)
1452 {
1453         int err = 0;
1454         struct device *dev = &pdev->dev;
1455         struct resource *pdc_regs;
1456         struct pdc_state *pdcs;
1457
1458         /* PDC state for one SPU */
1459         pdcs = devm_kzalloc(dev, sizeof(*pdcs), GFP_KERNEL);
1460         if (!pdcs) {
1461                 err = -ENOMEM;
1462                 goto cleanup;
1463         }
1464
1465         spin_lock_init(&pdcs->pdc_lock);
1466         pdcs->pdev = pdev;
1467         platform_set_drvdata(pdev, pdcs);
1468         pdcs->pdc_idx = pdcg.num_spu;
1469         pdcg.num_spu++;
1470
1471         err = dma_set_mask_and_coherent(dev, DMA_BIT_MASK(32));
1472         if (err) {
1473                 dev_warn(dev, "PDC device cannot perform DMA. Error %d.", err);
1474                 goto cleanup;
1475         }
1476
1477         /* Create DMA pool for tx ring */
1478         pdcs->ring_pool = dma_pool_create("pdc rings", dev, PDC_RING_SIZE,
1479                                           RING_ALIGN, 0);
1480         if (!pdcs->ring_pool) {
1481                 err = -ENOMEM;
1482                 goto cleanup;
1483         }
1484
1485         err = pdc_dt_read(pdev, pdcs);
1486         if (err)
1487                 goto cleanup_ring_pool;
1488
1489         pdc_regs = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1490         if (!pdc_regs) {
1491                 err = -ENODEV;
1492                 goto cleanup_ring_pool;
1493         }
1494         dev_dbg(dev, "PDC register region res.start = %pa, res.end = %pa",
1495                 &pdc_regs->start, &pdc_regs->end);
1496
1497         pdcs->pdc_reg_vbase = devm_ioremap_resource(&pdev->dev, pdc_regs);
1498         if (IS_ERR(pdcs->pdc_reg_vbase)) {
1499                 err = PTR_ERR(pdcs->pdc_reg_vbase);
1500                 dev_err(&pdev->dev, "Failed to map registers: %d\n", err);
1501                 goto cleanup_ring_pool;
1502         }
1503
1504         /* create rx buffer pool after dt read to know how big buffers are */
1505         err = pdc_rx_buf_pool_create(pdcs);
1506         if (err)
1507                 goto cleanup_ring_pool;
1508
1509         pdc_hw_init(pdcs);
1510
1511         err = pdc_interrupts_init(pdcs);
1512         if (err)
1513                 goto cleanup_buf_pool;
1514
1515         /* Initialize mailbox controller */
1516         err = pdc_mb_init(pdcs);
1517         if (err)
1518                 goto cleanup_buf_pool;
1519
1520         pdcs->debugfs_stats = NULL;
1521         pdc_setup_debugfs(pdcs);
1522
1523         dev_dbg(dev, "pdc_probe() successful");
1524         return PDC_SUCCESS;
1525
1526 cleanup_buf_pool:
1527         dma_pool_destroy(pdcs->rx_buf_pool);
1528
1529 cleanup_ring_pool:
1530         dma_pool_destroy(pdcs->ring_pool);
1531
1532 cleanup:
1533         return err;
1534 }
1535
1536 static int pdc_remove(struct platform_device *pdev)
1537 {
1538         struct pdc_state *pdcs = platform_get_drvdata(pdev);
1539
1540         pdc_free_debugfs();
1541
1542         pdc_hw_disable(pdcs);
1543
1544         mbox_controller_unregister(&pdcs->mbc);
1545
1546         dma_pool_destroy(pdcs->rx_buf_pool);
1547         dma_pool_destroy(pdcs->ring_pool);
1548         return 0;
1549 }
1550
1551 static const struct of_device_id pdc_mbox_of_match[] = {
1552         {.compatible = "brcm,iproc-pdc-mbox"},
1553         { /* sentinel */ }
1554 };
1555 MODULE_DEVICE_TABLE(of, pdc_mbox_of_match);
1556
1557 static struct platform_driver pdc_mbox_driver = {
1558         .probe = pdc_probe,
1559         .remove = pdc_remove,
1560         .driver = {
1561                    .name = "brcm-iproc-pdc-mbox",
1562                    .of_match_table = of_match_ptr(pdc_mbox_of_match),
1563                    },
1564 };
1565 module_platform_driver(pdc_mbox_driver);
1566
1567 MODULE_AUTHOR("Rob Rice <rob.rice@broadcom.com>");
1568 MODULE_DESCRIPTION("Broadcom PDC mailbox driver");
1569 MODULE_LICENSE("GPL v2");