drivers/media/platform/vsp1/vsp1_pipe.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * vsp1_pipe.c  --  R-Car VSP1 Pipeline
   4  *
   5  * Copyright (C) 2013-2015 Renesas Electronics Corporation
   6  *
   7  * Contact: Laurent Pinchart (laurent.pinchart@ideasonboard.com)
   8  */
   9
  10 #include <linux/delay.h>
  11 #include <linux/list.h>
  12 #include <linux/sched.h>
  13 #include <linux/wait.h>
  14
  15 #include <media/media-entity.h>
  16 #include <media/v4l2-subdev.h>
  17
  18 #include "vsp1.h"
  19 #include "vsp1_brx.h"
  20 #include "vsp1_dl.h"
  21 #include "vsp1_entity.h"
  22 #include "vsp1_hgo.h"
  23 #include "vsp1_hgt.h"
  24 #include "vsp1_pipe.h"
  25 #include "vsp1_rwpf.h"
  26 #include "vsp1_uds.h"
  27
  28 /* -----------------------------------------------------------------------------
  29  * Helper Functions
  30  */
  31
  32 static const struct vsp1_format_info vsp1_video_formats[] = {
  33         { V4L2_PIX_FMT_RGB332, MEDIA_BUS_FMT_ARGB8888_1X32,
  34           VI6_FMT_RGB_332, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
  35           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
  36           1, { 8, 0, 0 }, false, false, 1, 1, false },
  37         { V4L2_PIX_FMT_ARGB444, MEDIA_BUS_FMT_ARGB8888_1X32,
  38           VI6_FMT_ARGB_4444, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
  39           VI6_RPF_DSWAP_P_WDS,
  40           1, { 16, 0, 0 }, false, false, 1, 1, true },
  41         { V4L2_PIX_FMT_XRGB444, MEDIA_BUS_FMT_ARGB8888_1X32,
  42           VI6_FMT_XRGB_4444, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
  43           VI6_RPF_DSWAP_P_WDS,
  44           1, { 16, 0, 0 }, false, false, 1, 1, false },
  45         { V4L2_PIX_FMT_RGBA444, MEDIA_BUS_FMT_ARGB8888_1X32,
  46           VI6_FMT_RGBA_4444, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
  47           VI6_RPF_DSWAP_P_WDS,
  48           1, { 16, 0, 0 }, false, false, 1, 1, true },
  49         { V4L2_PIX_FMT_RGBX444, MEDIA_BUS_FMT_ARGB8888_1X32,
  50           VI6_FMT_RGBX_4444, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
  51           VI6_RPF_DSWAP_P_WDS,
  52           1, { 16, 0, 0 }, false, false, 1, 1, false },
  53         { V4L2_PIX_FMT_ABGR444, MEDIA_BUS_FMT_ARGB8888_1X32,
  54           VI6_FMT_ABGR_4444, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
  55           VI6_RPF_DSWAP_P_WDS,
  56           1, { 16, 0, 0 }, false, false, 1, 1, true },
  57         { V4L2_PIX_FMT_XBGR444, MEDIA_BUS_FMT_ARGB8888_1X32,
  58           VI6_FMT_ABGR_4444, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
  59           VI6_RPF_DSWAP_P_WDS,
  60           1, { 16, 0, 0 }, false, false, 1, 1, false },
  61         { V4L2_PIX_FMT_BGRA444, MEDIA_BUS_FMT_ARGB8888_1X32,
  62           VI6_FMT_BGRA_4444, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
  63           VI6_RPF_DSWAP_P_WDS,
  64           1, { 16, 0, 0 }, false, false, 1, 1, true },
  65         { V4L2_PIX_FMT_BGRX444, MEDIA_BUS_FMT_ARGB8888_1X32,
  66           VI6_FMT_BGRA_4444, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
  67           VI6_RPF_DSWAP_P_WDS,
  68           1, { 16, 0, 0 }, false, false, 1, 1, false },
  69         { V4L2_PIX_FMT_ARGB555, MEDIA_BUS_FMT_ARGB8888_1X32,
  70           VI6_FMT_ARGB_1555, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
  71           VI6_RPF_DSWAP_P_WDS,
  72           1, { 16, 0, 0 }, false, false, 1, 1, true },
  73         { V4L2_PIX_FMT_XRGB555, MEDIA_BUS_FMT_ARGB8888_1X32,
  74           VI6_FMT_XRGB_1555, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
  75           VI6_RPF_DSWAP_P_WDS,
  76           1, { 16, 0, 0 }, false, false, 1, 1, false },
  77         { V4L2_PIX_FMT_RGB565, MEDIA_BUS_FMT_ARGB8888_1X32,
  78           VI6_FMT_RGB_565, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
  79           VI6_RPF_DSWAP_P_WDS,
  80           1, { 16, 0, 0 }, false, false, 1, 1, false },
  81         { V4L2_PIX_FMT_BGR24, MEDIA_BUS_FMT_ARGB8888_1X32,
  82           VI6_FMT_BGR_888, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
  83           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
  84           1, { 24, 0, 0 }, false, false, 1, 1, false },
  85         { V4L2_PIX_FMT_RGB24, MEDIA_BUS_FMT_ARGB8888_1X32,
  86           VI6_FMT_RGB_888, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
  87           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
  88           1, { 24, 0, 0 }, false, false, 1, 1, false },
  89         { V4L2_PIX_FMT_ABGR32, MEDIA_BUS_FMT_ARGB8888_1X32,
  90           VI6_FMT_ARGB_8888, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS,
  91           1, { 32, 0, 0 }, false, false, 1, 1, true },
  92         { V4L2_PIX_FMT_XBGR32, MEDIA_BUS_FMT_ARGB8888_1X32,
  93           VI6_FMT_ARGB_8888, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS,
  94           1, { 32, 0, 0 }, false, false, 1, 1, false },
  95         { V4L2_PIX_FMT_BGRA32, MEDIA_BUS_FMT_ARGB8888_1X32,
  96           VI6_FMT_RGBA_8888, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS,
  97           1, { 32, 0, 0 }, false, false, 1, 1, true },
  98         { V4L2_PIX_FMT_BGRX32, MEDIA_BUS_FMT_ARGB8888_1X32,
  99           VI6_FMT_RGBA_8888, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS,
 100           1, { 32, 0, 0 }, false, false, 1, 1, false },
 101         { V4L2_PIX_FMT_RGBA32, MEDIA_BUS_FMT_ARGB8888_1X32,
 102           VI6_FMT_RGBA_8888, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 103           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 104           1, { 32, 0, 0 }, false, false, 1, 1, true },
 105         { V4L2_PIX_FMT_RGBX32, MEDIA_BUS_FMT_ARGB8888_1X32,
 106           VI6_FMT_RGBA_8888, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 107           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 108           1, { 32, 0, 0 }, false, false, 1, 1, false },
 109         { V4L2_PIX_FMT_ARGB32, MEDIA_BUS_FMT_ARGB8888_1X32,
 110           VI6_FMT_ARGB_8888, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 111           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 112           1, { 32, 0, 0 }, false, false, 1, 1, true },
 113         { V4L2_PIX_FMT_XRGB32, MEDIA_BUS_FMT_ARGB8888_1X32,
 114           VI6_FMT_ARGB_8888, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 115           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 116           1, { 32, 0, 0 }, false, false, 1, 1, false },
 117         { V4L2_PIX_FMT_HSV24, MEDIA_BUS_FMT_AHSV8888_1X32,
 118           VI6_FMT_RGB_888, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 119           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 120           1, { 24, 0, 0 }, false, false, 1, 1, false },
 121         { V4L2_PIX_FMT_HSV32, MEDIA_BUS_FMT_AHSV8888_1X32,
 122           VI6_FMT_ARGB_8888, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 123           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 124           1, { 32, 0, 0 }, false, false, 1, 1, false },
 125         { V4L2_PIX_FMT_UYVY, MEDIA_BUS_FMT_AYUV8_1X32,
 126           VI6_FMT_YUYV_422, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 127           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 128           1, { 16, 0, 0 }, false, false, 2, 1, false },
 129         { V4L2_PIX_FMT_VYUY, MEDIA_BUS_FMT_AYUV8_1X32,
 130           VI6_FMT_YUYV_422, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 131           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 132           1, { 16, 0, 0 }, false, true, 2, 1, false },
 133         { V4L2_PIX_FMT_YUYV, MEDIA_BUS_FMT_AYUV8_1X32,
 134           VI6_FMT_YUYV_422, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 135           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 136           1, { 16, 0, 0 }, true, false, 2, 1, false },
 137         { V4L2_PIX_FMT_YVYU, MEDIA_BUS_FMT_AYUV8_1X32,
 138           VI6_FMT_YUYV_422, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 139           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 140           1, { 16, 0, 0 }, true, true, 2, 1, false },
 141         { V4L2_PIX_FMT_NV12M, MEDIA_BUS_FMT_AYUV8_1X32,
 142           VI6_FMT_Y_UV_420, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 143           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 144           2, { 8, 16, 0 }, false, false, 2, 2, false },
 145         { V4L2_PIX_FMT_NV21M, MEDIA_BUS_FMT_AYUV8_1X32,
 146           VI6_FMT_Y_UV_420, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 147           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 148           2, { 8, 16, 0 }, false, true, 2, 2, false },
 149         { V4L2_PIX_FMT_NV16M, MEDIA_BUS_FMT_AYUV8_1X32,
 150           VI6_FMT_Y_UV_422, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 151           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 152           2, { 8, 16, 0 }, false, false, 2, 1, false },
 153         { V4L2_PIX_FMT_NV61M, MEDIA_BUS_FMT_AYUV8_1X32,
 154           VI6_FMT_Y_UV_422, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 155           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 156           2, { 8, 16, 0 }, false, true, 2, 1, false },
 157         { V4L2_PIX_FMT_YUV420M, MEDIA_BUS_FMT_AYUV8_1X32,
 158           VI6_FMT_Y_U_V_420, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 159           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 160           3, { 8, 8, 8 }, false, false, 2, 2, false },
 161         { V4L2_PIX_FMT_YVU420M, MEDIA_BUS_FMT_AYUV8_1X32,
 162           VI6_FMT_Y_U_V_420, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 163           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 164           3, { 8, 8, 8 }, false, true, 2, 2, false },
 165         { V4L2_PIX_FMT_YUV422M, MEDIA_BUS_FMT_AYUV8_1X32,
 166           VI6_FMT_Y_U_V_422, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 167           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 168           3, { 8, 8, 8 }, false, false, 2, 1, false },
 169         { V4L2_PIX_FMT_YVU422M, MEDIA_BUS_FMT_AYUV8_1X32,
 170           VI6_FMT_Y_U_V_422, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 171           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 172           3, { 8, 8, 8 }, false, true, 2, 1, false },
 173         { V4L2_PIX_FMT_YUV444M, MEDIA_BUS_FMT_AYUV8_1X32,
 174           VI6_FMT_Y_U_V_444, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 175           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 176           3, { 8, 8, 8 }, false, false, 1, 1, false },
 177         { V4L2_PIX_FMT_YVU444M, MEDIA_BUS_FMT_AYUV8_1X32,
 178           VI6_FMT_Y_U_V_444, VI6_RPF_DSWAP_P_LLS | VI6_RPF_DSWAP_P_LWS |
 179           VI6_RPF_DSWAP_P_WDS | VI6_RPF_DSWAP_P_BTS,
 180           3, { 8, 8, 8 }, false, true, 1, 1, false },
 181 };
 182
 183 /**
 184  * vsp1_get_format_info - Retrieve format information for a 4CC
 185  * @vsp1: the VSP1 device
 186  * @fourcc: the format 4CC
 187  *
 188  * Return a pointer to the format information structure corresponding to the
 189  * given V4L2 format 4CC, or NULL if no corresponding format can be found.
 190  */
 191 const struct vsp1_format_info *vsp1_get_format_info(struct vsp1_device *vsp1,
 192                                                     u32 fourcc)
 193 {
 194         unsigned int i;
 195
 196         /* Special case, the VYUY and HSV formats are supported on Gen2 only. */
 197         if (vsp1->info->gen != 2) {
 198                 switch (fourcc) {
 199                 case V4L2_PIX_FMT_VYUY:
 200                 case V4L2_PIX_FMT_HSV24:
 201                 case V4L2_PIX_FMT_HSV32:
 202                         return NULL;
 203                 }
 204         }
 205
 206         for (i = 0; i < ARRAY_SIZE(vsp1_video_formats); ++i) {
 207                 const struct vsp1_format_info *info = &vsp1_video_formats[i];
 208
 209                 if (info->fourcc == fourcc)
 210                         return info;
 211         }
 212
 213         return NULL;
 214 }
 215
 216 /* -----------------------------------------------------------------------------
 217  * Pipeline Management
 218  */
 219
 220 void vsp1_pipeline_reset(struct vsp1_pipeline *pipe)
 221 {
 222         struct vsp1_entity *entity;
 223         unsigned int i;
 224
 225         if (pipe->brx) {
 226                 struct vsp1_brx *brx = to_brx(&pipe->brx->subdev);
 227
 228                 for (i = 0; i < ARRAY_SIZE(brx->inputs); ++i)
 229                         brx->inputs[i].rpf = NULL;
 230         }
 231
 232         for (i = 0; i < ARRAY_SIZE(pipe->inputs); ++i)
 233                 pipe->inputs[i] = NULL;
 234
 235         pipe->output = NULL;
 236
 237         list_for_each_entry(entity, &pipe->entities, list_pipe)
 238                 entity->pipe = NULL;
 239
 240         INIT_LIST_HEAD(&pipe->entities);
 241         pipe->state = VSP1_PIPELINE_STOPPED;
 242         pipe->buffers_ready = 0;
 243         pipe->num_inputs = 0;
 244         pipe->brx = NULL;
 245         pipe->hgo = NULL;
 246         pipe->hgt = NULL;
 247         pipe->lif = NULL;
 248         pipe->uds = NULL;
 249 }
 250
 251 void vsp1_pipeline_init(struct vsp1_pipeline *pipe)
 252 {
 253         mutex_init(&pipe->lock);
 254         spin_lock_init(&pipe->irqlock);
 255         init_waitqueue_head(&pipe->wq);
 256         kref_init(&pipe->kref);
 257
 258         INIT_LIST_HEAD(&pipe->entities);
 259         pipe->state = VSP1_PIPELINE_STOPPED;
 260 }
 261
 262 /* Must be called with the pipe irqlock held. */
 263 void vsp1_pipeline_run(struct vsp1_pipeline *pipe)
 264 {
 265         struct vsp1_device *vsp1 = pipe->output->entity.vsp1;
 266
 267         if (pipe->state == VSP1_PIPELINE_STOPPED) {
 268                 vsp1_write(vsp1, VI6_CMD(pipe->output->entity.index),
 269                            VI6_CMD_STRCMD);
 270                 pipe->state = VSP1_PIPELINE_RUNNING;
 271         }
 272
 273         pipe->buffers_ready = 0;
 274 }
 275
 276 bool vsp1_pipeline_stopped(struct vsp1_pipeline *pipe)
 277 {
 278         unsigned long flags;
 279         bool stopped;
 280
 281         spin_lock_irqsave(&pipe->irqlock, flags);
 282         stopped = pipe->state == VSP1_PIPELINE_STOPPED;
 283         spin_unlock_irqrestore(&pipe->irqlock, flags);
 284
 285         return stopped;
 286 }
 287
 288 int vsp1_pipeline_stop(struct vsp1_pipeline *pipe)
 289 {
 290         struct vsp1_device *vsp1 = pipe->output->entity.vsp1;
 291         struct vsp1_entity *entity;
 292         unsigned long flags;
 293         int ret;
 294
 295         if (pipe->lif) {
 296                 /*
 297                  * When using display lists in continuous frame mode the only
 298                  * way to stop the pipeline is to reset the hardware.
 299                  */
 300                 ret = vsp1_reset_wpf(vsp1, pipe->output->entity.index);
 301                 if (ret == 0) {
 302                         spin_lock_irqsave(&pipe->irqlock, flags);
 303                         pipe->state = VSP1_PIPELINE_STOPPED;
 304                         spin_unlock_irqrestore(&pipe->irqlock, flags);
 305                 }
 306         } else {
 307                 /* Otherwise just request a stop and wait. */
 308                 spin_lock_irqsave(&pipe->irqlock, flags);
 309                 if (pipe->state == VSP1_PIPELINE_RUNNING)
 310                         pipe->state = VSP1_PIPELINE_STOPPING;
 311                 spin_unlock_irqrestore(&pipe->irqlock, flags);
 312
 313                 ret = wait_event_timeout(pipe->wq, vsp1_pipeline_stopped(pipe),
 314                                          msecs_to_jiffies(500));
 315                 ret = ret == 0 ? -ETIMEDOUT : 0;
 316         }
 317
 318         list_for_each_entry(entity, &pipe->entities, list_pipe) {
 319                 if (entity->route && entity->route->reg)
 320                         vsp1_write(vsp1, entity->route->reg,
 321                                    VI6_DPR_NODE_UNUSED);
 322         }
 323
 324         if (pipe->hgo)
 325                 vsp1_write(vsp1, VI6_DPR_HGO_SMPPT,
 326                            (7 << VI6_DPR_SMPPT_TGW_SHIFT) |
 327                            (VI6_DPR_NODE_UNUSED << VI6_DPR_SMPPT_PT_SHIFT));
 328
 329         if (pipe->hgt)
 330                 vsp1_write(vsp1, VI6_DPR_HGT_SMPPT,
 331                            (7 << VI6_DPR_SMPPT_TGW_SHIFT) |
 332                            (VI6_DPR_NODE_UNUSED << VI6_DPR_SMPPT_PT_SHIFT));
 333
 334         v4l2_subdev_call(&pipe->output->entity.subdev, video, s_stream, 0);
 335
 336         return ret;
 337 }
 338
 339 bool vsp1_pipeline_ready(struct vsp1_pipeline *pipe)
 340 {
 341         unsigned int mask;
 342
 343         mask = ((1 << pipe->num_inputs) - 1) << 1;
 344         if (!pipe->lif)
 345                 mask |= 1 << 0;
 346
 347         return pipe->buffers_ready == mask;
 348 }
 349
 350 void vsp1_pipeline_frame_end(struct vsp1_pipeline *pipe)
 351 {
 352         unsigned int flags;
 353
 354         if (pipe == NULL)
 355                 return;
 356
 357         /*
 358          * If the DL commit raced with the frame end interrupt, the commit ends
 359          * up being postponed by one frame. The returned flags tell whether the
 360          * active frame was finished or postponed.
 361          */
 362         flags = vsp1_dlm_irq_frame_end(pipe->output->dlm);
 363
 364         if (pipe->hgo)
 365                 vsp1_hgo_frame_end(pipe->hgo);
 366
 367         if (pipe->hgt)
 368                 vsp1_hgt_frame_end(pipe->hgt);
 369
 370         /*
 371          * Regardless of frame completion we still need to notify the pipe
 372          * frame_end to account for vblank events.
 373          */
 374         if (pipe->frame_end)
 375                 pipe->frame_end(pipe, flags);
 376
 377         pipe->sequence++;
 378 }
 379
 380 /*
 381  * Propagate the alpha value through the pipeline.
 382  *
 383  * As the UDS has restricted scaling capabilities when the alpha component needs
 384  * to be scaled, we disable alpha scaling when the UDS input has a fixed alpha
 385  * value. The UDS then outputs a fixed alpha value which needs to be programmed
 386  * from the input RPF alpha.
 387  */
 388 void vsp1_pipeline_propagate_alpha(struct vsp1_pipeline *pipe,
 389                                    struct vsp1_dl_body *dlb, unsigned int alpha)
 390 {
 391         if (!pipe->uds)
 392                 return;
 393
 394         /*
 395          * The BRU and BRS background color has a fixed alpha value set to 255,
 396          * the output alpha value is thus always equal to 255.
 397          */
 398         if (pipe->uds_input->type == VSP1_ENTITY_BRU ||
 399             pipe->uds_input->type == VSP1_ENTITY_BRS)
 400                 alpha = 255;
 401
 402         vsp1_uds_set_alpha(pipe->uds, dlb, alpha);
 403 }
 404
 405 /*
 406  * Propagate the partition calculations through the pipeline
 407  *
 408  * Work backwards through the pipe, allowing each entity to update the partition
 409  * parameters based on its configuration, and the entity connected to its
 410  * source. Each entity must produce the partition required for the previous
 411  * entity in the pipeline.
 412  */
 413 void vsp1_pipeline_propagate_partition(struct vsp1_pipeline *pipe,
 414                                        struct vsp1_partition *partition,
 415                                        unsigned int index,
 416                                        struct vsp1_partition_window *window)
 417 {
 418         struct vsp1_entity *entity;
 419
 420         list_for_each_entry_reverse(entity, &pipe->entities, list_pipe) {
 421                 if (entity->ops->partition)
 422                         entity->ops->partition(entity, pipe, partition, index,
 423                                                window);
 424         }
 425 }
 426