drivers/net/ethernet/mellanox/mlx5/core/en.h

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32 #ifndef __MLX5_EN_H__
  33 #define __MLX5_EN_H__
  34
  35 #include <linux/if_vlan.h>
  36 #include <linux/etherdevice.h>
  37 #include <linux/timecounter.h>
  38 #include <linux/net_tstamp.h>
  39 #include <linux/ptp_clock_kernel.h>
  40 #include <linux/crash_dump.h>
  41 #include <linux/mlx5/driver.h>
  42 #include <linux/mlx5/qp.h>
  43 #include <linux/mlx5/cq.h>
  44 #include <linux/mlx5/port.h>
  45 #include <linux/mlx5/vport.h>
  46 #include <linux/mlx5/transobj.h>
  47 #include <linux/mlx5/fs.h>
  48 #include <linux/rhashtable.h>
  49 #include <net/switchdev.h>
  50 #include <net/xdp.h>
  51 #include <linux/net_dim.h>
  52 #include "wq.h"
  53 #include "mlx5_core.h"
  54 #include "en_stats.h"
  55
  56 struct page_pool;
  57
  58 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
  59
  60 #define MLX5E_ETH_HARD_MTU (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN)
  61
  62 #define MLX5E_HW2SW_MTU(params, hwmtu) ((hwmtu) - ((params)->hard_mtu))
  63 #define MLX5E_SW2HW_MTU(params, swmtu) ((swmtu) + ((params)->hard_mtu))
  64
  65 #define MLX5E_MAX_DSCP          64
  66 #define MLX5E_MAX_NUM_TC        8
  67
  68 #define MLX5_RX_HEADROOM NET_SKB_PAD
  69 #define MLX5_SKB_FRAG_SZ(len)   (SKB_DATA_ALIGN(len) +  \
  70                                  SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
  71
  72 #define MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev) \
  73         (6 + MLX5_CAP_GEN(mdev, cache_line_128byte)) /* HW restriction */
  74 #define MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, req) \
  75         max_t(u32, MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev), req)
  76 #define MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev)       MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 6)
  77 #define MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 8)
  78 #define MLX5E_MPWQE_STRIDE_SZ(mdev, cqe_cmprs) \
  79         (cqe_cmprs ? MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) : \
  80         MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev))
  81
  82 #define MLX5_MPWRQ_LOG_WQE_SZ                   18
  83 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
  84                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
  85 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
  86
  87 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
  88 #define MLX5E_REQUIRED_WQE_MTTS         (ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
  89 #define MLX5E_LOG_ALIGNED_MPWQE_PPW     (ilog2(MLX5E_REQUIRED_WQE_MTTS))
  90 #define MLX5E_REQUIRED_MTTS(wqes)       (wqes * MLX5E_REQUIRED_WQE_MTTS)
  91 #define MLX5E_MAX_RQ_NUM_MTTS   \
  92         ((1 << 16) * 2) /* So that MLX5_MTT_OCTW(num_mtts) fits into u16 */
  93 #define MLX5E_ORDER2_MAX_PACKET_MTU (order_base_2(10 * 1024))
  94 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW    \
  95                 (ilog2(MLX5E_MAX_RQ_NUM_MTTS / MLX5E_REQUIRED_WQE_MTTS))
  96 #define MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW \
  97         (MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW + \
  98          (MLX5_MPWRQ_LOG_WQE_SZ - MLX5E_ORDER2_MAX_PACKET_MTU))
  99
 100 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
 101 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
 102 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
 103
 104 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x1
 105 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
 106 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE min_t(u8, 0xd, \
 107                                                MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW)
 108
 109 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x2
 110
 111 #define MLX5_MPWRQ_SMALL_PACKET_THRESHOLD       (256)
 112
 113 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
 114 #define MLX5E_DEFAULT_LRO_TIMEOUT                       32
 115 #define MLX5E_LRO_TIMEOUT_ARR_SIZE                      4
 116
 117 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
 118 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
 119 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
 120 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
 121 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC_FROM_CQE 0x10
 122 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
 123 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
 124 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
 125
 126 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
 127 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
 128 #define MLX5E_MIN_NUM_CHANNELS         0x1
 129 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
 130 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
 131 #define MLX5E_TX_CQ_POLL_BUDGET        128
 132 #define MLX5E_UPDATE_STATS_INTERVAL    200 /* msecs */
 133 #define MLX5E_SQ_RECOVER_MIN_INTERVAL  500 /* msecs */
 134
 135 #define MLX5E_UMR_WQE_INLINE_SZ \
 136         (sizeof(struct mlx5e_umr_wqe) + \
 137          ALIGN(MLX5_MPWRQ_PAGES_PER_WQE * sizeof(struct mlx5_mtt), \
 138                MLX5_UMR_MTT_ALIGNMENT))
 139 #define MLX5E_UMR_WQEBBS \
 140         (DIV_ROUND_UP(MLX5E_UMR_WQE_INLINE_SZ, MLX5_SEND_WQE_BB))
 141 #define MLX5E_ICOSQ_MAX_WQEBBS MLX5E_UMR_WQEBBS
 142
 143 #define MLX5E_XDP_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
 144 #define MLX5E_XDP_TX_DS_COUNT \
 145         ((sizeof(struct mlx5e_tx_wqe) / MLX5_SEND_WQE_DS) + 1 /* SG DS */)
 146
 147 #define MLX5E_NUM_MAIN_GROUPS 9
 148
 149 #define MLX5E_MSG_LEVEL                 NETIF_MSG_LINK
 150
 151 #define mlx5e_dbg(mlevel, priv, format, ...)                    \
 152 do {                                                            \
 153         if (NETIF_MSG_##mlevel & (priv)->msglevel)              \
 154                 netdev_warn(priv->netdev, format,               \
 155                             ##__VA_ARGS__);                     \
 156 } while (0)
 157
 158
 159 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
 160 {
 161         switch (wq_type) {
 162         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 163                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
 164                              wq_size / 2);
 165         default:
 166                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
 167                              wq_size / 2);
 168         }
 169 }
 170
 171 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
 172 {
 173         return is_kdump_kernel() ?
 174                 MLX5E_MIN_NUM_CHANNELS :
 175                 min_t(int, mdev->priv.eq_table.num_comp_vectors,
 176                       MLX5E_MAX_NUM_CHANNELS);
 177 }
 178
 179 struct mlx5e_tx_wqe {
 180         struct mlx5_wqe_ctrl_seg ctrl;
 181         struct mlx5_wqe_eth_seg  eth;
 182 };
 183
 184 struct mlx5e_rx_wqe {
 185         struct mlx5_wqe_srq_next_seg  next;
 186         struct mlx5_wqe_data_seg      data;
 187 };
 188
 189 struct mlx5e_umr_wqe {
 190         struct mlx5_wqe_ctrl_seg       ctrl;
 191         struct mlx5_wqe_umr_ctrl_seg   uctrl;
 192         struct mlx5_mkey_seg           mkc;
 193         struct mlx5_mtt                inline_mtts[0];
 194 };
 195
 196 extern const char mlx5e_self_tests[][ETH_GSTRING_LEN];
 197
 198 static const char mlx5e_priv_flags[][ETH_GSTRING_LEN] = {
 199         "rx_cqe_moder",
 200         "tx_cqe_moder",
 201         "rx_cqe_compress",
 202         "rx_striding_rq",
 203 };
 204
 205 enum mlx5e_priv_flag {
 206         MLX5E_PFLAG_RX_CQE_BASED_MODER = (1 << 0),
 207         MLX5E_PFLAG_TX_CQE_BASED_MODER = (1 << 1),
 208         MLX5E_PFLAG_RX_CQE_COMPRESS = (1 << 2),
 209         MLX5E_PFLAG_RX_STRIDING_RQ = (1 << 3),
 210 };
 211
 212 #define MLX5E_SET_PFLAG(params, pflag, enable)                  \
 213         do {                                                    \
 214                 if (enable)                                     \
 215                         (params)->pflags |= (pflag);            \
 216                 else                                            \
 217                         (params)->pflags &= ~(pflag);           \
 218         } while (0)
 219
 220 #define MLX5E_GET_PFLAG(params, pflag) (!!((params)->pflags & (pflag)))
 221
 222 #ifdef CONFIG_MLX5_CORE_EN_DCB
 223 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
 224 #endif
 225
 226 struct mlx5e_params {
 227         u8  log_sq_size;
 228         u8  rq_wq_type;
 229         u8  log_rq_mtu_frames;
 230         u16 num_channels;
 231         u8  num_tc;
 232         bool rx_cqe_compress_def;
 233         struct net_dim_cq_moder rx_cq_moderation;
 234         struct net_dim_cq_moder tx_cq_moderation;
 235         bool lro_en;
 236         u32 lro_wqe_sz;
 237         u8  tx_min_inline_mode;
 238         u8  rss_hfunc;
 239         u8  toeplitz_hash_key[40];
 240         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
 241         bool vlan_strip_disable;
 242         bool scatter_fcs_en;
 243         bool rx_dim_enabled;
 244         u32 lro_timeout;
 245         u32 pflags;
 246         struct bpf_prog *xdp_prog;
 247         unsigned int sw_mtu;
 248         int hard_mtu;
 249 };
 250
 251 #ifdef CONFIG_MLX5_CORE_EN_DCB
 252 struct mlx5e_cee_config {
 253         /* bw pct for priority group */
 254         u8                         pg_bw_pct[CEE_DCBX_MAX_PGS];
 255         u8                         prio_to_pg_map[CEE_DCBX_MAX_PRIO];
 256         bool                       pfc_setting[CEE_DCBX_MAX_PRIO];
 257         bool                       pfc_enable;
 258 };
 259
 260 enum {
 261         MLX5_DCB_CHG_RESET,
 262         MLX5_DCB_NO_CHG,
 263         MLX5_DCB_CHG_NO_RESET,
 264 };
 265
 266 struct mlx5e_dcbx {
 267         enum mlx5_dcbx_oper_mode   mode;
 268         struct mlx5e_cee_config    cee_cfg; /* pending configuration */
 269         u8                         dscp_app_cnt;
 270
 271         /* The only setting that cannot be read from FW */
 272         u8                         tc_tsa[IEEE_8021QAZ_MAX_TCS];
 273         u8                         cap;
 274 };
 275
 276 struct mlx5e_dcbx_dp {
 277         u8                         dscp2prio[MLX5E_MAX_DSCP];
 278         u8                         trust_state;
 279 };
 280 #endif
 281
 282 enum {
 283         MLX5E_RQ_STATE_ENABLED,
 284         MLX5E_RQ_STATE_AM,
 285 };
 286
 287 #define MLX5E_TEST_BIT(state, nr) (state & BIT(nr))
 288
 289 struct mlx5e_cq {
 290         /* data path - accessed per cqe */
 291         struct mlx5_cqwq           wq;
 292
 293         /* data path - accessed per napi poll */
 294         u16                        event_ctr;
 295         struct napi_struct        *napi;
 296         struct mlx5_core_cq        mcq;
 297         struct mlx5e_channel      *channel;
 298
 299         /* cqe decompression */
 300         struct mlx5_cqe64          title;
 301         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
 302         u8                         mini_arr_idx;
 303         u16                        decmprs_left;
 304         u16                        decmprs_wqe_counter;
 305
 306         /* control */
 307         struct mlx5_core_dev      *mdev;
 308         struct mlx5_frag_wq_ctrl   wq_ctrl;
 309 } ____cacheline_aligned_in_smp;
 310
 311 struct mlx5e_tx_wqe_info {
 312         struct sk_buff *skb;
 313         u32 num_bytes;
 314         u8  num_wqebbs;
 315         u8  num_dma;
 316 };
 317
 318 enum mlx5e_dma_map_type {
 319         MLX5E_DMA_MAP_SINGLE,
 320         MLX5E_DMA_MAP_PAGE
 321 };
 322
 323 struct mlx5e_sq_dma {
 324         dma_addr_t              addr;
 325         u32                     size;
 326         enum mlx5e_dma_map_type type;
 327 };
 328
 329 enum {
 330         MLX5E_SQ_STATE_ENABLED,
 331         MLX5E_SQ_STATE_RECOVERING,
 332         MLX5E_SQ_STATE_IPSEC,
 333 };
 334
 335 struct mlx5e_sq_wqe_info {
 336         u8  opcode;
 337 };
 338
 339 struct mlx5e_txqsq {
 340         /* data path */
 341
 342         /* dirtied @completion */
 343         u16                        cc;
 344         u32                        dma_fifo_cc;
 345
 346         /* dirtied @xmit */
 347         u16                        pc ____cacheline_aligned_in_smp;
 348         u32                        dma_fifo_pc;
 349         struct mlx5e_sq_stats      stats;
 350
 351         struct mlx5e_cq            cq;
 352
 353         /* write@xmit, read@completion */
 354         struct {
 355                 struct mlx5e_sq_dma       *dma_fifo;
 356                 struct mlx5e_tx_wqe_info  *wqe_info;
 357         } db;
 358
 359         /* read only */
 360         struct mlx5_wq_cyc         wq;
 361         u32                        dma_fifo_mask;
 362         void __iomem              *uar_map;
 363         struct netdev_queue       *txq;
 364         u32                        sqn;
 365         u8                         min_inline_mode;
 366         u16                        edge;
 367         struct device             *pdev;
 368         __be32                     mkey_be;
 369         unsigned long              state;
 370         struct hwtstamp_config    *tstamp;
 371         struct mlx5_clock         *clock;
 372
 373         /* control path */
 374         struct mlx5_wq_ctrl        wq_ctrl;
 375         struct mlx5e_channel      *channel;
 376         int                        txq_ix;
 377         u32                        rate_limit;
 378         struct mlx5e_txqsq_recover {
 379                 struct work_struct         recover_work;
 380                 u64                        last_recover;
 381         } recover;
 382 } ____cacheline_aligned_in_smp;
 383
 384 struct mlx5e_xdpsq {
 385         /* data path */
 386
 387         /* dirtied @rx completion */
 388         u16                        cc;
 389         u16                        pc;
 390
 391         struct mlx5e_cq            cq;
 392
 393         /* write@xmit, read@completion */
 394         struct {
 395                 struct mlx5e_dma_info     *di;
 396                 bool                       doorbell;
 397                 bool                       redirect_flush;
 398         } db;
 399
 400         /* read only */
 401         struct mlx5_wq_cyc         wq;
 402         void __iomem              *uar_map;
 403         u32                        sqn;
 404         struct device             *pdev;
 405         __be32                     mkey_be;
 406         u8                         min_inline_mode;
 407         unsigned long              state;
 408
 409         /* control path */
 410         struct mlx5_wq_ctrl        wq_ctrl;
 411         struct mlx5e_channel      *channel;
 412 } ____cacheline_aligned_in_smp;
 413
 414 struct mlx5e_icosq {
 415         /* data path */
 416
 417         /* dirtied @xmit */
 418         u16                        pc ____cacheline_aligned_in_smp;
 419
 420         struct mlx5e_cq            cq;
 421
 422         /* write@xmit, read@completion */
 423         struct {
 424                 struct mlx5e_sq_wqe_info *ico_wqe;
 425         } db;
 426
 427         /* read only */
 428         struct mlx5_wq_cyc         wq;
 429         void __iomem              *uar_map;
 430         u32                        sqn;
 431         u16                        edge;
 432         unsigned long              state;
 433
 434         /* control path */
 435         struct mlx5_wq_ctrl        wq_ctrl;
 436         struct mlx5e_channel      *channel;
 437 } ____cacheline_aligned_in_smp;
 438
 439 static inline bool
 440 mlx5e_wqc_has_room_for(struct mlx5_wq_cyc *wq, u16 cc, u16 pc, u16 n)
 441 {
 442         return (((wq->sz_m1 & (cc - pc)) >= n) || (cc == pc));
 443 }
 444
 445 struct mlx5e_dma_info {
 446         struct page     *page;
 447         dma_addr_t      addr;
 448 };
 449
 450 struct mlx5e_wqe_frag_info {
 451         struct mlx5e_dma_info di;
 452         u32 offset;
 453 };
 454
 455 struct mlx5e_umr_dma_info {
 456         struct mlx5e_dma_info  dma_info[MLX5_MPWRQ_PAGES_PER_WQE];
 457 };
 458
 459 struct mlx5e_mpw_info {
 460         struct mlx5e_umr_dma_info umr;
 461         u16 consumed_strides;
 462         DECLARE_BITMAP(xdp_xmit_bitmap, MLX5_MPWRQ_PAGES_PER_WQE);
 463 };
 464
 465 /* a single cache unit is capable to serve one napi call (for non-striding rq)
 466  * or a MPWQE (for striding rq).
 467  */
 468 #define MLX5E_CACHE_UNIT        (MLX5_MPWRQ_PAGES_PER_WQE > NAPI_POLL_WEIGHT ? \
 469                                  MLX5_MPWRQ_PAGES_PER_WQE : NAPI_POLL_WEIGHT)
 470 #define MLX5E_CACHE_SIZE        (4 * roundup_pow_of_two(MLX5E_CACHE_UNIT))
 471 struct mlx5e_page_cache {
 472         u32 head;
 473         u32 tail;
 474         struct mlx5e_dma_info page_cache[MLX5E_CACHE_SIZE];
 475 };
 476
 477 struct mlx5e_rq;
 478 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq*, struct mlx5_cqe64*);
 479 typedef struct sk_buff *
 480 (*mlx5e_fp_skb_from_cqe_mpwrq)(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 481                                u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 482 typedef bool (*mlx5e_fp_post_rx_wqes)(struct mlx5e_rq *rq);
 483 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq*, u16);
 484
 485 enum mlx5e_rq_flag {
 486         MLX5E_RQ_FLAG_XDP_XMIT = BIT(0),
 487 };
 488
 489 struct mlx5e_rq {
 490         /* data path */
 491         struct mlx5_wq_ll      wq;
 492
 493         union {
 494                 struct {
 495                         struct mlx5e_wqe_frag_info *frag_info;
 496                         u32 frag_sz;    /* max possible skb frag_sz */
 497                         union {
 498                                 bool page_reuse;
 499                         };
 500                 } wqe;
 501                 struct {
 502                         struct mlx5e_umr_wqe   umr_wqe;
 503                         struct mlx5e_mpw_info *info;
 504                         mlx5e_fp_skb_from_cqe_mpwrq skb_from_cqe_mpwrq;
 505                         u16                    num_strides;
 506                         u8                     log_stride_sz;
 507                         bool                   umr_in_progress;
 508                 } mpwqe;
 509         };
 510         struct {
 511                 u16            headroom;
 512                 u8             page_order;
 513                 u8             map_dir;   /* dma map direction */
 514         } buff;
 515
 516         struct mlx5e_channel  *channel;
 517         struct device         *pdev;
 518         struct net_device     *netdev;
 519         struct mlx5e_rq_stats  stats;
 520         struct mlx5e_cq        cq;
 521         struct mlx5e_page_cache page_cache;
 522         struct hwtstamp_config *tstamp;
 523         struct mlx5_clock      *clock;
 524
 525         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 526         mlx5e_fp_post_rx_wqes  post_wqes;
 527         mlx5e_fp_dealloc_wqe   dealloc_wqe;
 528
 529         unsigned long          state;
 530         int                    ix;
 531
 532         struct net_dim         dim; /* Dynamic Interrupt Moderation */
 533
 534         /* XDP */
 535         struct bpf_prog       *xdp_prog;
 536         unsigned int           hw_mtu;
 537         struct mlx5e_xdpsq     xdpsq;
 538         DECLARE_BITMAP(flags, 8);
 539         struct page_pool      *page_pool;
 540
 541         /* control */
 542         struct mlx5_wq_ctrl    wq_ctrl;
 543         __be32                 mkey_be;
 544         u8                     wq_type;
 545         u32                    rqn;
 546         struct mlx5_core_dev  *mdev;
 547         struct mlx5_core_mkey  umr_mkey;
 548
 549         /* XDP read-mostly */
 550         struct xdp_rxq_info    xdp_rxq;
 551 } ____cacheline_aligned_in_smp;
 552
 553 struct mlx5e_channel {
 554         /* data path */
 555         struct mlx5e_rq            rq;
 556         struct mlx5e_txqsq         sq[MLX5E_MAX_NUM_TC];
 557         struct mlx5e_icosq         icosq;   /* internal control operations */
 558         bool                       xdp;
 559         struct napi_struct         napi;
 560         struct device             *pdev;
 561         struct net_device         *netdev;
 562         __be32                     mkey_be;
 563         u8                         num_tc;
 564
 565         /* data path - accessed per napi poll */
 566         struct irq_desc *irq_desc;
 567         struct mlx5e_ch_stats      stats;
 568
 569         /* control */
 570         struct mlx5e_priv         *priv;
 571         struct mlx5_core_dev      *mdev;
 572         struct hwtstamp_config    *tstamp;
 573         int                        ix;
 574         int                        cpu;
 575 };
 576
 577 struct mlx5e_channels {
 578         struct mlx5e_channel **c;
 579         unsigned int           num;
 580         struct mlx5e_params    params;
 581 };
 582
 583 enum mlx5e_traffic_types {
 584         MLX5E_TT_IPV4_TCP,
 585         MLX5E_TT_IPV6_TCP,
 586         MLX5E_TT_IPV4_UDP,
 587         MLX5E_TT_IPV6_UDP,
 588         MLX5E_TT_IPV4_IPSEC_AH,
 589         MLX5E_TT_IPV6_IPSEC_AH,
 590         MLX5E_TT_IPV4_IPSEC_ESP,
 591         MLX5E_TT_IPV6_IPSEC_ESP,
 592         MLX5E_TT_IPV4,
 593         MLX5E_TT_IPV6,
 594         MLX5E_TT_ANY,
 595         MLX5E_NUM_TT,
 596         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
 597 };
 598
 599 enum mlx5e_tunnel_types {
 600         MLX5E_TT_IPV4_GRE,
 601         MLX5E_TT_IPV6_GRE,
 602         MLX5E_NUM_TUNNEL_TT,
 603 };
 604
 605 enum {
 606         MLX5E_STATE_ASYNC_EVENTS_ENABLED,
 607         MLX5E_STATE_OPENED,
 608         MLX5E_STATE_DESTROYING,
 609 };
 610
 611 struct mlx5e_vxlan_db {
 612         spinlock_t                      lock; /* protect vxlan table */
 613         struct radix_tree_root          tree;
 614 };
 615
 616 struct mlx5e_l2_rule {
 617         u8  addr[ETH_ALEN + 2];
 618         struct mlx5_flow_handle *rule;
 619 };
 620
 621 struct mlx5e_flow_table {
 622         int num_groups;
 623         struct mlx5_flow_table *t;
 624         struct mlx5_flow_group **g;
 625 };
 626
 627 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
 628
 629 struct mlx5e_tc_table {
 630         struct mlx5_flow_table          *t;
 631
 632         struct rhashtable_params        ht_params;
 633         struct rhashtable               ht;
 634
 635         DECLARE_HASHTABLE(mod_hdr_tbl, 8);
 636         DECLARE_HASHTABLE(hairpin_tbl, 8);
 637 };
 638
 639 struct mlx5e_vlan_table {
 640         struct mlx5e_flow_table         ft;
 641         DECLARE_BITMAP(active_cvlans, VLAN_N_VID);
 642         DECLARE_BITMAP(active_svlans, VLAN_N_VID);
 643         struct mlx5_flow_handle *active_cvlans_rule[VLAN_N_VID];
 644         struct mlx5_flow_handle *active_svlans_rule[VLAN_N_VID];
 645         struct mlx5_flow_handle *untagged_rule;
 646         struct mlx5_flow_handle *any_cvlan_rule;
 647         struct mlx5_flow_handle *any_svlan_rule;
 648         bool                    cvlan_filter_disabled;
 649 };
 650
 651 struct mlx5e_l2_table {
 652         struct mlx5e_flow_table    ft;
 653         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
 654         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
 655         struct mlx5e_l2_rule       broadcast;
 656         struct mlx5e_l2_rule       allmulti;
 657         struct mlx5e_l2_rule       promisc;
 658         bool                       broadcast_enabled;
 659         bool                       allmulti_enabled;
 660         bool                       promisc_enabled;
 661 };
 662
 663 /* L3/L4 traffic type classifier */
 664 struct mlx5e_ttc_table {
 665         struct mlx5e_flow_table  ft;
 666         struct mlx5_flow_handle  *rules[MLX5E_NUM_TT];
 667         struct mlx5_flow_handle  *tunnel_rules[MLX5E_NUM_TUNNEL_TT];
 668 };
 669
 670 #define ARFS_HASH_SHIFT BITS_PER_BYTE
 671 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
 672 struct arfs_table {
 673         struct mlx5e_flow_table  ft;
 674         struct mlx5_flow_handle  *default_rule;
 675         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
 676 };
 677
 678 enum  arfs_type {
 679         ARFS_IPV4_TCP,
 680         ARFS_IPV6_TCP,
 681         ARFS_IPV4_UDP,
 682         ARFS_IPV6_UDP,
 683         ARFS_NUM_TYPES,
 684 };
 685
 686 struct mlx5e_arfs_tables {
 687         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
 688         /* Protect aRFS rules list */
 689         spinlock_t                     arfs_lock;
 690         struct list_head               rules;
 691         int                            last_filter_id;
 692         struct workqueue_struct        *wq;
 693 };
 694
 695 /* NIC prio FTS */
 696 enum {
 697         MLX5E_VLAN_FT_LEVEL = 0,
 698         MLX5E_L2_FT_LEVEL,
 699         MLX5E_TTC_FT_LEVEL,
 700         MLX5E_INNER_TTC_FT_LEVEL,
 701         MLX5E_ARFS_FT_LEVEL
 702 };
 703
 704 enum {
 705         MLX5E_TC_FT_LEVEL = 0,
 706         MLX5E_TC_TTC_FT_LEVEL,
 707 };
 708
 709 struct mlx5e_ethtool_table {
 710         struct mlx5_flow_table *ft;
 711         int                    num_rules;
 712 };
 713
 714 #define ETHTOOL_NUM_L3_L4_FTS 7
 715 #define ETHTOOL_NUM_L2_FTS 4
 716
 717 struct mlx5e_ethtool_steering {
 718         struct mlx5e_ethtool_table      l3_l4_ft[ETHTOOL_NUM_L3_L4_FTS];
 719         struct mlx5e_ethtool_table      l2_ft[ETHTOOL_NUM_L2_FTS];
 720         struct list_head                rules;
 721         int                             tot_num_rules;
 722 };
 723
 724 struct mlx5e_flow_steering {
 725         struct mlx5_flow_namespace      *ns;
 726         struct mlx5e_ethtool_steering   ethtool;
 727         struct mlx5e_tc_table           tc;
 728         struct mlx5e_vlan_table         vlan;
 729         struct mlx5e_l2_table           l2;
 730         struct mlx5e_ttc_table          ttc;
 731         struct mlx5e_ttc_table          inner_ttc;
 732         struct mlx5e_arfs_tables        arfs;
 733 };
 734
 735 struct mlx5e_rqt {
 736         u32              rqtn;
 737         bool             enabled;
 738 };
 739
 740 struct mlx5e_tir {
 741         u32               tirn;
 742         struct mlx5e_rqt  rqt;
 743         struct list_head  list;
 744 };
 745
 746 enum {
 747         MLX5E_TC_PRIO = 0,
 748         MLX5E_NIC_PRIO
 749 };
 750
 751 struct mlx5e_priv {
 752         /* priv data path fields - start */
 753         struct mlx5e_txqsq *txq2sq[MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC];
 754         int channel_tc2txq[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
 755 #ifdef CONFIG_MLX5_CORE_EN_DCB
 756         struct mlx5e_dcbx_dp       dcbx_dp;
 757 #endif
 758         /* priv data path fields - end */
 759
 760         u32                        msglevel;
 761         unsigned long              state;
 762         struct mutex               state_lock; /* Protects Interface state */
 763         struct mlx5e_rq            drop_rq;
 764
 765         struct mlx5e_channels      channels;
 766         u32                        tisn[MLX5E_MAX_NUM_TC];
 767         struct mlx5e_rqt           indir_rqt;
 768         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
 769         struct mlx5e_tir           inner_indir_tir[MLX5E_NUM_INDIR_TIRS];
 770         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
 771         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
 772
 773         struct mlx5e_flow_steering fs;
 774         struct mlx5e_vxlan_db      vxlan;
 775
 776         struct workqueue_struct    *wq;
 777         struct work_struct         update_carrier_work;
 778         struct work_struct         set_rx_mode_work;
 779         struct work_struct         tx_timeout_work;
 780         struct delayed_work        update_stats_work;
 781
 782         struct mlx5_core_dev      *mdev;
 783         struct net_device         *netdev;
 784         struct mlx5e_stats         stats;
 785         struct hwtstamp_config     tstamp;
 786         u16                        q_counter;
 787         u16                        drop_rq_q_counter;
 788 #ifdef CONFIG_MLX5_CORE_EN_DCB
 789         struct mlx5e_dcbx          dcbx;
 790 #endif
 791
 792         const struct mlx5e_profile *profile;
 793         void                      *ppriv;
 794 #ifdef CONFIG_MLX5_EN_IPSEC
 795         struct mlx5e_ipsec        *ipsec;
 796 #endif
 797 };
 798
 799 struct mlx5e_profile {
 800         void    (*init)(struct mlx5_core_dev *mdev,
 801                         struct net_device *netdev,
 802                         const struct mlx5e_profile *profile, void *ppriv);
 803         void    (*cleanup)(struct mlx5e_priv *priv);
 804         int     (*init_rx)(struct mlx5e_priv *priv);
 805         void    (*cleanup_rx)(struct mlx5e_priv *priv);
 806         int     (*init_tx)(struct mlx5e_priv *priv);
 807         void    (*cleanup_tx)(struct mlx5e_priv *priv);
 808         void    (*enable)(struct mlx5e_priv *priv);
 809         void    (*disable)(struct mlx5e_priv *priv);
 810         void    (*update_stats)(struct mlx5e_priv *priv);
 811         void    (*update_carrier)(struct mlx5e_priv *priv);
 812         int     (*max_nch)(struct mlx5_core_dev *mdev);
 813         struct {
 814                 mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 815                 mlx5e_fp_handle_rx_cqe handle_rx_cqe_mpwqe;
 816         } rx_handlers;
 817         void    (*netdev_registered_init)(struct mlx5e_priv *priv);
 818         void    (*netdev_registered_remove)(struct mlx5e_priv *priv);
 819         int     max_tc;
 820 };
 821
 822 void mlx5e_build_ptys2ethtool_map(void);
 823
 824 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 825                        void *accel_priv, select_queue_fallback_t fallback);
 826 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
 827
 828 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
 829 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
 830 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
 831 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
 832 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
 833 bool mlx5e_poll_xdpsq_cq(struct mlx5e_cq *cq);
 834 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq);
 835 void mlx5e_free_xdpsq_descs(struct mlx5e_xdpsq *sq);
 836
 837 bool mlx5e_check_fragmented_striding_rq_cap(struct mlx5_core_dev *mdev);
 838 bool mlx5e_striding_rq_possible(struct mlx5_core_dev *mdev,
 839                                 struct mlx5e_params *params);
 840
 841 void mlx5e_page_release(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info,
 842                         bool recycle);
 843 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 844 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 845 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
 846 bool mlx5e_post_rx_mpwqes(struct mlx5e_rq *rq);
 847 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
 848 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
 849 void mlx5e_free_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi);
 850 struct sk_buff *
 851 mlx5e_skb_from_cqe_mpwrq_linear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 852                                 u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 853 struct sk_buff *
 854 mlx5e_skb_from_cqe_mpwrq_nonlinear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 855                                    u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 856
 857 void mlx5e_update_stats(struct mlx5e_priv *priv);
 858
 859 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
 860 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
 861 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
 862 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
 863 int mlx5e_self_test_num(struct mlx5e_priv *priv);
 864 void mlx5e_self_test(struct net_device *ndev, struct ethtool_test *etest,
 865                      u64 *buf);
 866 int mlx5e_ethtool_get_flow(struct mlx5e_priv *priv, struct ethtool_rxnfc *info,
 867                            int location);
 868 int mlx5e_ethtool_get_all_flows(struct mlx5e_priv *priv,
 869                                 struct ethtool_rxnfc *info, u32 *rule_locs);
 870 int mlx5e_ethtool_flow_replace(struct mlx5e_priv *priv,
 871                                struct ethtool_rx_flow_spec *fs);
 872 int mlx5e_ethtool_flow_remove(struct mlx5e_priv *priv,
 873                               int location);
 874 void mlx5e_ethtool_init_steering(struct mlx5e_priv *priv);
 875 void mlx5e_ethtool_cleanup_steering(struct mlx5e_priv *priv);
 876 void mlx5e_set_rx_mode_work(struct work_struct *work);
 877
 878 int mlx5e_hwstamp_set(struct mlx5e_priv *priv, struct ifreq *ifr);
 879 int mlx5e_hwstamp_get(struct mlx5e_priv *priv, struct ifreq *ifr);
 880 int mlx5e_modify_rx_cqe_compression_locked(struct mlx5e_priv *priv, bool val);
 881
 882 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
 883                           u16 vid);
 884 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
 885                            u16 vid);
 886 void mlx5e_enable_cvlan_filter(struct mlx5e_priv *priv);
 887 void mlx5e_disable_cvlan_filter(struct mlx5e_priv *priv);
 888 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
 889
 890 struct mlx5e_redirect_rqt_param {
 891         bool is_rss;
 892         union {
 893                 u32 rqn; /* Direct RQN (Non-RSS) */
 894                 struct {
 895                         u8 hfunc;
 896                         struct mlx5e_channels *channels;
 897                 } rss; /* RSS data */
 898         };
 899 };
 900
 901 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz,
 902                        struct mlx5e_redirect_rqt_param rrp);
 903 void mlx5e_build_indir_tir_ctx_hash(struct mlx5e_params *params,
 904                                     enum mlx5e_traffic_types tt,
 905                                     void *tirc, bool inner);
 906
 907 int mlx5e_open_locked(struct net_device *netdev);
 908 int mlx5e_close_locked(struct net_device *netdev);
 909
 910 int mlx5e_open_channels(struct mlx5e_priv *priv,
 911                         struct mlx5e_channels *chs);
 912 void mlx5e_close_channels(struct mlx5e_channels *chs);
 913
 914 /* Function pointer to be used to modify WH settings while
 915  * switching channels
 916  */
 917 typedef int (*mlx5e_fp_hw_modify)(struct mlx5e_priv *priv);
 918 void mlx5e_switch_priv_channels(struct mlx5e_priv *priv,
 919                                 struct mlx5e_channels *new_chs,
 920                                 mlx5e_fp_hw_modify hw_modify);
 921 void mlx5e_activate_priv_channels(struct mlx5e_priv *priv);
 922 void mlx5e_deactivate_priv_channels(struct mlx5e_priv *priv);
 923
 924 void mlx5e_build_default_indir_rqt(u32 *indirection_rqt, int len,
 925                                    int num_channels);
 926 int mlx5e_get_max_linkspeed(struct mlx5_core_dev *mdev, u32 *speed);
 927
 928 void mlx5e_set_tx_cq_mode_params(struct mlx5e_params *params,
 929                                  u8 cq_period_mode);
 930 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
 931                                  u8 cq_period_mode);
 932 void mlx5e_set_rq_type(struct mlx5_core_dev *mdev, struct mlx5e_params *params);
 933 void mlx5e_init_rq_type_params(struct mlx5_core_dev *mdev,
 934                                struct mlx5e_params *params);
 935
 936 static inline bool mlx5e_tunnel_inner_ft_supported(struct mlx5_core_dev *mdev)
 937 {
 938         return (MLX5_CAP_ETH(mdev, tunnel_stateless_gre) &&
 939                 MLX5_CAP_FLOWTABLE_NIC_RX(mdev, ft_field_support.inner_ip_version));
 940 }
 941
 942 static inline
 943 struct mlx5e_tx_wqe *mlx5e_post_nop(struct mlx5_wq_cyc *wq, u32 sqn, u16 *pc)
 944 {
 945         u16                         pi   = *pc & wq->sz_m1;
 946         struct mlx5e_tx_wqe        *wqe  = mlx5_wq_cyc_get_wqe(wq, pi);
 947         struct mlx5_wqe_ctrl_seg   *cseg = &wqe->ctrl;
 948
 949         memset(cseg, 0, sizeof(*cseg));
 950
 951         cseg->opmod_idx_opcode = cpu_to_be32((*pc << 8) | MLX5_OPCODE_NOP);
 952         cseg->qpn_ds           = cpu_to_be32((sqn << 8) | 0x01);
 953
 954         (*pc)++;
 955
 956         return wqe;
 957 }
 958
 959 static inline
 960 void mlx5e_notify_hw(struct mlx5_wq_cyc *wq, u16 pc,
 961                      void __iomem *uar_map,
 962                      struct mlx5_wqe_ctrl_seg *ctrl)
 963 {
 964         ctrl->fm_ce_se = MLX5_WQE_CTRL_CQ_UPDATE;
 965         /* ensure wqe is visible to device before updating doorbell record */
 966         dma_wmb();
 967
 968         *wq->db = cpu_to_be32(pc);
 969
 970         /* ensure doorbell record is visible to device before ringing the
 971          * doorbell
 972          */
 973         wmb();
 974
 975         mlx5_write64((__be32 *)ctrl, uar_map, NULL);
 976 }
 977
 978 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
 979 {
 980         struct mlx5_core_cq *mcq;
 981
 982         mcq = &cq->mcq;
 983         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, cq->wq.cc);
 984 }
 985
 986 extern const struct ethtool_ops mlx5e_ethtool_ops;
 987 #ifdef CONFIG_MLX5_CORE_EN_DCB
 988 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
 989 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
 990 void mlx5e_dcbnl_initialize(struct mlx5e_priv *priv);
 991 void mlx5e_dcbnl_init_app(struct mlx5e_priv *priv);
 992 void mlx5e_dcbnl_delete_app(struct mlx5e_priv *priv);
 993 #endif
 994
 995 #ifndef CONFIG_RFS_ACCEL
 996 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
 997 {
 998         return 0;
 999 }
1000
1001 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
1002
1003 static inline int mlx5e_arfs_enable(struct mlx5e_priv *priv)
1004 {
1005         return -EOPNOTSUPP;
1006 }
1007
1008 static inline int mlx5e_arfs_disable(struct mlx5e_priv *priv)
1009 {
1010         return -EOPNOTSUPP;
1011 }
1012 #else
1013 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
1014 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
1015 int mlx5e_arfs_enable(struct mlx5e_priv *priv);
1016 int mlx5e_arfs_disable(struct mlx5e_priv *priv);
1017 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
1018                         u16 rxq_index, u32 flow_id);
1019 #endif
1020
1021 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
1022                      struct mlx5e_tir *tir, u32 *in, int inlen);
1023 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
1024                        struct mlx5e_tir *tir);
1025 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
1026 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
1027 int mlx5e_refresh_tirs(struct mlx5e_priv *priv, bool enable_uc_lb);
1028
1029 /* common netdev helpers */
1030 int mlx5e_create_indirect_rqt(struct mlx5e_priv *priv);
1031
1032 int mlx5e_create_indirect_tirs(struct mlx5e_priv *priv);
1033 void mlx5e_destroy_indirect_tirs(struct mlx5e_priv *priv);
1034
1035 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
1036 void mlx5e_destroy_direct_rqts(struct mlx5e_priv *priv);
1037 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
1038 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
1039 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
1040
1041 struct ttc_params {
1042         struct mlx5_flow_table_attr ft_attr;
1043         u32 any_tt_tirn;
1044         u32 indir_tirn[MLX5E_NUM_INDIR_TIRS];
1045         struct mlx5e_ttc_table *inner_ttc;
1046 };
1047
1048 void mlx5e_set_ttc_basic_params(struct mlx5e_priv *priv, struct ttc_params *ttc_params);
1049 void mlx5e_set_ttc_ft_params(struct ttc_params *ttc_params);
1050 void mlx5e_set_inner_ttc_ft_params(struct ttc_params *ttc_params);
1051
1052 int mlx5e_create_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1053                            struct mlx5e_ttc_table *ttc);
1054 void mlx5e_destroy_ttc_table(struct mlx5e_priv *priv,
1055                              struct mlx5e_ttc_table *ttc);
1056
1057 int mlx5e_create_inner_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1058                                  struct mlx5e_ttc_table *ttc);
1059 void mlx5e_destroy_inner_ttc_table(struct mlx5e_priv *priv,
1060                                    struct mlx5e_ttc_table *ttc);
1061
1062 int mlx5e_create_tis(struct mlx5_core_dev *mdev, int tc,
1063                      u32 underlay_qpn, u32 *tisn);
1064 void mlx5e_destroy_tis(struct mlx5_core_dev *mdev, u32 tisn);
1065
1066 int mlx5e_create_tises(struct mlx5e_priv *priv);
1067 void mlx5e_cleanup_nic_tx(struct mlx5e_priv *priv);
1068 int mlx5e_close(struct net_device *netdev);
1069 int mlx5e_open(struct net_device *netdev);
1070 void mlx5e_update_stats_work(struct work_struct *work);
1071
1072 int mlx5e_bits_invert(unsigned long a, int size);
1073
1074 /* ethtool helpers */
1075 void mlx5e_ethtool_get_drvinfo(struct mlx5e_priv *priv,
1076                                struct ethtool_drvinfo *drvinfo);
1077 void mlx5e_ethtool_get_strings(struct mlx5e_priv *priv,
1078                                uint32_t stringset, uint8_t *data);
1079 int mlx5e_ethtool_get_sset_count(struct mlx5e_priv *priv, int sset);
1080 void mlx5e_ethtool_get_ethtool_stats(struct mlx5e_priv *priv,
1081                                      struct ethtool_stats *stats, u64 *data);
1082 void mlx5e_ethtool_get_ringparam(struct mlx5e_priv *priv,
1083                                  struct ethtool_ringparam *param);
1084 int mlx5e_ethtool_set_ringparam(struct mlx5e_priv *priv,
1085                                 struct ethtool_ringparam *param);
1086 void mlx5e_ethtool_get_channels(struct mlx5e_priv *priv,
1087                                 struct ethtool_channels *ch);
1088 int mlx5e_ethtool_set_channels(struct mlx5e_priv *priv,
1089                                struct ethtool_channels *ch);
1090 int mlx5e_ethtool_get_coalesce(struct mlx5e_priv *priv,
1091                                struct ethtool_coalesce *coal);
1092 int mlx5e_ethtool_set_coalesce(struct mlx5e_priv *priv,
1093                                struct ethtool_coalesce *coal);
1094 int mlx5e_ethtool_get_ts_info(struct mlx5e_priv *priv,
1095                               struct ethtool_ts_info *info);
1096 int mlx5e_ethtool_flash_device(struct mlx5e_priv *priv,
1097                                struct ethtool_flash *flash);
1098
1099 int mlx5e_setup_tc_block_cb(enum tc_setup_type type, void *type_data,
1100                             void *cb_priv);
1101
1102 /* mlx5e generic netdev management API */
1103 struct net_device*
1104 mlx5e_create_netdev(struct mlx5_core_dev *mdev, const struct mlx5e_profile *profile,
1105                     void *ppriv);
1106 int mlx5e_attach_netdev(struct mlx5e_priv *priv);
1107 void mlx5e_detach_netdev(struct mlx5e_priv *priv);
1108 void mlx5e_destroy_netdev(struct mlx5e_priv *priv);
1109 void mlx5e_build_nic_params(struct mlx5_core_dev *mdev,
1110                             struct mlx5e_params *params,
1111                             u16 max_channels, u16 mtu);
1112 u8 mlx5e_params_calculate_tx_min_inline(struct mlx5_core_dev *mdev);
1113 void mlx5e_rx_dim_work(struct work_struct *work);
1114 #endif /* __MLX5_EN_H__ */