drivers/net/ethernet/mellanox/mlx5/core/en.h

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32 #ifndef __MLX5_EN_H__
  33 #define __MLX5_EN_H__
  34
  35 #include <linux/if_vlan.h>
  36 #include <linux/etherdevice.h>
  37 #include <linux/timecounter.h>
  38 #include <linux/net_tstamp.h>
  39 #include <linux/ptp_clock_kernel.h>
  40 #include <linux/crash_dump.h>
  41 #include <linux/mlx5/driver.h>
  42 #include <linux/mlx5/qp.h>
  43 #include <linux/mlx5/cq.h>
  44 #include <linux/mlx5/port.h>
  45 #include <linux/mlx5/vport.h>
  46 #include <linux/mlx5/transobj.h>
  47 #include <linux/mlx5/fs.h>
  48 #include <linux/rhashtable.h>
  49 #include <net/switchdev.h>
  50 #include <net/xdp.h>
  51 #include <linux/net_dim.h>
  52 #include <linux/bits.h>
  53 #include "wq.h"
  54 #include "mlx5_core.h"
  55 #include "en_stats.h"
  56 #include "en/fs.h"
  57
  58 extern const struct net_device_ops mlx5e_netdev_ops;
  59 struct page_pool;
  60
  61 #define MLX5E_METADATA_ETHER_TYPE (0x8CE4)
  62 #define MLX5E_METADATA_ETHER_LEN 8
  63
  64 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
  65
  66 #define MLX5E_ETH_HARD_MTU (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN)
  67
  68 #define MLX5E_HW2SW_MTU(params, hwmtu) ((hwmtu) - ((params)->hard_mtu))
  69 #define MLX5E_SW2HW_MTU(params, swmtu) ((swmtu) + ((params)->hard_mtu))
  70
  71 #define MLX5E_MAX_PRIORITY      8
  72 #define MLX5E_MAX_DSCP          64
  73 #define MLX5E_MAX_NUM_TC        8
  74
  75 #define MLX5_RX_HEADROOM NET_SKB_PAD
  76 #define MLX5_SKB_FRAG_SZ(len)   (SKB_DATA_ALIGN(len) +  \
  77                                  SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
  78
  79 #define MLX5E_RX_MAX_HEAD (256)
  80
  81 #define MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev) \
  82         (6 + MLX5_CAP_GEN(mdev, cache_line_128byte)) /* HW restriction */
  83 #define MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, req) \
  84         max_t(u32, MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev), req)
  85 #define MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev) \
  86         MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, order_base_2(MLX5E_RX_MAX_HEAD))
  87
  88 #define MLX5_MPWRQ_LOG_WQE_SZ                   18
  89 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
  90                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
  91 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
  92
  93 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
  94 #define MLX5E_REQUIRED_WQE_MTTS         (ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
  95 #define MLX5E_LOG_ALIGNED_MPWQE_PPW     (ilog2(MLX5E_REQUIRED_WQE_MTTS))
  96 #define MLX5E_REQUIRED_MTTS(wqes)       (wqes * MLX5E_REQUIRED_WQE_MTTS)
  97 #define MLX5E_MAX_RQ_NUM_MTTS   \
  98         ((1 << 16) * 2) /* So that MLX5_MTT_OCTW(num_mtts) fits into u16 */
  99 #define MLX5E_ORDER2_MAX_PACKET_MTU (order_base_2(10 * 1024))
 100 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW    \
 101                 (ilog2(MLX5E_MAX_RQ_NUM_MTTS / MLX5E_REQUIRED_WQE_MTTS))
 102 #define MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW \
 103         (MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW + \
 104          (MLX5_MPWRQ_LOG_WQE_SZ - MLX5E_ORDER2_MAX_PACKET_MTU))
 105
 106 #define MLX5E_MIN_SKB_FRAG_SZ           (MLX5_SKB_FRAG_SZ(MLX5_RX_HEADROOM))
 107 #define MLX5E_LOG_MAX_RX_WQE_BULK       \
 108         (ilog2(PAGE_SIZE / roundup_pow_of_two(MLX5E_MIN_SKB_FRAG_SZ)))
 109
 110 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
 111 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
 112 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
 113
 114 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE (1 + MLX5E_LOG_MAX_RX_WQE_BULK)
 115 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
 116 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE min_t(u8, 0xd, \
 117                                                MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW)
 118
 119 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x2
 120
 121 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
 122 #define MLX5E_DEFAULT_LRO_TIMEOUT                       32
 123 #define MLX5E_LRO_TIMEOUT_ARR_SIZE                      4
 124
 125 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
 126 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
 127 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
 128 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
 129 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC_FROM_CQE 0x10
 130 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
 131 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
 132 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
 133
 134 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
 135 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
 136 #define MLX5E_MIN_NUM_CHANNELS         0x1
 137 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
 138 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
 139 #define MLX5E_TX_CQ_POLL_BUDGET        128
 140 #define MLX5E_SQ_RECOVER_MIN_INTERVAL  500 /* msecs */
 141
 142 #define MLX5E_UMR_WQE_INLINE_SZ \
 143         (sizeof(struct mlx5e_umr_wqe) + \
 144          ALIGN(MLX5_MPWRQ_PAGES_PER_WQE * sizeof(struct mlx5_mtt), \
 145                MLX5_UMR_MTT_ALIGNMENT))
 146 #define MLX5E_UMR_WQEBBS \
 147         (DIV_ROUND_UP(MLX5E_UMR_WQE_INLINE_SZ, MLX5_SEND_WQE_BB))
 148
 149 #define MLX5E_MSG_LEVEL                 NETIF_MSG_LINK
 150
 151 #define mlx5e_dbg(mlevel, priv, format, ...)                    \
 152 do {                                                            \
 153         if (NETIF_MSG_##mlevel & (priv)->msglevel)              \
 154                 netdev_warn(priv->netdev, format,               \
 155                             ##__VA_ARGS__);                     \
 156 } while (0)
 157
 158
 159 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
 160 {
 161         switch (wq_type) {
 162         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 163                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
 164                              wq_size / 2);
 165         default:
 166                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
 167                              wq_size / 2);
 168         }
 169 }
 170
 171 /* Use this function to get max num channels (rxqs/txqs) only to create netdev */
 172 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
 173 {
 174         return is_kdump_kernel() ?
 175                 MLX5E_MIN_NUM_CHANNELS :
 176                 min_t(int, mlx5_comp_vectors_count(mdev), MLX5E_MAX_NUM_CHANNELS);
 177 }
 178
 179 /* Use this function to get max num channels after netdev was created */
 180 static inline int mlx5e_get_netdev_max_channels(struct net_device *netdev)
 181 {
 182         return min_t(unsigned int, netdev->num_rx_queues,
 183                      netdev->num_tx_queues);
 184 }
 185
 186 struct mlx5e_tx_wqe {
 187         struct mlx5_wqe_ctrl_seg ctrl;
 188         struct mlx5_wqe_eth_seg  eth;
 189         struct mlx5_wqe_data_seg data[0];
 190 };
 191
 192 struct mlx5e_rx_wqe_ll {
 193         struct mlx5_wqe_srq_next_seg  next;
 194         struct mlx5_wqe_data_seg      data[0];
 195 };
 196
 197 struct mlx5e_rx_wqe_cyc {
 198         struct mlx5_wqe_data_seg      data[0];
 199 };
 200
 201 struct mlx5e_umr_wqe {
 202         struct mlx5_wqe_ctrl_seg       ctrl;
 203         struct mlx5_wqe_umr_ctrl_seg   uctrl;
 204         struct mlx5_mkey_seg           mkc;
 205         struct mlx5_mtt                inline_mtts[0];
 206 };
 207
 208 extern const char mlx5e_self_tests[][ETH_GSTRING_LEN];
 209
 210 enum mlx5e_priv_flag {
 211         MLX5E_PFLAG_RX_CQE_BASED_MODER,
 212         MLX5E_PFLAG_TX_CQE_BASED_MODER,
 213         MLX5E_PFLAG_RX_CQE_COMPRESS,
 214         MLX5E_PFLAG_RX_STRIDING_RQ,
 215         MLX5E_PFLAG_RX_NO_CSUM_COMPLETE,
 216         MLX5E_PFLAG_XDP_TX_MPWQE,
 217         MLX5E_NUM_PFLAGS, /* Keep last */
 218 };
 219
 220 #define MLX5E_SET_PFLAG(params, pflag, enable)                  \
 221         do {                                                    \
 222                 if (enable)                                     \
 223                         (params)->pflags |= BIT(pflag);         \
 224                 else                                            \
 225                         (params)->pflags &= ~(BIT(pflag));      \
 226         } while (0)
 227
 228 #define MLX5E_GET_PFLAG(params, pflag) (!!((params)->pflags & (BIT(pflag))))
 229
 230 #ifdef CONFIG_MLX5_CORE_EN_DCB
 231 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
 232 #endif
 233
 234 struct mlx5e_params {
 235         u8  log_sq_size;
 236         u8  rq_wq_type;
 237         u8  log_rq_mtu_frames;
 238         u16 num_channels;
 239         u8  num_tc;
 240         bool rx_cqe_compress_def;
 241         struct net_dim_cq_moder rx_cq_moderation;
 242         struct net_dim_cq_moder tx_cq_moderation;
 243         bool lro_en;
 244         u8  tx_min_inline_mode;
 245         bool vlan_strip_disable;
 246         bool scatter_fcs_en;
 247         bool rx_dim_enabled;
 248         bool tx_dim_enabled;
 249         u32 lro_timeout;
 250         u32 pflags;
 251         struct bpf_prog *xdp_prog;
 252         unsigned int sw_mtu;
 253         int hard_mtu;
 254 };
 255
 256 #ifdef CONFIG_MLX5_CORE_EN_DCB
 257 struct mlx5e_cee_config {
 258         /* bw pct for priority group */
 259         u8                         pg_bw_pct[CEE_DCBX_MAX_PGS];
 260         u8                         prio_to_pg_map[CEE_DCBX_MAX_PRIO];
 261         bool                       pfc_setting[CEE_DCBX_MAX_PRIO];
 262         bool                       pfc_enable;
 263 };
 264
 265 enum {
 266         MLX5_DCB_CHG_RESET,
 267         MLX5_DCB_NO_CHG,
 268         MLX5_DCB_CHG_NO_RESET,
 269 };
 270
 271 struct mlx5e_dcbx {
 272         enum mlx5_dcbx_oper_mode   mode;
 273         struct mlx5e_cee_config    cee_cfg; /* pending configuration */
 274         u8                         dscp_app_cnt;
 275
 276         /* The only setting that cannot be read from FW */
 277         u8                         tc_tsa[IEEE_8021QAZ_MAX_TCS];
 278         u8                         cap;
 279
 280         /* Buffer configuration */
 281         bool                       manual_buffer;
 282         u32                        cable_len;
 283         u32                        xoff;
 284 };
 285
 286 struct mlx5e_dcbx_dp {
 287         u8                         dscp2prio[MLX5E_MAX_DSCP];
 288         u8                         trust_state;
 289 };
 290 #endif
 291
 292 enum {
 293         MLX5E_RQ_STATE_ENABLED,
 294         MLX5E_RQ_STATE_AM,
 295         MLX5E_RQ_STATE_NO_CSUM_COMPLETE,
 296 };
 297
 298 struct mlx5e_cq {
 299         /* data path - accessed per cqe */
 300         struct mlx5_cqwq           wq;
 301
 302         /* data path - accessed per napi poll */
 303         u16                        event_ctr;
 304         struct napi_struct        *napi;
 305         struct mlx5_core_cq        mcq;
 306         struct mlx5e_channel      *channel;
 307
 308         /* control */
 309         struct mlx5_core_dev      *mdev;
 310         struct mlx5_wq_ctrl        wq_ctrl;
 311 } ____cacheline_aligned_in_smp;
 312
 313 struct mlx5e_cq_decomp {
 314         /* cqe decompression */
 315         struct mlx5_cqe64          title;
 316         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
 317         u8                         mini_arr_idx;
 318         u16                        left;
 319         u16                        wqe_counter;
 320 } ____cacheline_aligned_in_smp;
 321
 322 struct mlx5e_tx_wqe_info {
 323         struct sk_buff *skb;
 324         u32 num_bytes;
 325         u8  num_wqebbs;
 326         u8  num_dma;
 327 };
 328
 329 enum mlx5e_dma_map_type {
 330         MLX5E_DMA_MAP_SINGLE,
 331         MLX5E_DMA_MAP_PAGE
 332 };
 333
 334 struct mlx5e_sq_dma {
 335         dma_addr_t              addr;
 336         u32                     size;
 337         enum mlx5e_dma_map_type type;
 338 };
 339
 340 enum {
 341         MLX5E_SQ_STATE_ENABLED,
 342         MLX5E_SQ_STATE_RECOVERING,
 343         MLX5E_SQ_STATE_IPSEC,
 344         MLX5E_SQ_STATE_AM,
 345         MLX5E_SQ_STATE_TLS,
 346 };
 347
 348 struct mlx5e_sq_wqe_info {
 349         u8  opcode;
 350 };
 351
 352 struct mlx5e_txqsq {
 353         /* data path */
 354
 355         /* dirtied @completion */
 356         u16                        cc;
 357         u32                        dma_fifo_cc;
 358         struct net_dim             dim; /* Adaptive Moderation */
 359
 360         /* dirtied @xmit */
 361         u16                        pc ____cacheline_aligned_in_smp;
 362         u32                        dma_fifo_pc;
 363
 364         struct mlx5e_cq            cq;
 365
 366         /* read only */
 367         struct mlx5_wq_cyc         wq;
 368         u32                        dma_fifo_mask;
 369         struct mlx5e_sq_stats     *stats;
 370         struct {
 371                 struct mlx5e_sq_dma       *dma_fifo;
 372                 struct mlx5e_tx_wqe_info  *wqe_info;
 373         } db;
 374         void __iomem              *uar_map;
 375         struct netdev_queue       *txq;
 376         u32                        sqn;
 377         u8                         min_inline_mode;
 378         struct device             *pdev;
 379         __be32                     mkey_be;
 380         unsigned long              state;
 381         struct hwtstamp_config    *tstamp;
 382         struct mlx5_clock         *clock;
 383
 384         /* control path */
 385         struct mlx5_wq_ctrl        wq_ctrl;
 386         struct mlx5e_channel      *channel;
 387         int                        txq_ix;
 388         u32                        rate_limit;
 389         struct work_struct         recover_work;
 390 } ____cacheline_aligned_in_smp;
 391
 392 struct mlx5e_dma_info {
 393         struct page     *page;
 394         dma_addr_t      addr;
 395 };
 396
 397 struct mlx5e_xdp_info {
 398         struct xdp_frame      *xdpf;
 399         dma_addr_t            dma_addr;
 400         struct mlx5e_dma_info di;
 401 };
 402
 403 struct mlx5e_xdp_info_fifo {
 404         struct mlx5e_xdp_info *xi;
 405         u32 *cc;
 406         u32 *pc;
 407         u32 mask;
 408 };
 409
 410 struct mlx5e_xdp_wqe_info {
 411         u8 num_wqebbs;
 412         u8 num_ds;
 413 };
 414
 415 struct mlx5e_xdp_mpwqe {
 416         /* Current MPWQE session */
 417         struct mlx5e_tx_wqe *wqe;
 418         u8                   ds_count;
 419         u8                   max_ds_count;
 420 };
 421
 422 struct mlx5e_xdpsq;
 423 typedef bool (*mlx5e_fp_xmit_xdp_frame)(struct mlx5e_xdpsq*,
 424                                         struct mlx5e_xdp_info*);
 425 struct mlx5e_xdpsq {
 426         /* data path */
 427
 428         /* dirtied @completion */
 429         u32                        xdpi_fifo_cc;
 430         u16                        cc;
 431         bool                       redirect_flush;
 432
 433         /* dirtied @xmit */
 434         u32                        xdpi_fifo_pc ____cacheline_aligned_in_smp;
 435         u16                        pc;
 436         struct mlx5_wqe_ctrl_seg   *doorbell_cseg;
 437         struct mlx5e_xdp_mpwqe     mpwqe;
 438
 439         struct mlx5e_cq            cq;
 440
 441         /* read only */
 442         struct mlx5_wq_cyc         wq;
 443         struct mlx5e_xdpsq_stats  *stats;
 444         mlx5e_fp_xmit_xdp_frame    xmit_xdp_frame;
 445         struct {
 446                 struct mlx5e_xdp_wqe_info *wqe_info;
 447                 struct mlx5e_xdp_info_fifo xdpi_fifo;
 448         } db;
 449         void __iomem              *uar_map;
 450         u32                        sqn;
 451         struct device             *pdev;
 452         __be32                     mkey_be;
 453         u8                         min_inline_mode;
 454         unsigned long              state;
 455         unsigned int               hw_mtu;
 456
 457         /* control path */
 458         struct mlx5_wq_ctrl        wq_ctrl;
 459         struct mlx5e_channel      *channel;
 460 } ____cacheline_aligned_in_smp;
 461
 462 struct mlx5e_icosq {
 463         /* data path */
 464
 465         /* dirtied @xmit */
 466         u16                        pc ____cacheline_aligned_in_smp;
 467
 468         struct mlx5e_cq            cq;
 469
 470         /* write@xmit, read@completion */
 471         struct {
 472                 struct mlx5e_sq_wqe_info *ico_wqe;
 473         } db;
 474
 475         /* read only */
 476         struct mlx5_wq_cyc         wq;
 477         void __iomem              *uar_map;
 478         u32                        sqn;
 479         unsigned long              state;
 480
 481         /* control path */
 482         struct mlx5_wq_ctrl        wq_ctrl;
 483         struct mlx5e_channel      *channel;
 484 } ____cacheline_aligned_in_smp;
 485
 486 static inline bool
 487 mlx5e_wqc_has_room_for(struct mlx5_wq_cyc *wq, u16 cc, u16 pc, u16 n)
 488 {
 489         return (mlx5_wq_cyc_ctr2ix(wq, cc - pc) >= n) || (cc == pc);
 490 }
 491
 492 struct mlx5e_wqe_frag_info {
 493         struct mlx5e_dma_info *di;
 494         u32 offset;
 495         bool last_in_page;
 496 };
 497
 498 struct mlx5e_umr_dma_info {
 499         struct mlx5e_dma_info  dma_info[MLX5_MPWRQ_PAGES_PER_WQE];
 500 };
 501
 502 struct mlx5e_mpw_info {
 503         struct mlx5e_umr_dma_info umr;
 504         u16 consumed_strides;
 505         DECLARE_BITMAP(xdp_xmit_bitmap, MLX5_MPWRQ_PAGES_PER_WQE);
 506 };
 507
 508 #define MLX5E_MAX_RX_FRAGS 4
 509
 510 /* a single cache unit is capable to serve one napi call (for non-striding rq)
 511  * or a MPWQE (for striding rq).
 512  */
 513 #define MLX5E_CACHE_UNIT        (MLX5_MPWRQ_PAGES_PER_WQE > NAPI_POLL_WEIGHT ? \
 514                                  MLX5_MPWRQ_PAGES_PER_WQE : NAPI_POLL_WEIGHT)
 515 #define MLX5E_CACHE_SIZE        (4 * roundup_pow_of_two(MLX5E_CACHE_UNIT))
 516 struct mlx5e_page_cache {
 517         u32 head;
 518         u32 tail;
 519         struct mlx5e_dma_info page_cache[MLX5E_CACHE_SIZE];
 520 };
 521
 522 struct mlx5e_rq;
 523 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq*, struct mlx5_cqe64*);
 524 typedef struct sk_buff *
 525 (*mlx5e_fp_skb_from_cqe_mpwrq)(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 526                                u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 527 typedef struct sk_buff *
 528 (*mlx5e_fp_skb_from_cqe)(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe,
 529                          struct mlx5e_wqe_frag_info *wi, u32 cqe_bcnt);
 530 typedef bool (*mlx5e_fp_post_rx_wqes)(struct mlx5e_rq *rq);
 531 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq*, u16);
 532
 533 enum mlx5e_rq_flag {
 534         MLX5E_RQ_FLAG_XDP_XMIT = BIT(0),
 535 };
 536
 537 struct mlx5e_rq_frag_info {
 538         int frag_size;
 539         int frag_stride;
 540 };
 541
 542 struct mlx5e_rq_frags_info {
 543         struct mlx5e_rq_frag_info arr[MLX5E_MAX_RX_FRAGS];
 544         u8 num_frags;
 545         u8 log_num_frags;
 546         u8 wqe_bulk;
 547 };
 548
 549 struct mlx5e_rq {
 550         /* data path */
 551         union {
 552                 struct {
 553                         struct mlx5_wq_cyc          wq;
 554                         struct mlx5e_wqe_frag_info *frags;
 555                         struct mlx5e_dma_info      *di;
 556                         struct mlx5e_rq_frags_info  info;
 557                         mlx5e_fp_skb_from_cqe       skb_from_cqe;
 558                 } wqe;
 559                 struct {
 560                         struct mlx5_wq_ll      wq;
 561                         struct mlx5e_umr_wqe   umr_wqe;
 562                         struct mlx5e_mpw_info *info;
 563                         mlx5e_fp_skb_from_cqe_mpwrq skb_from_cqe_mpwrq;
 564                         u16                    num_strides;
 565                         u8                     log_stride_sz;
 566                         bool                   umr_in_progress;
 567                 } mpwqe;
 568         };
 569         struct {
 570                 u16            headroom;
 571                 u8             map_dir;   /* dma map direction */
 572         } buff;
 573
 574         struct mlx5e_channel  *channel;
 575         struct device         *pdev;
 576         struct net_device     *netdev;
 577         struct mlx5e_rq_stats *stats;
 578         struct mlx5e_cq        cq;
 579         struct mlx5e_cq_decomp cqd;
 580         struct mlx5e_page_cache page_cache;
 581         struct hwtstamp_config *tstamp;
 582         struct mlx5_clock      *clock;
 583
 584         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 585         mlx5e_fp_post_rx_wqes  post_wqes;
 586         mlx5e_fp_dealloc_wqe   dealloc_wqe;
 587
 588         unsigned long          state;
 589         int                    ix;
 590         unsigned int           hw_mtu;
 591
 592         struct net_dim         dim; /* Dynamic Interrupt Moderation */
 593
 594         /* XDP */
 595         struct bpf_prog       *xdp_prog;
 596         struct mlx5e_xdpsq     xdpsq;
 597         DECLARE_BITMAP(flags, 8);
 598         struct page_pool      *page_pool;
 599
 600         /* control */
 601         struct mlx5_wq_ctrl    wq_ctrl;
 602         __be32                 mkey_be;
 603         u8                     wq_type;
 604         u32                    rqn;
 605         struct mlx5_core_dev  *mdev;
 606         struct mlx5_core_mkey  umr_mkey;
 607
 608         /* XDP read-mostly */
 609         struct xdp_rxq_info    xdp_rxq;
 610 } ____cacheline_aligned_in_smp;
 611
 612 struct mlx5e_channel {
 613         /* data path */
 614         struct mlx5e_rq            rq;
 615         struct mlx5e_txqsq         sq[MLX5E_MAX_NUM_TC];
 616         struct mlx5e_icosq         icosq;   /* internal control operations */
 617         bool                       xdp;
 618         struct napi_struct         napi;
 619         struct device             *pdev;
 620         struct net_device         *netdev;
 621         __be32                     mkey_be;
 622         u8                         num_tc;
 623
 624         /* XDP_REDIRECT */
 625         struct mlx5e_xdpsq         xdpsq;
 626
 627         /* data path - accessed per napi poll */
 628         struct irq_desc *irq_desc;
 629         struct mlx5e_ch_stats     *stats;
 630
 631         /* control */
 632         struct mlx5e_priv         *priv;
 633         struct mlx5_core_dev      *mdev;
 634         struct hwtstamp_config    *tstamp;
 635         int                        ix;
 636         int                        cpu;
 637         cpumask_var_t              xps_cpumask;
 638 };
 639
 640 struct mlx5e_channels {
 641         struct mlx5e_channel **c;
 642         unsigned int           num;
 643         struct mlx5e_params    params;
 644 };
 645
 646 struct mlx5e_channel_stats {
 647         struct mlx5e_ch_stats ch;
 648         struct mlx5e_sq_stats sq[MLX5E_MAX_NUM_TC];
 649         struct mlx5e_rq_stats rq;
 650         struct mlx5e_xdpsq_stats rq_xdpsq;
 651         struct mlx5e_xdpsq_stats xdpsq;
 652 } ____cacheline_aligned_in_smp;
 653
 654 enum {
 655         MLX5E_STATE_OPENED,
 656         MLX5E_STATE_DESTROYING,
 657         MLX5E_STATE_XDP_TX_ENABLED,
 658 };
 659
 660 struct mlx5e_rqt {
 661         u32              rqtn;
 662         bool             enabled;
 663 };
 664
 665 struct mlx5e_tir {
 666         u32               tirn;
 667         struct mlx5e_rqt  rqt;
 668         struct list_head  list;
 669 };
 670
 671 enum {
 672         MLX5E_TC_PRIO = 0,
 673         MLX5E_NIC_PRIO
 674 };
 675
 676 struct mlx5e_rss_params {
 677         u32     indirection_rqt[MLX5E_INDIR_RQT_SIZE];
 678         u32     rx_hash_fields[MLX5E_NUM_INDIR_TIRS];
 679         u8      toeplitz_hash_key[40];
 680         u8      hfunc;
 681 };
 682
 683 struct mlx5e_modify_sq_param {
 684         int curr_state;
 685         int next_state;
 686         int rl_update;
 687         int rl_index;
 688 };
 689
 690 struct mlx5e_priv {
 691         /* priv data path fields - start */
 692         struct mlx5e_txqsq *txq2sq[MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC];
 693         int channel_tc2txq[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
 694 #ifdef CONFIG_MLX5_CORE_EN_DCB
 695         struct mlx5e_dcbx_dp       dcbx_dp;
 696 #endif
 697         /* priv data path fields - end */
 698
 699         u32                        msglevel;
 700         unsigned long              state;
 701         struct mutex               state_lock; /* Protects Interface state */
 702         struct mlx5e_rq            drop_rq;
 703
 704         struct mlx5e_channels      channels;
 705         u32                        tisn[MLX5E_MAX_NUM_TC];
 706         struct mlx5e_rqt           indir_rqt;
 707         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
 708         struct mlx5e_tir           inner_indir_tir[MLX5E_NUM_INDIR_TIRS];
 709         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
 710         struct mlx5e_rss_params    rss_params;
 711         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
 712
 713         struct mlx5e_flow_steering fs;
 714
 715         struct workqueue_struct    *wq;
 716         struct work_struct         update_carrier_work;
 717         struct work_struct         set_rx_mode_work;
 718         struct work_struct         tx_timeout_work;
 719         struct work_struct         update_stats_work;
 720         struct work_struct         monitor_counters_work;
 721         struct mlx5_nb             monitor_counters_nb;
 722
 723         struct mlx5_core_dev      *mdev;
 724         struct net_device         *netdev;
 725         struct mlx5e_stats         stats;
 726         struct mlx5e_channel_stats channel_stats[MLX5E_MAX_NUM_CHANNELS];
 727         u8                         max_opened_tc;
 728         struct hwtstamp_config     tstamp;
 729         u16                        q_counter;
 730         u16                        drop_rq_q_counter;
 731         struct notifier_block      events_nb;
 732
 733 #ifdef CONFIG_MLX5_CORE_EN_DCB
 734         struct mlx5e_dcbx          dcbx;
 735 #endif
 736
 737         const struct mlx5e_profile *profile;
 738         void                      *ppriv;
 739 #ifdef CONFIG_MLX5_EN_IPSEC
 740         struct mlx5e_ipsec        *ipsec;
 741 #endif
 742 #ifdef CONFIG_MLX5_EN_TLS
 743         struct mlx5e_tls          *tls;
 744 #endif
 745         struct devlink_health_reporter *tx_reporter;
 746 };
 747
 748 struct mlx5e_profile {
 749         int     (*init)(struct mlx5_core_dev *mdev,
 750                         struct net_device *netdev,
 751                         const struct mlx5e_profile *profile, void *ppriv);
 752         void    (*cleanup)(struct mlx5e_priv *priv);
 753         int     (*init_rx)(struct mlx5e_priv *priv);
 754         void    (*cleanup_rx)(struct mlx5e_priv *priv);
 755         int     (*init_tx)(struct mlx5e_priv *priv);
 756         void    (*cleanup_tx)(struct mlx5e_priv *priv);
 757         void    (*enable)(struct mlx5e_priv *priv);
 758         void    (*disable)(struct mlx5e_priv *priv);
 759         void    (*update_stats)(struct mlx5e_priv *priv);
 760         void    (*update_carrier)(struct mlx5e_priv *priv);
 761         struct {
 762                 mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 763                 mlx5e_fp_handle_rx_cqe handle_rx_cqe_mpwqe;
 764         } rx_handlers;
 765         int     max_tc;
 766 };
 767
 768 void mlx5e_build_ptys2ethtool_map(void);
 769
 770 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 771                        struct net_device *sb_dev);
 772 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
 773 netdev_tx_t mlx5e_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 774                           struct mlx5e_tx_wqe *wqe, u16 pi, bool xmit_more);
 775
 776 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
 777 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
 778 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
 779 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
 780 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
 781 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq);
 782
 783 bool mlx5e_check_fragmented_striding_rq_cap(struct mlx5_core_dev *mdev);
 784 bool mlx5e_striding_rq_possible(struct mlx5_core_dev *mdev,
 785                                 struct mlx5e_params *params);
 786
 787 void mlx5e_page_dma_unmap(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info);
 788 void mlx5e_page_release(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info,
 789                         bool recycle);
 790 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 791 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 792 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
 793 bool mlx5e_post_rx_mpwqes(struct mlx5e_rq *rq);
 794 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
 795 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
 796 struct sk_buff *
 797 mlx5e_skb_from_cqe_mpwrq_linear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 798                                 u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 799 struct sk_buff *
 800 mlx5e_skb_from_cqe_mpwrq_nonlinear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 801                                    u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 802 struct sk_buff *
 803 mlx5e_skb_from_cqe_linear(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe,
 804                           struct mlx5e_wqe_frag_info *wi, u32 cqe_bcnt);
 805 struct sk_buff *
 806 mlx5e_skb_from_cqe_nonlinear(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe,
 807                              struct mlx5e_wqe_frag_info *wi, u32 cqe_bcnt);
 808
 809 void mlx5e_update_stats(struct mlx5e_priv *priv);
 810 void mlx5e_get_stats(struct net_device *dev, struct rtnl_link_stats64 *stats);
 811 void mlx5e_fold_sw_stats64(struct mlx5e_priv *priv, struct rtnl_link_stats64 *s);
 812
 813 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
 814 int mlx5e_self_test_num(struct mlx5e_priv *priv);
 815 void mlx5e_self_test(struct net_device *ndev, struct ethtool_test *etest,
 816                      u64 *buf);
 817 void mlx5e_set_rx_mode_work(struct work_struct *work);
 818
 819 int mlx5e_hwstamp_set(struct mlx5e_priv *priv, struct ifreq *ifr);
 820 int mlx5e_hwstamp_get(struct mlx5e_priv *priv, struct ifreq *ifr);
 821 int mlx5e_modify_rx_cqe_compression_locked(struct mlx5e_priv *priv, bool val);
 822
 823 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
 824                           u16 vid);
 825 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
 826                            u16 vid);
 827 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
 828
 829 struct mlx5e_redirect_rqt_param {
 830         bool is_rss;
 831         union {
 832                 u32 rqn; /* Direct RQN (Non-RSS) */
 833                 struct {
 834                         u8 hfunc;
 835                         struct mlx5e_channels *channels;
 836                 } rss; /* RSS data */
 837         };
 838 };
 839
 840 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz,
 841                        struct mlx5e_redirect_rqt_param rrp);
 842 void mlx5e_build_indir_tir_ctx_hash(struct mlx5e_rss_params *rss_params,
 843                                     const struct mlx5e_tirc_config *ttconfig,
 844                                     void *tirc, bool inner);
 845 void mlx5e_modify_tirs_hash(struct mlx5e_priv *priv, void *in, int inlen);
 846 struct mlx5e_tirc_config mlx5e_tirc_get_default_config(enum mlx5e_traffic_types tt);
 847
 848 int mlx5e_open_locked(struct net_device *netdev);
 849 int mlx5e_close_locked(struct net_device *netdev);
 850
 851 int mlx5e_open_channels(struct mlx5e_priv *priv,
 852                         struct mlx5e_channels *chs);
 853 void mlx5e_close_channels(struct mlx5e_channels *chs);
 854
 855 /* Function pointer to be used to modify WH settings while
 856  * switching channels
 857  */
 858 typedef int (*mlx5e_fp_hw_modify)(struct mlx5e_priv *priv);
 859 int mlx5e_safe_reopen_channels(struct mlx5e_priv *priv);
 860 int mlx5e_safe_switch_channels(struct mlx5e_priv *priv,
 861                                struct mlx5e_channels *new_chs,
 862                                mlx5e_fp_hw_modify hw_modify);
 863 void mlx5e_activate_priv_channels(struct mlx5e_priv *priv);
 864 void mlx5e_deactivate_priv_channels(struct mlx5e_priv *priv);
 865
 866 void mlx5e_build_default_indir_rqt(u32 *indirection_rqt, int len,
 867                                    int num_channels);
 868 void mlx5e_set_tx_cq_mode_params(struct mlx5e_params *params,
 869                                  u8 cq_period_mode);
 870 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
 871                                  u8 cq_period_mode);
 872 void mlx5e_set_rq_type(struct mlx5_core_dev *mdev, struct mlx5e_params *params);
 873 void mlx5e_init_rq_type_params(struct mlx5_core_dev *mdev,
 874                                struct mlx5e_params *params);
 875
 876 int mlx5e_modify_sq(struct mlx5_core_dev *mdev, u32 sqn,
 877                     struct mlx5e_modify_sq_param *p);
 878 void mlx5e_activate_txqsq(struct mlx5e_txqsq *sq);
 879 void mlx5e_tx_disable_queue(struct netdev_queue *txq);
 880
 881 static inline bool mlx5e_tunnel_inner_ft_supported(struct mlx5_core_dev *mdev)
 882 {
 883         return (MLX5_CAP_ETH(mdev, tunnel_stateless_gre) &&
 884                 MLX5_CAP_FLOWTABLE_NIC_RX(mdev, ft_field_support.inner_ip_version));
 885 }
 886
 887 static inline bool mlx5_tx_swp_supported(struct mlx5_core_dev *mdev)
 888 {
 889         return MLX5_CAP_ETH(mdev, swp) &&
 890                 MLX5_CAP_ETH(mdev, swp_csum) && MLX5_CAP_ETH(mdev, swp_lso);
 891 }
 892
 893 struct mlx5e_swp_spec {
 894         __be16 l3_proto;
 895         u8 l4_proto;
 896         u8 is_tun;
 897         __be16 tun_l3_proto;
 898         u8 tun_l4_proto;
 899 };
 900
 901 static inline void
 902 mlx5e_set_eseg_swp(struct sk_buff *skb, struct mlx5_wqe_eth_seg *eseg,
 903                    struct mlx5e_swp_spec *swp_spec)
 904 {
 905         /* SWP offsets are in 2-bytes words */
 906         eseg->swp_outer_l3_offset = skb_network_offset(skb) / 2;
 907         if (swp_spec->l3_proto == htons(ETH_P_IPV6))
 908                 eseg->swp_flags |= MLX5_ETH_WQE_SWP_OUTER_L3_IPV6;
 909         if (swp_spec->l4_proto) {
 910                 eseg->swp_outer_l4_offset = skb_transport_offset(skb) / 2;
 911                 if (swp_spec->l4_proto == IPPROTO_UDP)
 912                         eseg->swp_flags |= MLX5_ETH_WQE_SWP_OUTER_L4_UDP;
 913         }
 914
 915         if (swp_spec->is_tun) {
 916                 eseg->swp_inner_l3_offset = skb_inner_network_offset(skb) / 2;
 917                 if (swp_spec->tun_l3_proto == htons(ETH_P_IPV6))
 918                         eseg->swp_flags |= MLX5_ETH_WQE_SWP_INNER_L3_IPV6;
 919         } else { /* typically for ipsec when xfrm mode != XFRM_MODE_TUNNEL */
 920                 eseg->swp_inner_l3_offset = skb_network_offset(skb) / 2;
 921                 if (swp_spec->l3_proto == htons(ETH_P_IPV6))
 922                         eseg->swp_flags |= MLX5_ETH_WQE_SWP_INNER_L3_IPV6;
 923         }
 924         switch (swp_spec->tun_l4_proto) {
 925         case IPPROTO_UDP:
 926                 eseg->swp_flags |= MLX5_ETH_WQE_SWP_INNER_L4_UDP;
 927                 /* fall through */
 928         case IPPROTO_TCP:
 929                 eseg->swp_inner_l4_offset = skb_inner_transport_offset(skb) / 2;
 930                 break;
 931         }
 932 }
 933
 934 static inline void mlx5e_sq_fetch_wqe(struct mlx5e_txqsq *sq,
 935                                       struct mlx5e_tx_wqe **wqe,
 936                                       u16 *pi)
 937 {
 938         struct mlx5_wq_cyc *wq = &sq->wq;
 939
 940         *pi  = mlx5_wq_cyc_ctr2ix(wq, sq->pc);
 941         *wqe = mlx5_wq_cyc_get_wqe(wq, *pi);
 942         memset(*wqe, 0, sizeof(**wqe));
 943 }
 944
 945 static inline
 946 struct mlx5e_tx_wqe *mlx5e_post_nop(struct mlx5_wq_cyc *wq, u32 sqn, u16 *pc)
 947 {
 948         u16                         pi   = mlx5_wq_cyc_ctr2ix(wq, *pc);
 949         struct mlx5e_tx_wqe        *wqe  = mlx5_wq_cyc_get_wqe(wq, pi);
 950         struct mlx5_wqe_ctrl_seg   *cseg = &wqe->ctrl;
 951
 952         memset(cseg, 0, sizeof(*cseg));
 953
 954         cseg->opmod_idx_opcode = cpu_to_be32((*pc << 8) | MLX5_OPCODE_NOP);
 955         cseg->qpn_ds           = cpu_to_be32((sqn << 8) | 0x01);
 956
 957         (*pc)++;
 958
 959         return wqe;
 960 }
 961
 962 static inline
 963 void mlx5e_notify_hw(struct mlx5_wq_cyc *wq, u16 pc,
 964                      void __iomem *uar_map,
 965                      struct mlx5_wqe_ctrl_seg *ctrl)
 966 {
 967         ctrl->fm_ce_se = MLX5_WQE_CTRL_CQ_UPDATE;
 968         /* ensure wqe is visible to device before updating doorbell record */
 969         dma_wmb();
 970
 971         *wq->db = cpu_to_be32(pc);
 972
 973         /* ensure doorbell record is visible to device before ringing the
 974          * doorbell
 975          */
 976         wmb();
 977
 978         mlx5_write64((__be32 *)ctrl, uar_map);
 979 }
 980
 981 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
 982 {
 983         struct mlx5_core_cq *mcq;
 984
 985         mcq = &cq->mcq;
 986         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, cq->wq.cc);
 987 }
 988
 989 extern const struct ethtool_ops mlx5e_ethtool_ops;
 990 #ifdef CONFIG_MLX5_CORE_EN_DCB
 991 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
 992 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
 993 void mlx5e_dcbnl_initialize(struct mlx5e_priv *priv);
 994 void mlx5e_dcbnl_init_app(struct mlx5e_priv *priv);
 995 void mlx5e_dcbnl_delete_app(struct mlx5e_priv *priv);
 996 #endif
 997
 998 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
 999                      struct mlx5e_tir *tir, u32 *in, int inlen);
1000 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
1001                        struct mlx5e_tir *tir);
1002 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
1003 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
1004 int mlx5e_refresh_tirs(struct mlx5e_priv *priv, bool enable_uc_lb);
1005
1006 /* common netdev helpers */
1007 void mlx5e_create_q_counters(struct mlx5e_priv *priv);
1008 void mlx5e_destroy_q_counters(struct mlx5e_priv *priv);
1009 int mlx5e_open_drop_rq(struct mlx5e_priv *priv,
1010                        struct mlx5e_rq *drop_rq);
1011 void mlx5e_close_drop_rq(struct mlx5e_rq *drop_rq);
1012
1013 int mlx5e_create_indirect_rqt(struct mlx5e_priv *priv);
1014
1015 int mlx5e_create_indirect_tirs(struct mlx5e_priv *priv, bool inner_ttc);
1016 void mlx5e_destroy_indirect_tirs(struct mlx5e_priv *priv, bool inner_ttc);
1017
1018 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
1019 void mlx5e_destroy_direct_rqts(struct mlx5e_priv *priv);
1020 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
1021 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
1022 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
1023
1024 int mlx5e_create_tis(struct mlx5_core_dev *mdev, int tc,
1025                      u32 underlay_qpn, u32 *tisn);
1026 void mlx5e_destroy_tis(struct mlx5_core_dev *mdev, u32 tisn);
1027
1028 int mlx5e_create_tises(struct mlx5e_priv *priv);
1029 void mlx5e_update_carrier(struct mlx5e_priv *priv);
1030 int mlx5e_close(struct net_device *netdev);
1031 int mlx5e_open(struct net_device *netdev);
1032 void mlx5e_update_ndo_stats(struct mlx5e_priv *priv);
1033
1034 void mlx5e_queue_update_stats(struct mlx5e_priv *priv);
1035 int mlx5e_bits_invert(unsigned long a, int size);
1036
1037 typedef int (*change_hw_mtu_cb)(struct mlx5e_priv *priv);
1038 int mlx5e_set_dev_port_mtu(struct mlx5e_priv *priv);
1039 int mlx5e_change_mtu(struct net_device *netdev, int new_mtu,
1040                      change_hw_mtu_cb set_mtu_cb);
1041
1042 /* ethtool helpers */
1043 void mlx5e_ethtool_get_drvinfo(struct mlx5e_priv *priv,
1044                                struct ethtool_drvinfo *drvinfo);
1045 void mlx5e_ethtool_get_strings(struct mlx5e_priv *priv,
1046                                uint32_t stringset, uint8_t *data);
1047 int mlx5e_ethtool_get_sset_count(struct mlx5e_priv *priv, int sset);
1048 void mlx5e_ethtool_get_ethtool_stats(struct mlx5e_priv *priv,
1049                                      struct ethtool_stats *stats, u64 *data);
1050 void mlx5e_ethtool_get_ringparam(struct mlx5e_priv *priv,
1051                                  struct ethtool_ringparam *param);
1052 int mlx5e_ethtool_set_ringparam(struct mlx5e_priv *priv,
1053                                 struct ethtool_ringparam *param);
1054 void mlx5e_ethtool_get_channels(struct mlx5e_priv *priv,
1055                                 struct ethtool_channels *ch);
1056 int mlx5e_ethtool_set_channels(struct mlx5e_priv *priv,
1057                                struct ethtool_channels *ch);
1058 int mlx5e_ethtool_get_coalesce(struct mlx5e_priv *priv,
1059                                struct ethtool_coalesce *coal);
1060 int mlx5e_ethtool_set_coalesce(struct mlx5e_priv *priv,
1061                                struct ethtool_coalesce *coal);
1062 int mlx5e_ethtool_get_link_ksettings(struct mlx5e_priv *priv,
1063                                      struct ethtool_link_ksettings *link_ksettings);
1064 int mlx5e_ethtool_set_link_ksettings(struct mlx5e_priv *priv,
1065                                      const struct ethtool_link_ksettings *link_ksettings);
1066 u32 mlx5e_ethtool_get_rxfh_key_size(struct mlx5e_priv *priv);
1067 u32 mlx5e_ethtool_get_rxfh_indir_size(struct mlx5e_priv *priv);
1068 int mlx5e_ethtool_get_ts_info(struct mlx5e_priv *priv,
1069                               struct ethtool_ts_info *info);
1070 int mlx5e_ethtool_flash_device(struct mlx5e_priv *priv,
1071                                struct ethtool_flash *flash);
1072 void mlx5e_ethtool_get_pauseparam(struct mlx5e_priv *priv,
1073                                   struct ethtool_pauseparam *pauseparam);
1074 int mlx5e_ethtool_set_pauseparam(struct mlx5e_priv *priv,
1075                                  struct ethtool_pauseparam *pauseparam);
1076
1077 /* mlx5e generic netdev management API */
1078 int mlx5e_netdev_init(struct net_device *netdev,
1079                       struct mlx5e_priv *priv,
1080                       struct mlx5_core_dev *mdev,
1081                       const struct mlx5e_profile *profile,
1082                       void *ppriv);
1083 void mlx5e_netdev_cleanup(struct net_device *netdev, struct mlx5e_priv *priv);
1084 struct net_device*
1085 mlx5e_create_netdev(struct mlx5_core_dev *mdev, const struct mlx5e_profile *profile,
1086                     int nch, void *ppriv);
1087 int mlx5e_attach_netdev(struct mlx5e_priv *priv);
1088 void mlx5e_detach_netdev(struct mlx5e_priv *priv);
1089 void mlx5e_destroy_netdev(struct mlx5e_priv *priv);
1090 void mlx5e_set_netdev_mtu_boundaries(struct mlx5e_priv *priv);
1091 void mlx5e_build_nic_params(struct mlx5_core_dev *mdev,
1092                             struct mlx5e_rss_params *rss_params,
1093                             struct mlx5e_params *params,
1094                             u16 max_channels, u16 mtu);
1095 void mlx5e_build_rq_params(struct mlx5_core_dev *mdev,
1096                            struct mlx5e_params *params);
1097 void mlx5e_build_rss_params(struct mlx5e_rss_params *rss_params,
1098                             u16 num_channels);
1099 u8 mlx5e_params_calculate_tx_min_inline(struct mlx5_core_dev *mdev);
1100 void mlx5e_rx_dim_work(struct work_struct *work);
1101 void mlx5e_tx_dim_work(struct work_struct *work);
1102
1103 void mlx5e_add_vxlan_port(struct net_device *netdev, struct udp_tunnel_info *ti);
1104 void mlx5e_del_vxlan_port(struct net_device *netdev, struct udp_tunnel_info *ti);
1105 netdev_features_t mlx5e_features_check(struct sk_buff *skb,
1106                                        struct net_device *netdev,
1107                                        netdev_features_t features);
1108 #ifdef CONFIG_MLX5_ESWITCH
1109 int mlx5e_set_vf_mac(struct net_device *dev, int vf, u8 *mac);
1110 int mlx5e_set_vf_rate(struct net_device *dev, int vf, int min_tx_rate, int max_tx_rate);
1111 int mlx5e_get_vf_config(struct net_device *dev, int vf, struct ifla_vf_info *ivi);
1112 int mlx5e_get_vf_stats(struct net_device *dev, int vf, struct ifla_vf_stats *vf_stats);
1113 #endif
1114 #endif /* __MLX5_EN_H__ */