drivers/net/ethernet/mellanox/mlx5/core/en.h

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32 #ifndef __MLX5_EN_H__
  33 #define __MLX5_EN_H__
  34
  35 #include <linux/if_vlan.h>
  36 #include <linux/etherdevice.h>
  37 #include <linux/timecounter.h>
  38 #include <linux/net_tstamp.h>
  39 #include <linux/ptp_clock_kernel.h>
  40 #include <linux/crash_dump.h>
  41 #include <linux/mlx5/driver.h>
  42 #include <linux/mlx5/qp.h>
  43 #include <linux/mlx5/cq.h>
  44 #include <linux/mlx5/port.h>
  45 #include <linux/mlx5/vport.h>
  46 #include <linux/mlx5/transobj.h>
  47 #include <linux/mlx5/fs.h>
  48 #include <linux/rhashtable.h>
  49 #include <net/switchdev.h>
  50 #include <net/xdp.h>
  51 #include <linux/net_dim.h>
  52 #include <linux/bits.h>
  53 #include "wq.h"
  54 #include "mlx5_core.h"
  55 #include "en_stats.h"
  56 #include "en/fs.h"
  57
  58 extern const struct net_device_ops mlx5e_netdev_ops;
  59 struct page_pool;
  60
  61 #define MLX5E_METADATA_ETHER_TYPE (0x8CE4)
  62 #define MLX5E_METADATA_ETHER_LEN 8
  63
  64 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
  65
  66 #define MLX5E_ETH_HARD_MTU (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN)
  67
  68 #define MLX5E_HW2SW_MTU(params, hwmtu) ((hwmtu) - ((params)->hard_mtu))
  69 #define MLX5E_SW2HW_MTU(params, swmtu) ((swmtu) + ((params)->hard_mtu))
  70
  71 #define MLX5E_MAX_PRIORITY      8
  72 #define MLX5E_MAX_DSCP          64
  73 #define MLX5E_MAX_NUM_TC        8
  74
  75 #define MLX5_RX_HEADROOM NET_SKB_PAD
  76 #define MLX5_SKB_FRAG_SZ(len)   (SKB_DATA_ALIGN(len) +  \
  77                                  SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
  78
  79 #define MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev) \
  80         (6 + MLX5_CAP_GEN(mdev, cache_line_128byte)) /* HW restriction */
  81 #define MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, req) \
  82         max_t(u32, MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev), req)
  83 #define MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev)       MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 6)
  84 #define MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 8)
  85 #define MLX5E_MPWQE_STRIDE_SZ(mdev, cqe_cmprs) \
  86         (cqe_cmprs ? MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) : \
  87         MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev))
  88
  89 #define MLX5_MPWRQ_LOG_WQE_SZ                   18
  90 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
  91                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
  92 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
  93
  94 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
  95 #define MLX5E_REQUIRED_WQE_MTTS         (ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
  96 #define MLX5E_LOG_ALIGNED_MPWQE_PPW     (ilog2(MLX5E_REQUIRED_WQE_MTTS))
  97 #define MLX5E_REQUIRED_MTTS(wqes)       (wqes * MLX5E_REQUIRED_WQE_MTTS)
  98 #define MLX5E_MAX_RQ_NUM_MTTS   \
  99         ((1 << 16) * 2) /* So that MLX5_MTT_OCTW(num_mtts) fits into u16 */
 100 #define MLX5E_ORDER2_MAX_PACKET_MTU (order_base_2(10 * 1024))
 101 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW    \
 102                 (ilog2(MLX5E_MAX_RQ_NUM_MTTS / MLX5E_REQUIRED_WQE_MTTS))
 103 #define MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW \
 104         (MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW + \
 105          (MLX5_MPWRQ_LOG_WQE_SZ - MLX5E_ORDER2_MAX_PACKET_MTU))
 106
 107 #define MLX5E_MIN_SKB_FRAG_SZ           (MLX5_SKB_FRAG_SZ(MLX5_RX_HEADROOM))
 108 #define MLX5E_LOG_MAX_RX_WQE_BULK       \
 109         (ilog2(PAGE_SIZE / roundup_pow_of_two(MLX5E_MIN_SKB_FRAG_SZ)))
 110
 111 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
 112 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
 113 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
 114
 115 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE (1 + MLX5E_LOG_MAX_RX_WQE_BULK)
 116 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
 117 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE min_t(u8, 0xd, \
 118                                                MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW)
 119
 120 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x2
 121
 122 #define MLX5E_RX_MAX_HEAD (256)
 123
 124 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
 125 #define MLX5E_DEFAULT_LRO_TIMEOUT                       32
 126 #define MLX5E_LRO_TIMEOUT_ARR_SIZE                      4
 127
 128 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
 129 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
 130 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
 131 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
 132 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC_FROM_CQE 0x10
 133 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
 134 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
 135 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
 136
 137 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
 138 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
 139 #define MLX5E_MIN_NUM_CHANNELS         0x1
 140 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
 141 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
 142 #define MLX5E_TX_CQ_POLL_BUDGET        128
 143 #define MLX5E_SQ_RECOVER_MIN_INTERVAL  500 /* msecs */
 144
 145 #define MLX5E_UMR_WQE_INLINE_SZ \
 146         (sizeof(struct mlx5e_umr_wqe) + \
 147          ALIGN(MLX5_MPWRQ_PAGES_PER_WQE * sizeof(struct mlx5_mtt), \
 148                MLX5_UMR_MTT_ALIGNMENT))
 149 #define MLX5E_UMR_WQEBBS \
 150         (DIV_ROUND_UP(MLX5E_UMR_WQE_INLINE_SZ, MLX5_SEND_WQE_BB))
 151
 152 #define MLX5E_MSG_LEVEL                 NETIF_MSG_LINK
 153
 154 #define mlx5e_dbg(mlevel, priv, format, ...)                    \
 155 do {                                                            \
 156         if (NETIF_MSG_##mlevel & (priv)->msglevel)              \
 157                 netdev_warn(priv->netdev, format,               \
 158                             ##__VA_ARGS__);                     \
 159 } while (0)
 160
 161
 162 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
 163 {
 164         switch (wq_type) {
 165         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 166                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
 167                              wq_size / 2);
 168         default:
 169                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
 170                              wq_size / 2);
 171         }
 172 }
 173
 174 /* Use this function to get max num channels (rxqs/txqs) only to create netdev */
 175 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
 176 {
 177         return is_kdump_kernel() ?
 178                 MLX5E_MIN_NUM_CHANNELS :
 179                 min_t(int, mlx5_comp_vectors_count(mdev), MLX5E_MAX_NUM_CHANNELS);
 180 }
 181
 182 /* Use this function to get max num channels after netdev was created */
 183 static inline int mlx5e_get_netdev_max_channels(struct net_device *netdev)
 184 {
 185         return min_t(unsigned int, netdev->num_rx_queues,
 186                      netdev->num_tx_queues);
 187 }
 188
 189 struct mlx5e_tx_wqe {
 190         struct mlx5_wqe_ctrl_seg ctrl;
 191         struct mlx5_wqe_eth_seg  eth;
 192         struct mlx5_wqe_data_seg data[0];
 193 };
 194
 195 struct mlx5e_rx_wqe_ll {
 196         struct mlx5_wqe_srq_next_seg  next;
 197         struct mlx5_wqe_data_seg      data[0];
 198 };
 199
 200 struct mlx5e_rx_wqe_cyc {
 201         struct mlx5_wqe_data_seg      data[0];
 202 };
 203
 204 struct mlx5e_umr_wqe {
 205         struct mlx5_wqe_ctrl_seg       ctrl;
 206         struct mlx5_wqe_umr_ctrl_seg   uctrl;
 207         struct mlx5_mkey_seg           mkc;
 208         struct mlx5_mtt                inline_mtts[0];
 209 };
 210
 211 extern const char mlx5e_self_tests[][ETH_GSTRING_LEN];
 212
 213 enum mlx5e_priv_flag {
 214         MLX5E_PFLAG_RX_CQE_BASED_MODER,
 215         MLX5E_PFLAG_TX_CQE_BASED_MODER,
 216         MLX5E_PFLAG_RX_CQE_COMPRESS,
 217         MLX5E_PFLAG_RX_STRIDING_RQ,
 218         MLX5E_PFLAG_RX_NO_CSUM_COMPLETE,
 219         MLX5E_PFLAG_XDP_TX_MPWQE,
 220         MLX5E_NUM_PFLAGS, /* Keep last */
 221 };
 222
 223 #define MLX5E_SET_PFLAG(params, pflag, enable)                  \
 224         do {                                                    \
 225                 if (enable)                                     \
 226                         (params)->pflags |= BIT(pflag);         \
 227                 else                                            \
 228                         (params)->pflags &= ~(BIT(pflag));      \
 229         } while (0)
 230
 231 #define MLX5E_GET_PFLAG(params, pflag) (!!((params)->pflags & (BIT(pflag))))
 232
 233 #ifdef CONFIG_MLX5_CORE_EN_DCB
 234 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
 235 #endif
 236
 237 struct mlx5e_params {
 238         u8  log_sq_size;
 239         u8  rq_wq_type;
 240         u8  log_rq_mtu_frames;
 241         u16 num_channels;
 242         u8  num_tc;
 243         bool rx_cqe_compress_def;
 244         struct net_dim_cq_moder rx_cq_moderation;
 245         struct net_dim_cq_moder tx_cq_moderation;
 246         bool lro_en;
 247         u32 lro_wqe_sz;
 248         u8  tx_min_inline_mode;
 249         bool vlan_strip_disable;
 250         bool scatter_fcs_en;
 251         bool rx_dim_enabled;
 252         bool tx_dim_enabled;
 253         u32 lro_timeout;
 254         u32 pflags;
 255         struct bpf_prog *xdp_prog;
 256         unsigned int sw_mtu;
 257         int hard_mtu;
 258 };
 259
 260 #ifdef CONFIG_MLX5_CORE_EN_DCB
 261 struct mlx5e_cee_config {
 262         /* bw pct for priority group */
 263         u8                         pg_bw_pct[CEE_DCBX_MAX_PGS];
 264         u8                         prio_to_pg_map[CEE_DCBX_MAX_PRIO];
 265         bool                       pfc_setting[CEE_DCBX_MAX_PRIO];
 266         bool                       pfc_enable;
 267 };
 268
 269 enum {
 270         MLX5_DCB_CHG_RESET,
 271         MLX5_DCB_NO_CHG,
 272         MLX5_DCB_CHG_NO_RESET,
 273 };
 274
 275 struct mlx5e_dcbx {
 276         enum mlx5_dcbx_oper_mode   mode;
 277         struct mlx5e_cee_config    cee_cfg; /* pending configuration */
 278         u8                         dscp_app_cnt;
 279
 280         /* The only setting that cannot be read from FW */
 281         u8                         tc_tsa[IEEE_8021QAZ_MAX_TCS];
 282         u8                         cap;
 283
 284         /* Buffer configuration */
 285         bool                       manual_buffer;
 286         u32                        cable_len;
 287         u32                        xoff;
 288 };
 289
 290 struct mlx5e_dcbx_dp {
 291         u8                         dscp2prio[MLX5E_MAX_DSCP];
 292         u8                         trust_state;
 293 };
 294 #endif
 295
 296 enum {
 297         MLX5E_RQ_STATE_ENABLED,
 298         MLX5E_RQ_STATE_AM,
 299         MLX5E_RQ_STATE_NO_CSUM_COMPLETE,
 300 };
 301
 302 struct mlx5e_cq {
 303         /* data path - accessed per cqe */
 304         struct mlx5_cqwq           wq;
 305
 306         /* data path - accessed per napi poll */
 307         u16                        event_ctr;
 308         struct napi_struct        *napi;
 309         struct mlx5_core_cq        mcq;
 310         struct mlx5e_channel      *channel;
 311
 312         /* cqe decompression */
 313         struct mlx5_cqe64          title;
 314         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
 315         u8                         mini_arr_idx;
 316         u16                        decmprs_left;
 317         u16                        decmprs_wqe_counter;
 318
 319         /* control */
 320         struct mlx5_core_dev      *mdev;
 321         struct mlx5_wq_ctrl        wq_ctrl;
 322 } ____cacheline_aligned_in_smp;
 323
 324 struct mlx5e_tx_wqe_info {
 325         struct sk_buff *skb;
 326         u32 num_bytes;
 327         u8  num_wqebbs;
 328         u8  num_dma;
 329 };
 330
 331 enum mlx5e_dma_map_type {
 332         MLX5E_DMA_MAP_SINGLE,
 333         MLX5E_DMA_MAP_PAGE
 334 };
 335
 336 struct mlx5e_sq_dma {
 337         dma_addr_t              addr;
 338         u32                     size;
 339         enum mlx5e_dma_map_type type;
 340 };
 341
 342 enum {
 343         MLX5E_SQ_STATE_ENABLED,
 344         MLX5E_SQ_STATE_RECOVERING,
 345         MLX5E_SQ_STATE_IPSEC,
 346         MLX5E_SQ_STATE_AM,
 347         MLX5E_SQ_STATE_TLS,
 348 };
 349
 350 struct mlx5e_sq_wqe_info {
 351         u8  opcode;
 352 };
 353
 354 struct mlx5e_txqsq {
 355         /* data path */
 356
 357         /* dirtied @completion */
 358         u16                        cc;
 359         u32                        dma_fifo_cc;
 360         struct net_dim             dim; /* Adaptive Moderation */
 361
 362         /* dirtied @xmit */
 363         u16                        pc ____cacheline_aligned_in_smp;
 364         u32                        dma_fifo_pc;
 365
 366         struct mlx5e_cq            cq;
 367
 368         /* read only */
 369         struct mlx5_wq_cyc         wq;
 370         u32                        dma_fifo_mask;
 371         struct mlx5e_sq_stats     *stats;
 372         struct {
 373                 struct mlx5e_sq_dma       *dma_fifo;
 374                 struct mlx5e_tx_wqe_info  *wqe_info;
 375         } db;
 376         void __iomem              *uar_map;
 377         struct netdev_queue       *txq;
 378         u32                        sqn;
 379         u8                         min_inline_mode;
 380         struct device             *pdev;
 381         __be32                     mkey_be;
 382         unsigned long              state;
 383         struct hwtstamp_config    *tstamp;
 384         struct mlx5_clock         *clock;
 385
 386         /* control path */
 387         struct mlx5_wq_ctrl        wq_ctrl;
 388         struct mlx5e_channel      *channel;
 389         int                        txq_ix;
 390         u32                        rate_limit;
 391         struct mlx5e_txqsq_recover {
 392                 struct work_struct         recover_work;
 393                 u64                        last_recover;
 394         } recover;
 395 } ____cacheline_aligned_in_smp;
 396
 397 struct mlx5e_dma_info {
 398         struct page     *page;
 399         dma_addr_t      addr;
 400 };
 401
 402 struct mlx5e_xdp_info {
 403         struct xdp_frame      *xdpf;
 404         dma_addr_t            dma_addr;
 405         struct mlx5e_dma_info di;
 406 };
 407
 408 struct mlx5e_xdp_info_fifo {
 409         struct mlx5e_xdp_info *xi;
 410         u32 *cc;
 411         u32 *pc;
 412         u32 mask;
 413 };
 414
 415 struct mlx5e_xdp_wqe_info {
 416         u8 num_wqebbs;
 417         u8 num_ds;
 418 };
 419
 420 struct mlx5e_xdp_mpwqe {
 421         /* Current MPWQE session */
 422         struct mlx5e_tx_wqe *wqe;
 423         u8                   ds_count;
 424         u8                   max_ds_count;
 425 };
 426
 427 struct mlx5e_xdpsq;
 428 typedef bool (*mlx5e_fp_xmit_xdp_frame)(struct mlx5e_xdpsq*,
 429                                         struct mlx5e_xdp_info*);
 430 struct mlx5e_xdpsq {
 431         /* data path */
 432
 433         /* dirtied @completion */
 434         u32                        xdpi_fifo_cc;
 435         u16                        cc;
 436         bool                       redirect_flush;
 437
 438         /* dirtied @xmit */
 439         u32                        xdpi_fifo_pc ____cacheline_aligned_in_smp;
 440         u16                        pc;
 441         struct mlx5_wqe_ctrl_seg   *doorbell_cseg;
 442         struct mlx5e_xdp_mpwqe     mpwqe;
 443
 444         struct mlx5e_cq            cq;
 445
 446         /* read only */
 447         struct mlx5_wq_cyc         wq;
 448         struct mlx5e_xdpsq_stats  *stats;
 449         mlx5e_fp_xmit_xdp_frame    xmit_xdp_frame;
 450         struct {
 451                 struct mlx5e_xdp_wqe_info *wqe_info;
 452                 struct mlx5e_xdp_info_fifo xdpi_fifo;
 453         } db;
 454         void __iomem              *uar_map;
 455         u32                        sqn;
 456         struct device             *pdev;
 457         __be32                     mkey_be;
 458         u8                         min_inline_mode;
 459         unsigned long              state;
 460         unsigned int               hw_mtu;
 461
 462         /* control path */
 463         struct mlx5_wq_ctrl        wq_ctrl;
 464         struct mlx5e_channel      *channel;
 465 } ____cacheline_aligned_in_smp;
 466
 467 struct mlx5e_icosq {
 468         /* data path */
 469
 470         /* dirtied @xmit */
 471         u16                        pc ____cacheline_aligned_in_smp;
 472
 473         struct mlx5e_cq            cq;
 474
 475         /* write@xmit, read@completion */
 476         struct {
 477                 struct mlx5e_sq_wqe_info *ico_wqe;
 478         } db;
 479
 480         /* read only */
 481         struct mlx5_wq_cyc         wq;
 482         void __iomem              *uar_map;
 483         u32                        sqn;
 484         unsigned long              state;
 485
 486         /* control path */
 487         struct mlx5_wq_ctrl        wq_ctrl;
 488         struct mlx5e_channel      *channel;
 489 } ____cacheline_aligned_in_smp;
 490
 491 static inline bool
 492 mlx5e_wqc_has_room_for(struct mlx5_wq_cyc *wq, u16 cc, u16 pc, u16 n)
 493 {
 494         return (mlx5_wq_cyc_ctr2ix(wq, cc - pc) >= n) || (cc == pc);
 495 }
 496
 497 struct mlx5e_wqe_frag_info {
 498         struct mlx5e_dma_info *di;
 499         u32 offset;
 500         bool last_in_page;
 501 };
 502
 503 struct mlx5e_umr_dma_info {
 504         struct mlx5e_dma_info  dma_info[MLX5_MPWRQ_PAGES_PER_WQE];
 505 };
 506
 507 struct mlx5e_mpw_info {
 508         struct mlx5e_umr_dma_info umr;
 509         u16 consumed_strides;
 510         DECLARE_BITMAP(xdp_xmit_bitmap, MLX5_MPWRQ_PAGES_PER_WQE);
 511 };
 512
 513 #define MLX5E_MAX_RX_FRAGS 4
 514
 515 /* a single cache unit is capable to serve one napi call (for non-striding rq)
 516  * or a MPWQE (for striding rq).
 517  */
 518 #define MLX5E_CACHE_UNIT        (MLX5_MPWRQ_PAGES_PER_WQE > NAPI_POLL_WEIGHT ? \
 519                                  MLX5_MPWRQ_PAGES_PER_WQE : NAPI_POLL_WEIGHT)
 520 #define MLX5E_CACHE_SIZE        (4 * roundup_pow_of_two(MLX5E_CACHE_UNIT))
 521 struct mlx5e_page_cache {
 522         u32 head;
 523         u32 tail;
 524         struct mlx5e_dma_info page_cache[MLX5E_CACHE_SIZE];
 525 };
 526
 527 struct mlx5e_rq;
 528 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq*, struct mlx5_cqe64*);
 529 typedef struct sk_buff *
 530 (*mlx5e_fp_skb_from_cqe_mpwrq)(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 531                                u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 532 typedef struct sk_buff *
 533 (*mlx5e_fp_skb_from_cqe)(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe,
 534                          struct mlx5e_wqe_frag_info *wi, u32 cqe_bcnt);
 535 typedef bool (*mlx5e_fp_post_rx_wqes)(struct mlx5e_rq *rq);
 536 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq*, u16);
 537
 538 enum mlx5e_rq_flag {
 539         MLX5E_RQ_FLAG_XDP_XMIT = BIT(0),
 540 };
 541
 542 struct mlx5e_rq_frag_info {
 543         int frag_size;
 544         int frag_stride;
 545 };
 546
 547 struct mlx5e_rq_frags_info {
 548         struct mlx5e_rq_frag_info arr[MLX5E_MAX_RX_FRAGS];
 549         u8 num_frags;
 550         u8 log_num_frags;
 551         u8 wqe_bulk;
 552 };
 553
 554 struct mlx5e_rq {
 555         /* data path */
 556         union {
 557                 struct {
 558                         struct mlx5_wq_cyc          wq;
 559                         struct mlx5e_wqe_frag_info *frags;
 560                         struct mlx5e_dma_info      *di;
 561                         struct mlx5e_rq_frags_info  info;
 562                         mlx5e_fp_skb_from_cqe       skb_from_cqe;
 563                 } wqe;
 564                 struct {
 565                         struct mlx5_wq_ll      wq;
 566                         struct mlx5e_umr_wqe   umr_wqe;
 567                         struct mlx5e_mpw_info *info;
 568                         mlx5e_fp_skb_from_cqe_mpwrq skb_from_cqe_mpwrq;
 569                         u16                    num_strides;
 570                         u8                     log_stride_sz;
 571                         bool                   umr_in_progress;
 572                 } mpwqe;
 573         };
 574         struct {
 575                 u16            headroom;
 576                 u8             map_dir;   /* dma map direction */
 577         } buff;
 578
 579         struct mlx5e_channel  *channel;
 580         struct device         *pdev;
 581         struct net_device     *netdev;
 582         struct mlx5e_rq_stats *stats;
 583         struct mlx5e_cq        cq;
 584         struct mlx5e_page_cache page_cache;
 585         struct hwtstamp_config *tstamp;
 586         struct mlx5_clock      *clock;
 587
 588         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 589         mlx5e_fp_post_rx_wqes  post_wqes;
 590         mlx5e_fp_dealloc_wqe   dealloc_wqe;
 591
 592         unsigned long          state;
 593         int                    ix;
 594         unsigned int           hw_mtu;
 595
 596         struct net_dim         dim; /* Dynamic Interrupt Moderation */
 597
 598         /* XDP */
 599         struct bpf_prog       *xdp_prog;
 600         struct mlx5e_xdpsq     xdpsq;
 601         DECLARE_BITMAP(flags, 8);
 602         struct page_pool      *page_pool;
 603
 604         /* control */
 605         struct mlx5_wq_ctrl    wq_ctrl;
 606         __be32                 mkey_be;
 607         u8                     wq_type;
 608         u32                    rqn;
 609         struct mlx5_core_dev  *mdev;
 610         struct mlx5_core_mkey  umr_mkey;
 611
 612         /* XDP read-mostly */
 613         struct xdp_rxq_info    xdp_rxq;
 614 } ____cacheline_aligned_in_smp;
 615
 616 struct mlx5e_channel {
 617         /* data path */
 618         struct mlx5e_rq            rq;
 619         struct mlx5e_txqsq         sq[MLX5E_MAX_NUM_TC];
 620         struct mlx5e_icosq         icosq;   /* internal control operations */
 621         bool                       xdp;
 622         struct napi_struct         napi;
 623         struct device             *pdev;
 624         struct net_device         *netdev;
 625         __be32                     mkey_be;
 626         u8                         num_tc;
 627
 628         /* XDP_REDIRECT */
 629         struct mlx5e_xdpsq         xdpsq;
 630
 631         /* data path - accessed per napi poll */
 632         struct irq_desc *irq_desc;
 633         struct mlx5e_ch_stats     *stats;
 634
 635         /* control */
 636         struct mlx5e_priv         *priv;
 637         struct mlx5_core_dev      *mdev;
 638         struct hwtstamp_config    *tstamp;
 639         int                        ix;
 640         int                        cpu;
 641 };
 642
 643 struct mlx5e_channels {
 644         struct mlx5e_channel **c;
 645         unsigned int           num;
 646         struct mlx5e_params    params;
 647 };
 648
 649 struct mlx5e_channel_stats {
 650         struct mlx5e_ch_stats ch;
 651         struct mlx5e_sq_stats sq[MLX5E_MAX_NUM_TC];
 652         struct mlx5e_rq_stats rq;
 653         struct mlx5e_xdpsq_stats rq_xdpsq;
 654         struct mlx5e_xdpsq_stats xdpsq;
 655 } ____cacheline_aligned_in_smp;
 656
 657 enum {
 658         MLX5E_STATE_OPENED,
 659         MLX5E_STATE_DESTROYING,
 660 };
 661
 662 struct mlx5e_rqt {
 663         u32              rqtn;
 664         bool             enabled;
 665 };
 666
 667 struct mlx5e_tir {
 668         u32               tirn;
 669         struct mlx5e_rqt  rqt;
 670         struct list_head  list;
 671 };
 672
 673 enum {
 674         MLX5E_TC_PRIO = 0,
 675         MLX5E_NIC_PRIO
 676 };
 677
 678 struct mlx5e_rss_params {
 679         u32     indirection_rqt[MLX5E_INDIR_RQT_SIZE];
 680         u32     rx_hash_fields[MLX5E_NUM_INDIR_TIRS];
 681         u8      toeplitz_hash_key[40];
 682         u8      hfunc;
 683 };
 684
 685 struct mlx5e_priv {
 686         /* priv data path fields - start */
 687         struct mlx5e_txqsq *txq2sq[MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC];
 688         int channel_tc2txq[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
 689 #ifdef CONFIG_MLX5_CORE_EN_DCB
 690         struct mlx5e_dcbx_dp       dcbx_dp;
 691 #endif
 692         /* priv data path fields - end */
 693
 694         u32                        msglevel;
 695         unsigned long              state;
 696         struct mutex               state_lock; /* Protects Interface state */
 697         struct mlx5e_rq            drop_rq;
 698
 699         struct mlx5e_channels      channels;
 700         u32                        tisn[MLX5E_MAX_NUM_TC];
 701         struct mlx5e_rqt           indir_rqt;
 702         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
 703         struct mlx5e_tir           inner_indir_tir[MLX5E_NUM_INDIR_TIRS];
 704         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
 705         struct mlx5e_rss_params    rss_params;
 706         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
 707
 708         struct mlx5e_flow_steering fs;
 709
 710         struct workqueue_struct    *wq;
 711         struct work_struct         update_carrier_work;
 712         struct work_struct         set_rx_mode_work;
 713         struct work_struct         tx_timeout_work;
 714         struct work_struct         update_stats_work;
 715         struct work_struct         monitor_counters_work;
 716         struct mlx5_nb             monitor_counters_nb;
 717
 718         struct mlx5_core_dev      *mdev;
 719         struct net_device         *netdev;
 720         struct mlx5e_stats         stats;
 721         struct mlx5e_channel_stats channel_stats[MLX5E_MAX_NUM_CHANNELS];
 722         u8                         max_opened_tc;
 723         struct hwtstamp_config     tstamp;
 724         u16                        q_counter;
 725         u16                        drop_rq_q_counter;
 726         struct notifier_block      events_nb;
 727
 728 #ifdef CONFIG_MLX5_CORE_EN_DCB
 729         struct mlx5e_dcbx          dcbx;
 730 #endif
 731
 732         const struct mlx5e_profile *profile;
 733         void                      *ppriv;
 734 #ifdef CONFIG_MLX5_EN_IPSEC
 735         struct mlx5e_ipsec        *ipsec;
 736 #endif
 737 #ifdef CONFIG_MLX5_EN_TLS
 738         struct mlx5e_tls          *tls;
 739 #endif
 740 };
 741
 742 struct mlx5e_profile {
 743         int     (*init)(struct mlx5_core_dev *mdev,
 744                         struct net_device *netdev,
 745                         const struct mlx5e_profile *profile, void *ppriv);
 746         void    (*cleanup)(struct mlx5e_priv *priv);
 747         int     (*init_rx)(struct mlx5e_priv *priv);
 748         void    (*cleanup_rx)(struct mlx5e_priv *priv);
 749         int     (*init_tx)(struct mlx5e_priv *priv);
 750         void    (*cleanup_tx)(struct mlx5e_priv *priv);
 751         void    (*enable)(struct mlx5e_priv *priv);
 752         void    (*disable)(struct mlx5e_priv *priv);
 753         void    (*update_stats)(struct mlx5e_priv *priv);
 754         void    (*update_carrier)(struct mlx5e_priv *priv);
 755         struct {
 756                 mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 757                 mlx5e_fp_handle_rx_cqe handle_rx_cqe_mpwqe;
 758         } rx_handlers;
 759         int     max_tc;
 760 };
 761
 762 void mlx5e_build_ptys2ethtool_map(void);
 763
 764 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 765                        struct net_device *sb_dev,
 766                        select_queue_fallback_t fallback);
 767 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
 768 netdev_tx_t mlx5e_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 769                           struct mlx5e_tx_wqe *wqe, u16 pi);
 770
 771 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
 772 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
 773 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
 774 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
 775 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
 776 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq);
 777
 778 bool mlx5e_check_fragmented_striding_rq_cap(struct mlx5_core_dev *mdev);
 779 bool mlx5e_striding_rq_possible(struct mlx5_core_dev *mdev,
 780                                 struct mlx5e_params *params);
 781
 782 void mlx5e_page_dma_unmap(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info);
 783 void mlx5e_page_release(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info,
 784                         bool recycle);
 785 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 786 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 787 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
 788 bool mlx5e_post_rx_mpwqes(struct mlx5e_rq *rq);
 789 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
 790 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
 791 struct sk_buff *
 792 mlx5e_skb_from_cqe_mpwrq_linear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 793                                 u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 794 struct sk_buff *
 795 mlx5e_skb_from_cqe_mpwrq_nonlinear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 796                                    u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 797 struct sk_buff *
 798 mlx5e_skb_from_cqe_linear(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe,
 799                           struct mlx5e_wqe_frag_info *wi, u32 cqe_bcnt);
 800 struct sk_buff *
 801 mlx5e_skb_from_cqe_nonlinear(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe,
 802                              struct mlx5e_wqe_frag_info *wi, u32 cqe_bcnt);
 803
 804 void mlx5e_update_stats(struct mlx5e_priv *priv);
 805 void mlx5e_get_stats(struct net_device *dev, struct rtnl_link_stats64 *stats);
 806
 807 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
 808 int mlx5e_self_test_num(struct mlx5e_priv *priv);
 809 void mlx5e_self_test(struct net_device *ndev, struct ethtool_test *etest,
 810                      u64 *buf);
 811 void mlx5e_set_rx_mode_work(struct work_struct *work);
 812
 813 int mlx5e_hwstamp_set(struct mlx5e_priv *priv, struct ifreq *ifr);
 814 int mlx5e_hwstamp_get(struct mlx5e_priv *priv, struct ifreq *ifr);
 815 int mlx5e_modify_rx_cqe_compression_locked(struct mlx5e_priv *priv, bool val);
 816
 817 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
 818                           u16 vid);
 819 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
 820                            u16 vid);
 821 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
 822
 823 struct mlx5e_redirect_rqt_param {
 824         bool is_rss;
 825         union {
 826                 u32 rqn; /* Direct RQN (Non-RSS) */
 827                 struct {
 828                         u8 hfunc;
 829                         struct mlx5e_channels *channels;
 830                 } rss; /* RSS data */
 831         };
 832 };
 833
 834 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz,
 835                        struct mlx5e_redirect_rqt_param rrp);
 836 void mlx5e_build_indir_tir_ctx_hash(struct mlx5e_rss_params *rss_params,
 837                                     const struct mlx5e_tirc_config *ttconfig,
 838                                     void *tirc, bool inner);
 839 void mlx5e_modify_tirs_hash(struct mlx5e_priv *priv, void *in, int inlen);
 840 struct mlx5e_tirc_config mlx5e_tirc_get_default_config(enum mlx5e_traffic_types tt);
 841
 842 int mlx5e_open_locked(struct net_device *netdev);
 843 int mlx5e_close_locked(struct net_device *netdev);
 844
 845 int mlx5e_open_channels(struct mlx5e_priv *priv,
 846                         struct mlx5e_channels *chs);
 847 void mlx5e_close_channels(struct mlx5e_channels *chs);
 848
 849 /* Function pointer to be used to modify WH settings while
 850  * switching channels
 851  */
 852 typedef int (*mlx5e_fp_hw_modify)(struct mlx5e_priv *priv);
 853 void mlx5e_switch_priv_channels(struct mlx5e_priv *priv,
 854                                 struct mlx5e_channels *new_chs,
 855                                 mlx5e_fp_hw_modify hw_modify);
 856 void mlx5e_activate_priv_channels(struct mlx5e_priv *priv);
 857 void mlx5e_deactivate_priv_channels(struct mlx5e_priv *priv);
 858
 859 void mlx5e_build_default_indir_rqt(u32 *indirection_rqt, int len,
 860                                    int num_channels);
 861 void mlx5e_set_tx_cq_mode_params(struct mlx5e_params *params,
 862                                  u8 cq_period_mode);
 863 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
 864                                  u8 cq_period_mode);
 865 void mlx5e_set_rq_type(struct mlx5_core_dev *mdev, struct mlx5e_params *params);
 866 void mlx5e_init_rq_type_params(struct mlx5_core_dev *mdev,
 867                                struct mlx5e_params *params);
 868
 869 static inline bool mlx5e_tunnel_inner_ft_supported(struct mlx5_core_dev *mdev)
 870 {
 871         return (MLX5_CAP_ETH(mdev, tunnel_stateless_gre) &&
 872                 MLX5_CAP_FLOWTABLE_NIC_RX(mdev, ft_field_support.inner_ip_version));
 873 }
 874
 875 static inline void mlx5e_sq_fetch_wqe(struct mlx5e_txqsq *sq,
 876                                       struct mlx5e_tx_wqe **wqe,
 877                                       u16 *pi)
 878 {
 879         struct mlx5_wq_cyc *wq = &sq->wq;
 880
 881         *pi  = mlx5_wq_cyc_ctr2ix(wq, sq->pc);
 882         *wqe = mlx5_wq_cyc_get_wqe(wq, *pi);
 883         memset(*wqe, 0, sizeof(**wqe));
 884 }
 885
 886 static inline
 887 struct mlx5e_tx_wqe *mlx5e_post_nop(struct mlx5_wq_cyc *wq, u32 sqn, u16 *pc)
 888 {
 889         u16                         pi   = mlx5_wq_cyc_ctr2ix(wq, *pc);
 890         struct mlx5e_tx_wqe        *wqe  = mlx5_wq_cyc_get_wqe(wq, pi);
 891         struct mlx5_wqe_ctrl_seg   *cseg = &wqe->ctrl;
 892
 893         memset(cseg, 0, sizeof(*cseg));
 894
 895         cseg->opmod_idx_opcode = cpu_to_be32((*pc << 8) | MLX5_OPCODE_NOP);
 896         cseg->qpn_ds           = cpu_to_be32((sqn << 8) | 0x01);
 897
 898         (*pc)++;
 899
 900         return wqe;
 901 }
 902
 903 static inline
 904 void mlx5e_notify_hw(struct mlx5_wq_cyc *wq, u16 pc,
 905                      void __iomem *uar_map,
 906                      struct mlx5_wqe_ctrl_seg *ctrl)
 907 {
 908         ctrl->fm_ce_se = MLX5_WQE_CTRL_CQ_UPDATE;
 909         /* ensure wqe is visible to device before updating doorbell record */
 910         dma_wmb();
 911
 912         *wq->db = cpu_to_be32(pc);
 913
 914         /* ensure doorbell record is visible to device before ringing the
 915          * doorbell
 916          */
 917         wmb();
 918
 919         mlx5_write64((__be32 *)ctrl, uar_map, NULL);
 920 }
 921
 922 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
 923 {
 924         struct mlx5_core_cq *mcq;
 925
 926         mcq = &cq->mcq;
 927         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, cq->wq.cc);
 928 }
 929
 930 extern const struct ethtool_ops mlx5e_ethtool_ops;
 931 #ifdef CONFIG_MLX5_CORE_EN_DCB
 932 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
 933 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
 934 void mlx5e_dcbnl_initialize(struct mlx5e_priv *priv);
 935 void mlx5e_dcbnl_init_app(struct mlx5e_priv *priv);
 936 void mlx5e_dcbnl_delete_app(struct mlx5e_priv *priv);
 937 #endif
 938
 939 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
 940                      struct mlx5e_tir *tir, u32 *in, int inlen);
 941 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
 942                        struct mlx5e_tir *tir);
 943 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
 944 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
 945 int mlx5e_refresh_tirs(struct mlx5e_priv *priv, bool enable_uc_lb);
 946
 947 /* common netdev helpers */
 948 void mlx5e_create_q_counters(struct mlx5e_priv *priv);
 949 void mlx5e_destroy_q_counters(struct mlx5e_priv *priv);
 950 int mlx5e_open_drop_rq(struct mlx5e_priv *priv,
 951                        struct mlx5e_rq *drop_rq);
 952 void mlx5e_close_drop_rq(struct mlx5e_rq *drop_rq);
 953
 954 int mlx5e_create_indirect_rqt(struct mlx5e_priv *priv);
 955
 956 int mlx5e_create_indirect_tirs(struct mlx5e_priv *priv, bool inner_ttc);
 957 void mlx5e_destroy_indirect_tirs(struct mlx5e_priv *priv, bool inner_ttc);
 958
 959 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
 960 void mlx5e_destroy_direct_rqts(struct mlx5e_priv *priv);
 961 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
 962 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
 963 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
 964
 965 int mlx5e_create_tis(struct mlx5_core_dev *mdev, int tc,
 966                      u32 underlay_qpn, u32 *tisn);
 967 void mlx5e_destroy_tis(struct mlx5_core_dev *mdev, u32 tisn);
 968
 969 int mlx5e_create_tises(struct mlx5e_priv *priv);
 970 void mlx5e_update_carrier(struct mlx5e_priv *priv);
 971 int mlx5e_close(struct net_device *netdev);
 972 int mlx5e_open(struct net_device *netdev);
 973 void mlx5e_update_ndo_stats(struct mlx5e_priv *priv);
 974
 975 void mlx5e_queue_update_stats(struct mlx5e_priv *priv);
 976 int mlx5e_bits_invert(unsigned long a, int size);
 977
 978 typedef int (*change_hw_mtu_cb)(struct mlx5e_priv *priv);
 979 int mlx5e_set_dev_port_mtu(struct mlx5e_priv *priv);
 980 int mlx5e_change_mtu(struct net_device *netdev, int new_mtu,
 981                      change_hw_mtu_cb set_mtu_cb);
 982
 983 /* ethtool helpers */
 984 void mlx5e_ethtool_get_drvinfo(struct mlx5e_priv *priv,
 985                                struct ethtool_drvinfo *drvinfo);
 986 void mlx5e_ethtool_get_strings(struct mlx5e_priv *priv,
 987                                uint32_t stringset, uint8_t *data);
 988 int mlx5e_ethtool_get_sset_count(struct mlx5e_priv *priv, int sset);
 989 void mlx5e_ethtool_get_ethtool_stats(struct mlx5e_priv *priv,
 990                                      struct ethtool_stats *stats, u64 *data);
 991 void mlx5e_ethtool_get_ringparam(struct mlx5e_priv *priv,
 992                                  struct ethtool_ringparam *param);
 993 int mlx5e_ethtool_set_ringparam(struct mlx5e_priv *priv,
 994                                 struct ethtool_ringparam *param);
 995 void mlx5e_ethtool_get_channels(struct mlx5e_priv *priv,
 996                                 struct ethtool_channels *ch);
 997 int mlx5e_ethtool_set_channels(struct mlx5e_priv *priv,
 998                                struct ethtool_channels *ch);
 999 int mlx5e_ethtool_get_coalesce(struct mlx5e_priv *priv,
1000                                struct ethtool_coalesce *coal);
1001 int mlx5e_ethtool_set_coalesce(struct mlx5e_priv *priv,
1002                                struct ethtool_coalesce *coal);
1003 int mlx5e_ethtool_get_link_ksettings(struct mlx5e_priv *priv,
1004                                      struct ethtool_link_ksettings *link_ksettings);
1005 int mlx5e_ethtool_set_link_ksettings(struct mlx5e_priv *priv,
1006                                      const struct ethtool_link_ksettings *link_ksettings);
1007 u32 mlx5e_ethtool_get_rxfh_key_size(struct mlx5e_priv *priv);
1008 u32 mlx5e_ethtool_get_rxfh_indir_size(struct mlx5e_priv *priv);
1009 int mlx5e_ethtool_get_ts_info(struct mlx5e_priv *priv,
1010                               struct ethtool_ts_info *info);
1011 int mlx5e_ethtool_flash_device(struct mlx5e_priv *priv,
1012                                struct ethtool_flash *flash);
1013 void mlx5e_ethtool_get_pauseparam(struct mlx5e_priv *priv,
1014                                   struct ethtool_pauseparam *pauseparam);
1015 int mlx5e_ethtool_set_pauseparam(struct mlx5e_priv *priv,
1016                                  struct ethtool_pauseparam *pauseparam);
1017
1018 /* mlx5e generic netdev management API */
1019 int mlx5e_netdev_init(struct net_device *netdev,
1020                       struct mlx5e_priv *priv,
1021                       struct mlx5_core_dev *mdev,
1022                       const struct mlx5e_profile *profile,
1023                       void *ppriv);
1024 void mlx5e_netdev_cleanup(struct net_device *netdev, struct mlx5e_priv *priv);
1025 struct net_device*
1026 mlx5e_create_netdev(struct mlx5_core_dev *mdev, const struct mlx5e_profile *profile,
1027                     int nch, void *ppriv);
1028 int mlx5e_attach_netdev(struct mlx5e_priv *priv);
1029 void mlx5e_detach_netdev(struct mlx5e_priv *priv);
1030 void mlx5e_destroy_netdev(struct mlx5e_priv *priv);
1031 void mlx5e_build_nic_params(struct mlx5_core_dev *mdev,
1032                             struct mlx5e_rss_params *rss_params,
1033                             struct mlx5e_params *params,
1034                             u16 max_channels, u16 mtu);
1035 void mlx5e_build_rq_params(struct mlx5_core_dev *mdev,
1036                            struct mlx5e_params *params);
1037 void mlx5e_build_rss_params(struct mlx5e_rss_params *rss_params,
1038                             u16 num_channels);
1039 u8 mlx5e_params_calculate_tx_min_inline(struct mlx5_core_dev *mdev);
1040 void mlx5e_rx_dim_work(struct work_struct *work);
1041 void mlx5e_tx_dim_work(struct work_struct *work);
1042
1043 void mlx5e_add_vxlan_port(struct net_device *netdev, struct udp_tunnel_info *ti);
1044 void mlx5e_del_vxlan_port(struct net_device *netdev, struct udp_tunnel_info *ti);
1045 netdev_features_t mlx5e_features_check(struct sk_buff *skb,
1046                                        struct net_device *netdev,
1047                                        netdev_features_t features);
1048 #ifdef CONFIG_MLX5_ESWITCH
1049 int mlx5e_set_vf_mac(struct net_device *dev, int vf, u8 *mac);
1050 int mlx5e_set_vf_rate(struct net_device *dev, int vf, int min_tx_rate, int max_tx_rate);
1051 int mlx5e_get_vf_config(struct net_device *dev, int vf, struct ifla_vf_info *ivi);
1052 int mlx5e_get_vf_stats(struct net_device *dev, int vf, struct ifla_vf_stats *vf_stats);
1053 #endif
1054 #endif /* __MLX5_EN_H__ */