drivers/net/ethernet/mellanox/mlx5/core/en_tx.c

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #include <linux/tcp.h>
  34 #include <linux/if_vlan.h>
  35 #include <net/geneve.h>
  36 #include <net/dsfield.h>
  37 #include "en.h"
  38 #include "ipoib/ipoib.h"
  39 #include "en_accel/en_accel.h"
  40 #include "lib/clock.h"
  41
  42 #define MLX5E_SQ_NOPS_ROOM  MLX5_SEND_WQE_MAX_WQEBBS
  43
  44 #ifndef CONFIG_MLX5_EN_TLS
  45 #define MLX5E_SQ_STOP_ROOM (MLX5_SEND_WQE_MAX_WQEBBS +\
  46                             MLX5E_SQ_NOPS_ROOM)
  47 #else
  48 /* TLS offload requires MLX5E_SQ_STOP_ROOM to have
  49  * enough room for a resync SKB, a normal SKB and a NOP
  50  */
  51 #define MLX5E_SQ_STOP_ROOM (2 * MLX5_SEND_WQE_MAX_WQEBBS +\
  52                             MLX5E_SQ_NOPS_ROOM)
  53 #endif
  54
  55 static inline void mlx5e_tx_dma_unmap(struct device *pdev,
  56                                       struct mlx5e_sq_dma *dma)
  57 {
  58         switch (dma->type) {
  59         case MLX5E_DMA_MAP_SINGLE:
  60                 dma_unmap_single(pdev, dma->addr, dma->size, DMA_TO_DEVICE);
  61                 break;
  62         case MLX5E_DMA_MAP_PAGE:
  63                 dma_unmap_page(pdev, dma->addr, dma->size, DMA_TO_DEVICE);
  64                 break;
  65         default:
  66                 WARN_ONCE(true, "mlx5e_tx_dma_unmap unknown DMA type!\n");
  67         }
  68 }
  69
  70 static inline struct mlx5e_sq_dma *mlx5e_dma_get(struct mlx5e_txqsq *sq, u32 i)
  71 {
  72         return &sq->db.dma_fifo[i & sq->dma_fifo_mask];
  73 }
  74
  75 static inline void mlx5e_dma_push(struct mlx5e_txqsq *sq,
  76                                   dma_addr_t addr,
  77                                   u32 size,
  78                                   enum mlx5e_dma_map_type map_type)
  79 {
  80         struct mlx5e_sq_dma *dma = mlx5e_dma_get(sq, sq->dma_fifo_pc++);
  81
  82         dma->addr = addr;
  83         dma->size = size;
  84         dma->type = map_type;
  85 }
  86
  87 static void mlx5e_dma_unmap_wqe_err(struct mlx5e_txqsq *sq, u8 num_dma)
  88 {
  89         int i;
  90
  91         for (i = 0; i < num_dma; i++) {
  92                 struct mlx5e_sq_dma *last_pushed_dma =
  93                         mlx5e_dma_get(sq, --sq->dma_fifo_pc);
  94
  95                 mlx5e_tx_dma_unmap(sq->pdev, last_pushed_dma);
  96         }
  97 }
  98
  99 #ifdef CONFIG_MLX5_CORE_EN_DCB
 100 static inline int mlx5e_get_dscp_up(struct mlx5e_priv *priv, struct sk_buff *skb)
 101 {
 102         int dscp_cp = 0;
 103
 104         if (skb->protocol == htons(ETH_P_IP))
 105                 dscp_cp = ipv4_get_dsfield(ip_hdr(skb)) >> 2;
 106         else if (skb->protocol == htons(ETH_P_IPV6))
 107                 dscp_cp = ipv6_get_dsfield(ipv6_hdr(skb)) >> 2;
 108
 109         return priv->dcbx_dp.dscp2prio[dscp_cp];
 110 }
 111 #endif
 112
 113 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 114                        struct net_device *sb_dev)
 115 {
 116         int txq_ix = netdev_pick_tx(dev, skb, NULL);
 117         struct mlx5e_priv *priv = netdev_priv(dev);
 118         u16 num_channels;
 119         int up = 0;
 120
 121         if (!netdev_get_num_tc(dev))
 122                 return txq_ix;
 123
 124 #ifdef CONFIG_MLX5_CORE_EN_DCB
 125         if (priv->dcbx_dp.trust_state == MLX5_QPTS_TRUST_DSCP)
 126                 up = mlx5e_get_dscp_up(priv, skb);
 127         else
 128 #endif
 129                 if (skb_vlan_tag_present(skb))
 130                         up = skb_vlan_tag_get_prio(skb);
 131
 132         /* txq_ix can be larger than num_channels since
 133          * dev->num_real_tx_queues = num_channels * num_tc
 134          */
 135         num_channels = priv->channels.params.num_channels;
 136         if (txq_ix >= num_channels)
 137                 txq_ix = priv->txq2sq[txq_ix]->ch_ix;
 138
 139         return priv->channel_tc2txq[txq_ix][up];
 140 }
 141
 142 static inline int mlx5e_skb_l2_header_offset(struct sk_buff *skb)
 143 {
 144 #define MLX5E_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
 145
 146         return max(skb_network_offset(skb), MLX5E_MIN_INLINE);
 147 }
 148
 149 static inline int mlx5e_skb_l3_header_offset(struct sk_buff *skb)
 150 {
 151         if (skb_transport_header_was_set(skb))
 152                 return skb_transport_offset(skb);
 153         else
 154                 return mlx5e_skb_l2_header_offset(skb);
 155 }
 156
 157 static inline u16 mlx5e_calc_min_inline(enum mlx5_inline_modes mode,
 158                                         struct sk_buff *skb)
 159 {
 160         u16 hlen;
 161
 162         switch (mode) {
 163         case MLX5_INLINE_MODE_NONE:
 164                 return 0;
 165         case MLX5_INLINE_MODE_TCP_UDP:
 166                 hlen = eth_get_headlen(skb->dev, skb->data, skb_headlen(skb));
 167                 if (hlen == ETH_HLEN && !skb_vlan_tag_present(skb))
 168                         hlen += VLAN_HLEN;
 169                 break;
 170         case MLX5_INLINE_MODE_IP:
 171                 hlen = mlx5e_skb_l3_header_offset(skb);
 172                 break;
 173         case MLX5_INLINE_MODE_L2:
 174         default:
 175                 hlen = mlx5e_skb_l2_header_offset(skb);
 176         }
 177         return min_t(u16, hlen, skb_headlen(skb));
 178 }
 179
 180 static inline void mlx5e_insert_vlan(void *start, struct sk_buff *skb, u16 ihs)
 181 {
 182         struct vlan_ethhdr *vhdr = (struct vlan_ethhdr *)start;
 183         int cpy1_sz = 2 * ETH_ALEN;
 184         int cpy2_sz = ihs - cpy1_sz;
 185
 186         memcpy(vhdr, skb->data, cpy1_sz);
 187         vhdr->h_vlan_proto = skb->vlan_proto;
 188         vhdr->h_vlan_TCI = cpu_to_be16(skb_vlan_tag_get(skb));
 189         memcpy(&vhdr->h_vlan_encapsulated_proto, skb->data + cpy1_sz, cpy2_sz);
 190 }
 191
 192 static inline void
 193 mlx5e_txwqe_build_eseg_csum(struct mlx5e_txqsq *sq, struct sk_buff *skb, struct mlx5_wqe_eth_seg *eseg)
 194 {
 195         if (likely(skb->ip_summed == CHECKSUM_PARTIAL)) {
 196                 eseg->cs_flags = MLX5_ETH_WQE_L3_CSUM;
 197                 if (skb->encapsulation) {
 198                         eseg->cs_flags |= MLX5_ETH_WQE_L3_INNER_CSUM |
 199                                           MLX5_ETH_WQE_L4_INNER_CSUM;
 200                         sq->stats->csum_partial_inner++;
 201                 } else {
 202                         eseg->cs_flags |= MLX5_ETH_WQE_L4_CSUM;
 203                         sq->stats->csum_partial++;
 204                 }
 205         } else
 206                 sq->stats->csum_none++;
 207 }
 208
 209 static inline u16
 210 mlx5e_tx_get_gso_ihs(struct mlx5e_txqsq *sq, struct sk_buff *skb)
 211 {
 212         struct mlx5e_sq_stats *stats = sq->stats;
 213         u16 ihs;
 214
 215         if (skb->encapsulation) {
 216                 ihs = skb_inner_transport_offset(skb) + inner_tcp_hdrlen(skb);
 217                 stats->tso_inner_packets++;
 218                 stats->tso_inner_bytes += skb->len - ihs;
 219         } else {
 220                 if (skb_shinfo(skb)->gso_type & SKB_GSO_UDP_L4)
 221                         ihs = skb_transport_offset(skb) + sizeof(struct udphdr);
 222                 else
 223                         ihs = skb_transport_offset(skb) + tcp_hdrlen(skb);
 224                 stats->tso_packets++;
 225                 stats->tso_bytes += skb->len - ihs;
 226         }
 227
 228         return ihs;
 229 }
 230
 231 static inline int
 232 mlx5e_txwqe_build_dsegs(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 233                         unsigned char *skb_data, u16 headlen,
 234                         struct mlx5_wqe_data_seg *dseg)
 235 {
 236         dma_addr_t dma_addr = 0;
 237         u8 num_dma          = 0;
 238         int i;
 239
 240         if (headlen) {
 241                 dma_addr = dma_map_single(sq->pdev, skb_data, headlen,
 242                                           DMA_TO_DEVICE);
 243                 if (unlikely(dma_mapping_error(sq->pdev, dma_addr)))
 244                         goto dma_unmap_wqe_err;
 245
 246                 dseg->addr       = cpu_to_be64(dma_addr);
 247                 dseg->lkey       = sq->mkey_be;
 248                 dseg->byte_count = cpu_to_be32(headlen);
 249
 250                 mlx5e_dma_push(sq, dma_addr, headlen, MLX5E_DMA_MAP_SINGLE);
 251                 num_dma++;
 252                 dseg++;
 253         }
 254
 255         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
 256                 struct skb_frag_struct *frag = &skb_shinfo(skb)->frags[i];
 257                 int fsz = skb_frag_size(frag);
 258
 259                 dma_addr = skb_frag_dma_map(sq->pdev, frag, 0, fsz,
 260                                             DMA_TO_DEVICE);
 261                 if (unlikely(dma_mapping_error(sq->pdev, dma_addr)))
 262                         goto dma_unmap_wqe_err;
 263
 264                 dseg->addr       = cpu_to_be64(dma_addr);
 265                 dseg->lkey       = sq->mkey_be;
 266                 dseg->byte_count = cpu_to_be32(fsz);
 267
 268                 mlx5e_dma_push(sq, dma_addr, fsz, MLX5E_DMA_MAP_PAGE);
 269                 num_dma++;
 270                 dseg++;
 271         }
 272
 273         return num_dma;
 274
 275 dma_unmap_wqe_err:
 276         mlx5e_dma_unmap_wqe_err(sq, num_dma);
 277         return -ENOMEM;
 278 }
 279
 280 static inline void mlx5e_fill_sq_frag_edge(struct mlx5e_txqsq *sq,
 281                                            struct mlx5_wq_cyc *wq,
 282                                            u16 pi, u16 nnops)
 283 {
 284         struct mlx5e_tx_wqe_info *edge_wi, *wi = &sq->db.wqe_info[pi];
 285
 286         edge_wi = wi + nnops;
 287
 288         /* fill sq frag edge with nops to avoid wqe wrapping two pages */
 289         for (; wi < edge_wi; wi++) {
 290                 wi->skb        = NULL;
 291                 wi->num_wqebbs = 1;
 292                 mlx5e_post_nop(wq, sq->sqn, &sq->pc);
 293         }
 294         sq->stats->nop += nnops;
 295 }
 296
 297 static inline void
 298 mlx5e_txwqe_complete(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 299                      u8 opcode, u16 ds_cnt, u8 num_wqebbs, u32 num_bytes, u8 num_dma,
 300                      struct mlx5e_tx_wqe_info *wi, struct mlx5_wqe_ctrl_seg *cseg,
 301                      bool xmit_more)
 302 {
 303         struct mlx5_wq_cyc *wq = &sq->wq;
 304
 305         wi->num_bytes = num_bytes;
 306         wi->num_dma = num_dma;
 307         wi->num_wqebbs = num_wqebbs;
 308         wi->skb = skb;
 309
 310         cseg->opmod_idx_opcode = cpu_to_be32((sq->pc << 8) | opcode);
 311         cseg->qpn_ds           = cpu_to_be32((sq->sqn << 8) | ds_cnt);
 312
 313         netdev_tx_sent_queue(sq->txq, num_bytes);
 314
 315         if (unlikely(skb_shinfo(skb)->tx_flags & SKBTX_HW_TSTAMP))
 316                 skb_shinfo(skb)->tx_flags |= SKBTX_IN_PROGRESS;
 317
 318         sq->pc += wi->num_wqebbs;
 319         if (unlikely(!mlx5e_wqc_has_room_for(wq, sq->cc, sq->pc, MLX5E_SQ_STOP_ROOM))) {
 320                 netif_tx_stop_queue(sq->txq);
 321                 sq->stats->stopped++;
 322         }
 323
 324         if (!xmit_more || netif_xmit_stopped(sq->txq))
 325                 mlx5e_notify_hw(wq, sq->pc, sq->uar_map, cseg);
 326 }
 327
 328 #define INL_HDR_START_SZ (sizeof(((struct mlx5_wqe_eth_seg *)NULL)->inline_hdr.start))
 329
 330 netdev_tx_t mlx5e_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 331                           struct mlx5e_tx_wqe *wqe, u16 pi, bool xmit_more)
 332 {
 333         struct mlx5_wq_cyc *wq = &sq->wq;
 334         struct mlx5_wqe_ctrl_seg *cseg;
 335         struct mlx5_wqe_eth_seg  *eseg;
 336         struct mlx5_wqe_data_seg *dseg;
 337         struct mlx5e_tx_wqe_info *wi;
 338
 339         struct mlx5e_sq_stats *stats = sq->stats;
 340         u16 headlen, ihs, contig_wqebbs_room;
 341         u16 ds_cnt, ds_cnt_inl = 0;
 342         u8 num_wqebbs, opcode;
 343         u32 num_bytes;
 344         int num_dma;
 345         __be16 mss;
 346
 347         /* Calc ihs and ds cnt, no writes to wqe yet */
 348         ds_cnt = sizeof(*wqe) / MLX5_SEND_WQE_DS;
 349         if (skb_is_gso(skb)) {
 350                 opcode    = MLX5_OPCODE_LSO;
 351                 mss       = cpu_to_be16(skb_shinfo(skb)->gso_size);
 352                 ihs       = mlx5e_tx_get_gso_ihs(sq, skb);
 353                 num_bytes = skb->len + (skb_shinfo(skb)->gso_segs - 1) * ihs;
 354                 stats->packets += skb_shinfo(skb)->gso_segs;
 355         } else {
 356                 opcode    = MLX5_OPCODE_SEND;
 357                 mss       = 0;
 358                 ihs       = mlx5e_calc_min_inline(sq->min_inline_mode, skb);
 359                 num_bytes = max_t(unsigned int, skb->len, ETH_ZLEN);
 360                 stats->packets++;
 361         }
 362
 363         stats->bytes     += num_bytes;
 364         stats->xmit_more += xmit_more;
 365
 366         headlen = skb->len - ihs - skb->data_len;
 367         ds_cnt += !!headlen;
 368         ds_cnt += skb_shinfo(skb)->nr_frags;
 369
 370         if (ihs) {
 371                 ihs += !!skb_vlan_tag_present(skb) * VLAN_HLEN;
 372
 373                 ds_cnt_inl = DIV_ROUND_UP(ihs - INL_HDR_START_SZ, MLX5_SEND_WQE_DS);
 374                 ds_cnt += ds_cnt_inl;
 375         }
 376
 377         num_wqebbs = DIV_ROUND_UP(ds_cnt, MLX5_SEND_WQEBB_NUM_DS);
 378         contig_wqebbs_room = mlx5_wq_cyc_get_contig_wqebbs(wq, pi);
 379         if (unlikely(contig_wqebbs_room < num_wqebbs)) {
 380 #ifdef CONFIG_MLX5_EN_IPSEC
 381                 struct mlx5_wqe_eth_seg cur_eth = wqe->eth;
 382 #endif
 383                 mlx5e_fill_sq_frag_edge(sq, wq, pi, contig_wqebbs_room);
 384                 mlx5e_sq_fetch_wqe(sq, &wqe, &pi);
 385 #ifdef CONFIG_MLX5_EN_IPSEC
 386                 wqe->eth = cur_eth;
 387 #endif
 388         }
 389
 390         /* fill wqe */
 391         wi   = &sq->db.wqe_info[pi];
 392         cseg = &wqe->ctrl;
 393         eseg = &wqe->eth;
 394         dseg =  wqe->data;
 395
 396 #if IS_ENABLED(CONFIG_GENEVE)
 397         if (skb->encapsulation)
 398                 mlx5e_tx_tunnel_accel(skb, eseg);
 399 #endif
 400         mlx5e_txwqe_build_eseg_csum(sq, skb, eseg);
 401
 402         eseg->mss = mss;
 403
 404         if (ihs) {
 405                 eseg->inline_hdr.sz = cpu_to_be16(ihs);
 406                 if (skb_vlan_tag_present(skb)) {
 407                         ihs -= VLAN_HLEN;
 408                         mlx5e_insert_vlan(eseg->inline_hdr.start, skb, ihs);
 409                         stats->added_vlan_packets++;
 410                 } else {
 411                         memcpy(eseg->inline_hdr.start, skb->data, ihs);
 412                 }
 413                 dseg += ds_cnt_inl;
 414         } else if (skb_vlan_tag_present(skb)) {
 415                 eseg->insert.type = cpu_to_be16(MLX5_ETH_WQE_INSERT_VLAN);
 416                 if (skb->vlan_proto == cpu_to_be16(ETH_P_8021AD))
 417                         eseg->insert.type |= cpu_to_be16(MLX5_ETH_WQE_SVLAN);
 418                 eseg->insert.vlan_tci = cpu_to_be16(skb_vlan_tag_get(skb));
 419                 stats->added_vlan_packets++;
 420         }
 421
 422         num_dma = mlx5e_txwqe_build_dsegs(sq, skb, skb->data + ihs, headlen, dseg);
 423         if (unlikely(num_dma < 0))
 424                 goto err_drop;
 425
 426         mlx5e_txwqe_complete(sq, skb, opcode, ds_cnt, num_wqebbs, num_bytes,
 427                              num_dma, wi, cseg, xmit_more);
 428
 429         return NETDEV_TX_OK;
 430
 431 err_drop:
 432         stats->dropped++;
 433         dev_kfree_skb_any(skb);
 434
 435         return NETDEV_TX_OK;
 436 }
 437
 438 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev)
 439 {
 440         struct mlx5e_priv *priv = netdev_priv(dev);
 441         struct mlx5e_tx_wqe *wqe;
 442         struct mlx5e_txqsq *sq;
 443         u16 pi;
 444
 445         sq = priv->txq2sq[skb_get_queue_mapping(skb)];
 446         mlx5e_sq_fetch_wqe(sq, &wqe, &pi);
 447
 448         /* might send skbs and update wqe and pi */
 449         skb = mlx5e_accel_handle_tx(skb, sq, dev, &wqe, &pi);
 450         if (unlikely(!skb))
 451                 return NETDEV_TX_OK;
 452
 453         return mlx5e_sq_xmit(sq, skb, wqe, pi, netdev_xmit_more());
 454 }
 455
 456 static void mlx5e_dump_error_cqe(struct mlx5e_txqsq *sq,
 457                                  struct mlx5_err_cqe *err_cqe)
 458 {
 459         u32 ci = mlx5_cqwq_get_ci(&sq->cq.wq);
 460
 461         netdev_err(sq->channel->netdev,
 462                    "Error cqe on cqn 0x%x, ci 0x%x, sqn 0x%x, opcode 0x%x, syndrome 0x%x, vendor syndrome 0x%x\n",
 463                    sq->cq.mcq.cqn, ci, sq->sqn,
 464                    get_cqe_opcode((struct mlx5_cqe64 *)err_cqe),
 465                    err_cqe->syndrome, err_cqe->vendor_err_synd);
 466         mlx5_dump_err_cqe(sq->cq.mdev, err_cqe);
 467 }
 468
 469 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget)
 470 {
 471         struct mlx5e_sq_stats *stats;
 472         struct mlx5e_txqsq *sq;
 473         struct mlx5_cqe64 *cqe;
 474         u32 dma_fifo_cc;
 475         u32 nbytes;
 476         u16 npkts;
 477         u16 sqcc;
 478         int i;
 479
 480         sq = container_of(cq, struct mlx5e_txqsq, cq);
 481
 482         if (unlikely(!test_bit(MLX5E_SQ_STATE_ENABLED, &sq->state)))
 483                 return false;
 484
 485         cqe = mlx5_cqwq_get_cqe(&cq->wq);
 486         if (!cqe)
 487                 return false;
 488
 489         stats = sq->stats;
 490
 491         npkts = 0;
 492         nbytes = 0;
 493
 494         /* sq->cc must be updated only after mlx5_cqwq_update_db_record(),
 495          * otherwise a cq overrun may occur
 496          */
 497         sqcc = sq->cc;
 498
 499         /* avoid dirtying sq cache line every cqe */
 500         dma_fifo_cc = sq->dma_fifo_cc;
 501
 502         i = 0;
 503         do {
 504                 u16 wqe_counter;
 505                 bool last_wqe;
 506
 507                 mlx5_cqwq_pop(&cq->wq);
 508
 509                 wqe_counter = be16_to_cpu(cqe->wqe_counter);
 510
 511                 if (unlikely(get_cqe_opcode(cqe) == MLX5_CQE_REQ_ERR)) {
 512                         if (!test_and_set_bit(MLX5E_SQ_STATE_RECOVERING,
 513                                               &sq->state)) {
 514                                 mlx5e_dump_error_cqe(sq,
 515                                                      (struct mlx5_err_cqe *)cqe);
 516                                 queue_work(cq->channel->priv->wq,
 517                                            &sq->recover_work);
 518                         }
 519                         stats->cqe_err++;
 520                 }
 521
 522                 do {
 523                         struct mlx5e_tx_wqe_info *wi;
 524                         struct sk_buff *skb;
 525                         u16 ci;
 526                         int j;
 527
 528                         last_wqe = (sqcc == wqe_counter);
 529
 530                         ci = mlx5_wq_cyc_ctr2ix(&sq->wq, sqcc);
 531                         wi = &sq->db.wqe_info[ci];
 532                         skb = wi->skb;
 533
 534                         if (unlikely(!skb)) { /* nop */
 535                                 sqcc++;
 536                                 continue;
 537                         }
 538
 539                         if (unlikely(skb_shinfo(skb)->tx_flags &
 540                                      SKBTX_HW_TSTAMP)) {
 541                                 struct skb_shared_hwtstamps hwts = {};
 542
 543                                 hwts.hwtstamp =
 544                                         mlx5_timecounter_cyc2time(sq->clock,
 545                                                                   get_cqe_ts(cqe));
 546                                 skb_tstamp_tx(skb, &hwts);
 547                         }
 548
 549                         for (j = 0; j < wi->num_dma; j++) {
 550                                 struct mlx5e_sq_dma *dma =
 551                                         mlx5e_dma_get(sq, dma_fifo_cc++);
 552
 553                                 mlx5e_tx_dma_unmap(sq->pdev, dma);
 554                         }
 555
 556                         npkts++;
 557                         nbytes += wi->num_bytes;
 558                         sqcc += wi->num_wqebbs;
 559                         napi_consume_skb(skb, napi_budget);
 560                 } while (!last_wqe);
 561
 562         } while ((++i < MLX5E_TX_CQ_POLL_BUDGET) && (cqe = mlx5_cqwq_get_cqe(&cq->wq)));
 563
 564         stats->cqes += i;
 565
 566         mlx5_cqwq_update_db_record(&cq->wq);
 567
 568         /* ensure cq space is freed before enabling more cqes */
 569         wmb();
 570
 571         sq->dma_fifo_cc = dma_fifo_cc;
 572         sq->cc = sqcc;
 573
 574         netdev_tx_completed_queue(sq->txq, npkts, nbytes);
 575
 576         if (netif_tx_queue_stopped(sq->txq) &&
 577             mlx5e_wqc_has_room_for(&sq->wq, sq->cc, sq->pc,
 578                                    MLX5E_SQ_STOP_ROOM) &&
 579             !test_bit(MLX5E_SQ_STATE_RECOVERING, &sq->state)) {
 580                 netif_tx_wake_queue(sq->txq);
 581                 stats->wake++;
 582         }
 583
 584         return (i == MLX5E_TX_CQ_POLL_BUDGET);
 585 }
 586
 587 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq)
 588 {
 589         struct mlx5e_tx_wqe_info *wi;
 590         struct sk_buff *skb;
 591         u16 ci;
 592         int i;
 593
 594         while (sq->cc != sq->pc) {
 595                 ci = mlx5_wq_cyc_ctr2ix(&sq->wq, sq->cc);
 596                 wi = &sq->db.wqe_info[ci];
 597                 skb = wi->skb;
 598
 599                 if (!skb) { /* nop */
 600                         sq->cc++;
 601                         continue;
 602                 }
 603
 604                 for (i = 0; i < wi->num_dma; i++) {
 605                         struct mlx5e_sq_dma *dma =
 606                                 mlx5e_dma_get(sq, sq->dma_fifo_cc++);
 607
 608                         mlx5e_tx_dma_unmap(sq->pdev, dma);
 609                 }
 610
 611                 dev_kfree_skb_any(skb);
 612                 sq->cc += wi->num_wqebbs;
 613         }
 614 }
 615
 616 #ifdef CONFIG_MLX5_CORE_IPOIB
 617 static inline void
 618 mlx5i_txwqe_build_datagram(struct mlx5_av *av, u32 dqpn, u32 dqkey,
 619                            struct mlx5_wqe_datagram_seg *dseg)
 620 {
 621         memcpy(&dseg->av, av, sizeof(struct mlx5_av));
 622         dseg->av.dqp_dct = cpu_to_be32(dqpn | MLX5_EXTENDED_UD_AV);
 623         dseg->av.key.qkey.qkey = cpu_to_be32(dqkey);
 624 }
 625
 626 netdev_tx_t mlx5i_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 627                           struct mlx5_av *av, u32 dqpn, u32 dqkey,
 628                           bool xmit_more)
 629 {
 630         struct mlx5_wq_cyc *wq = &sq->wq;
 631         struct mlx5i_tx_wqe *wqe;
 632
 633         struct mlx5_wqe_datagram_seg *datagram;
 634         struct mlx5_wqe_ctrl_seg *cseg;
 635         struct mlx5_wqe_eth_seg  *eseg;
 636         struct mlx5_wqe_data_seg *dseg;
 637         struct mlx5e_tx_wqe_info *wi;
 638
 639         struct mlx5e_sq_stats *stats = sq->stats;
 640         u16 headlen, ihs, pi, contig_wqebbs_room;
 641         u16 ds_cnt, ds_cnt_inl = 0;
 642         u8 num_wqebbs, opcode;
 643         u32 num_bytes;
 644         int num_dma;
 645         __be16 mss;
 646
 647         /* Calc ihs and ds cnt, no writes to wqe yet */
 648         ds_cnt = sizeof(*wqe) / MLX5_SEND_WQE_DS;
 649         if (skb_is_gso(skb)) {
 650                 opcode    = MLX5_OPCODE_LSO;
 651                 mss       = cpu_to_be16(skb_shinfo(skb)->gso_size);
 652                 ihs       = mlx5e_tx_get_gso_ihs(sq, skb);
 653                 num_bytes = skb->len + (skb_shinfo(skb)->gso_segs - 1) * ihs;
 654                 stats->packets += skb_shinfo(skb)->gso_segs;
 655         } else {
 656                 opcode    = MLX5_OPCODE_SEND;
 657                 mss       = 0;
 658                 ihs       = mlx5e_calc_min_inline(sq->min_inline_mode, skb);
 659                 num_bytes = max_t(unsigned int, skb->len, ETH_ZLEN);
 660                 stats->packets++;
 661         }
 662
 663         stats->bytes     += num_bytes;
 664         stats->xmit_more += xmit_more;
 665
 666         headlen = skb->len - ihs - skb->data_len;
 667         ds_cnt += !!headlen;
 668         ds_cnt += skb_shinfo(skb)->nr_frags;
 669
 670         if (ihs) {
 671                 ds_cnt_inl = DIV_ROUND_UP(ihs - INL_HDR_START_SZ, MLX5_SEND_WQE_DS);
 672                 ds_cnt += ds_cnt_inl;
 673         }
 674
 675         num_wqebbs = DIV_ROUND_UP(ds_cnt, MLX5_SEND_WQEBB_NUM_DS);
 676         pi = mlx5_wq_cyc_ctr2ix(wq, sq->pc);
 677         contig_wqebbs_room = mlx5_wq_cyc_get_contig_wqebbs(wq, pi);
 678         if (unlikely(contig_wqebbs_room < num_wqebbs)) {
 679                 mlx5e_fill_sq_frag_edge(sq, wq, pi, contig_wqebbs_room);
 680                 pi = mlx5_wq_cyc_ctr2ix(wq, sq->pc);
 681         }
 682
 683         mlx5i_sq_fetch_wqe(sq, &wqe, pi);
 684
 685         /* fill wqe */
 686         wi       = &sq->db.wqe_info[pi];
 687         cseg     = &wqe->ctrl;
 688         datagram = &wqe->datagram;
 689         eseg     = &wqe->eth;
 690         dseg     =  wqe->data;
 691
 692         mlx5i_txwqe_build_datagram(av, dqpn, dqkey, datagram);
 693
 694         mlx5e_txwqe_build_eseg_csum(sq, skb, eseg);
 695
 696         eseg->mss = mss;
 697
 698         if (ihs) {
 699                 memcpy(eseg->inline_hdr.start, skb->data, ihs);
 700                 eseg->inline_hdr.sz = cpu_to_be16(ihs);
 701                 dseg += ds_cnt_inl;
 702         }
 703
 704         num_dma = mlx5e_txwqe_build_dsegs(sq, skb, skb->data + ihs, headlen, dseg);
 705         if (unlikely(num_dma < 0))
 706                 goto err_drop;
 707
 708         mlx5e_txwqe_complete(sq, skb, opcode, ds_cnt, num_wqebbs, num_bytes,
 709                              num_dma, wi, cseg, xmit_more);
 710
 711         return NETDEV_TX_OK;
 712
 713 err_drop:
 714         stats->dropped++;
 715         dev_kfree_skb_any(skb);
 716
 717         return NETDEV_TX_OK;
 718 }
 719 #endif