drivers/net/ethernet/mscc/ocelot.h

   1 /* SPDX-License-Identifier: (GPL-2.0 OR MIT) */
   2 /*
   3  * Microsemi Ocelot Switch driver
   4  *
   5  * Copyright (c) 2017 Microsemi Corporation
   6  */
   7
   8 #ifndef _MSCC_OCELOT_H_
   9 #define _MSCC_OCELOT_H_
  10
  11 #include <linux/bitops.h>
  12 #include <linux/etherdevice.h>
  13 #include <linux/if_vlan.h>
  14 #include <linux/net_tstamp.h>
  15 #include <linux/phy.h>
  16 #include <linux/phy/phy.h>
  17 #include <linux/platform_device.h>
  18 #include <linux/ptp_clock_kernel.h>
  19 #include <linux/regmap.h>
  20
  21 #include "ocelot_ana.h"
  22 #include "ocelot_dev.h"
  23 #include "ocelot_qsys.h"
  24 #include "ocelot_rew.h"
  25 #include "ocelot_sys.h"
  26 #include "ocelot_qs.h"
  27 #include "ocelot_tc.h"
  28 #include "ocelot_ptp.h"
  29
  30 #define PGID_AGGR    64
  31 #define PGID_SRC     80
  32
  33 /* Reserved PGIDs */
  34 #define PGID_CPU     (PGID_AGGR - 5)
  35 #define PGID_UC      (PGID_AGGR - 4)
  36 #define PGID_MC      (PGID_AGGR - 3)
  37 #define PGID_MCIPV4  (PGID_AGGR - 2)
  38 #define PGID_MCIPV6  (PGID_AGGR - 1)
  39
  40 #define OCELOT_BUFFER_CELL_SZ 60
  41
  42 #define OCELOT_STATS_CHECK_DELAY (2 * HZ)
  43
  44 #define OCELOT_PTP_QUEUE_SZ     128
  45
  46 struct frame_info {
  47         u32 len;
  48         u16 port;
  49         u16 vid;
  50         u8 tag_type;
  51         u16 rew_op;
  52         u32 timestamp;  /* rew_val */
  53 };
  54
  55 #define IFH_INJ_BYPASS  BIT(31)
  56 #define IFH_INJ_POP_CNT_DISABLE (3 << 28)
  57
  58 #define IFH_TAG_TYPE_C 0
  59 #define IFH_TAG_TYPE_S 1
  60
  61 #define IFH_REW_OP_NOOP                 0x0
  62 #define IFH_REW_OP_DSCP                 0x1
  63 #define IFH_REW_OP_ONE_STEP_PTP         0x2
  64 #define IFH_REW_OP_TWO_STEP_PTP         0x3
  65 #define IFH_REW_OP_ORIGIN_PTP           0x5
  66
  67 #define OCELOT_TAG_LEN                  16
  68 #define OCELOT_SHORT_PREFIX_LEN         4
  69 #define OCELOT_LONG_PREFIX_LEN          16
  70
  71 #define OCELOT_SPEED_2500 0
  72 #define OCELOT_SPEED_1000 1
  73 #define OCELOT_SPEED_100  2
  74 #define OCELOT_SPEED_10   3
  75
  76 #define TARGET_OFFSET 24
  77 #define REG_MASK GENMASK(TARGET_OFFSET - 1, 0)
  78 #define REG(reg, offset) [reg & REG_MASK] = offset
  79
  80 enum ocelot_target {
  81         ANA = 1,
  82         QS,
  83         QSYS,
  84         REW,
  85         SYS,
  86         S2,
  87         HSIO,
  88         PTP,
  89         TARGET_MAX,
  90 };
  91
  92 enum ocelot_reg {
  93         ANA_ADVLEARN = ANA << TARGET_OFFSET,
  94         ANA_VLANMASK,
  95         ANA_PORT_B_DOMAIN,
  96         ANA_ANAGEFIL,
  97         ANA_ANEVENTS,
  98         ANA_STORMLIMIT_BURST,
  99         ANA_STORMLIMIT_CFG,
 100         ANA_ISOLATED_PORTS,
 101         ANA_COMMUNITY_PORTS,
 102         ANA_AUTOAGE,
 103         ANA_MACTOPTIONS,
 104         ANA_LEARNDISC,
 105         ANA_AGENCTRL,
 106         ANA_MIRRORPORTS,
 107         ANA_EMIRRORPORTS,
 108         ANA_FLOODING,
 109         ANA_FLOODING_IPMC,
 110         ANA_SFLOW_CFG,
 111         ANA_PORT_MODE,
 112         ANA_CUT_THRU_CFG,
 113         ANA_PGID_PGID,
 114         ANA_TABLES_ANMOVED,
 115         ANA_TABLES_MACHDATA,
 116         ANA_TABLES_MACLDATA,
 117         ANA_TABLES_STREAMDATA,
 118         ANA_TABLES_MACACCESS,
 119         ANA_TABLES_MACTINDX,
 120         ANA_TABLES_VLANACCESS,
 121         ANA_TABLES_VLANTIDX,
 122         ANA_TABLES_ISDXACCESS,
 123         ANA_TABLES_ISDXTIDX,
 124         ANA_TABLES_ENTRYLIM,
 125         ANA_TABLES_PTP_ID_HIGH,
 126         ANA_TABLES_PTP_ID_LOW,
 127         ANA_TABLES_STREAMACCESS,
 128         ANA_TABLES_STREAMTIDX,
 129         ANA_TABLES_SEQ_HISTORY,
 130         ANA_TABLES_SEQ_MASK,
 131         ANA_TABLES_SFID_MASK,
 132         ANA_TABLES_SFIDACCESS,
 133         ANA_TABLES_SFIDTIDX,
 134         ANA_MSTI_STATE,
 135         ANA_OAM_UPM_LM_CNT,
 136         ANA_SG_ACCESS_CTRL,
 137         ANA_SG_CONFIG_REG_1,
 138         ANA_SG_CONFIG_REG_2,
 139         ANA_SG_CONFIG_REG_3,
 140         ANA_SG_CONFIG_REG_4,
 141         ANA_SG_CONFIG_REG_5,
 142         ANA_SG_GCL_GS_CONFIG,
 143         ANA_SG_GCL_TI_CONFIG,
 144         ANA_SG_STATUS_REG_1,
 145         ANA_SG_STATUS_REG_2,
 146         ANA_SG_STATUS_REG_3,
 147         ANA_PORT_VLAN_CFG,
 148         ANA_PORT_DROP_CFG,
 149         ANA_PORT_QOS_CFG,
 150         ANA_PORT_VCAP_CFG,
 151         ANA_PORT_VCAP_S1_KEY_CFG,
 152         ANA_PORT_VCAP_S2_CFG,
 153         ANA_PORT_PCP_DEI_MAP,
 154         ANA_PORT_CPU_FWD_CFG,
 155         ANA_PORT_CPU_FWD_BPDU_CFG,
 156         ANA_PORT_CPU_FWD_GARP_CFG,
 157         ANA_PORT_CPU_FWD_CCM_CFG,
 158         ANA_PORT_PORT_CFG,
 159         ANA_PORT_POL_CFG,
 160         ANA_PORT_PTP_CFG,
 161         ANA_PORT_PTP_DLY1_CFG,
 162         ANA_PORT_PTP_DLY2_CFG,
 163         ANA_PORT_SFID_CFG,
 164         ANA_PFC_PFC_CFG,
 165         ANA_PFC_PFC_TIMER,
 166         ANA_IPT_OAM_MEP_CFG,
 167         ANA_IPT_IPT,
 168         ANA_PPT_PPT,
 169         ANA_FID_MAP_FID_MAP,
 170         ANA_AGGR_CFG,
 171         ANA_CPUQ_CFG,
 172         ANA_CPUQ_CFG2,
 173         ANA_CPUQ_8021_CFG,
 174         ANA_DSCP_CFG,
 175         ANA_DSCP_REWR_CFG,
 176         ANA_VCAP_RNG_TYPE_CFG,
 177         ANA_VCAP_RNG_VAL_CFG,
 178         ANA_VRAP_CFG,
 179         ANA_VRAP_HDR_DATA,
 180         ANA_VRAP_HDR_MASK,
 181         ANA_DISCARD_CFG,
 182         ANA_FID_CFG,
 183         ANA_POL_PIR_CFG,
 184         ANA_POL_CIR_CFG,
 185         ANA_POL_MODE_CFG,
 186         ANA_POL_PIR_STATE,
 187         ANA_POL_CIR_STATE,
 188         ANA_POL_STATE,
 189         ANA_POL_FLOWC,
 190         ANA_POL_HYST,
 191         ANA_POL_MISC_CFG,
 192         QS_XTR_GRP_CFG = QS << TARGET_OFFSET,
 193         QS_XTR_RD,
 194         QS_XTR_FRM_PRUNING,
 195         QS_XTR_FLUSH,
 196         QS_XTR_DATA_PRESENT,
 197         QS_XTR_CFG,
 198         QS_INJ_GRP_CFG,
 199         QS_INJ_WR,
 200         QS_INJ_CTRL,
 201         QS_INJ_STATUS,
 202         QS_INJ_ERR,
 203         QS_INH_DBG,
 204         QSYS_PORT_MODE = QSYS << TARGET_OFFSET,
 205         QSYS_SWITCH_PORT_MODE,
 206         QSYS_STAT_CNT_CFG,
 207         QSYS_EEE_CFG,
 208         QSYS_EEE_THRES,
 209         QSYS_IGR_NO_SHARING,
 210         QSYS_EGR_NO_SHARING,
 211         QSYS_SW_STATUS,
 212         QSYS_EXT_CPU_CFG,
 213         QSYS_PAD_CFG,
 214         QSYS_CPU_GROUP_MAP,
 215         QSYS_QMAP,
 216         QSYS_ISDX_SGRP,
 217         QSYS_TIMED_FRAME_ENTRY,
 218         QSYS_TFRM_MISC,
 219         QSYS_TFRM_PORT_DLY,
 220         QSYS_TFRM_TIMER_CFG_1,
 221         QSYS_TFRM_TIMER_CFG_2,
 222         QSYS_TFRM_TIMER_CFG_3,
 223         QSYS_TFRM_TIMER_CFG_4,
 224         QSYS_TFRM_TIMER_CFG_5,
 225         QSYS_TFRM_TIMER_CFG_6,
 226         QSYS_TFRM_TIMER_CFG_7,
 227         QSYS_TFRM_TIMER_CFG_8,
 228         QSYS_RED_PROFILE,
 229         QSYS_RES_QOS_MODE,
 230         QSYS_RES_CFG,
 231         QSYS_RES_STAT,
 232         QSYS_EGR_DROP_MODE,
 233         QSYS_EQ_CTRL,
 234         QSYS_EVENTS_CORE,
 235         QSYS_QMAXSDU_CFG_0,
 236         QSYS_QMAXSDU_CFG_1,
 237         QSYS_QMAXSDU_CFG_2,
 238         QSYS_QMAXSDU_CFG_3,
 239         QSYS_QMAXSDU_CFG_4,
 240         QSYS_QMAXSDU_CFG_5,
 241         QSYS_QMAXSDU_CFG_6,
 242         QSYS_QMAXSDU_CFG_7,
 243         QSYS_PREEMPTION_CFG,
 244         QSYS_CIR_CFG,
 245         QSYS_EIR_CFG,
 246         QSYS_SE_CFG,
 247         QSYS_SE_DWRR_CFG,
 248         QSYS_SE_CONNECT,
 249         QSYS_SE_DLB_SENSE,
 250         QSYS_CIR_STATE,
 251         QSYS_EIR_STATE,
 252         QSYS_SE_STATE,
 253         QSYS_HSCH_MISC_CFG,
 254         QSYS_TAG_CONFIG,
 255         QSYS_TAS_PARAM_CFG_CTRL,
 256         QSYS_PORT_MAX_SDU,
 257         QSYS_PARAM_CFG_REG_1,
 258         QSYS_PARAM_CFG_REG_2,
 259         QSYS_PARAM_CFG_REG_3,
 260         QSYS_PARAM_CFG_REG_4,
 261         QSYS_PARAM_CFG_REG_5,
 262         QSYS_GCL_CFG_REG_1,
 263         QSYS_GCL_CFG_REG_2,
 264         QSYS_PARAM_STATUS_REG_1,
 265         QSYS_PARAM_STATUS_REG_2,
 266         QSYS_PARAM_STATUS_REG_3,
 267         QSYS_PARAM_STATUS_REG_4,
 268         QSYS_PARAM_STATUS_REG_5,
 269         QSYS_PARAM_STATUS_REG_6,
 270         QSYS_PARAM_STATUS_REG_7,
 271         QSYS_PARAM_STATUS_REG_8,
 272         QSYS_PARAM_STATUS_REG_9,
 273         QSYS_GCL_STATUS_REG_1,
 274         QSYS_GCL_STATUS_REG_2,
 275         REW_PORT_VLAN_CFG = REW << TARGET_OFFSET,
 276         REW_TAG_CFG,
 277         REW_PORT_CFG,
 278         REW_DSCP_CFG,
 279         REW_PCP_DEI_QOS_MAP_CFG,
 280         REW_PTP_CFG,
 281         REW_PTP_DLY1_CFG,
 282         REW_RED_TAG_CFG,
 283         REW_DSCP_REMAP_DP1_CFG,
 284         REW_DSCP_REMAP_CFG,
 285         REW_STAT_CFG,
 286         REW_REW_STICKY,
 287         REW_PPT,
 288         SYS_COUNT_RX_OCTETS = SYS << TARGET_OFFSET,
 289         SYS_COUNT_RX_UNICAST,
 290         SYS_COUNT_RX_MULTICAST,
 291         SYS_COUNT_RX_BROADCAST,
 292         SYS_COUNT_RX_SHORTS,
 293         SYS_COUNT_RX_FRAGMENTS,
 294         SYS_COUNT_RX_JABBERS,
 295         SYS_COUNT_RX_CRC_ALIGN_ERRS,
 296         SYS_COUNT_RX_SYM_ERRS,
 297         SYS_COUNT_RX_64,
 298         SYS_COUNT_RX_65_127,
 299         SYS_COUNT_RX_128_255,
 300         SYS_COUNT_RX_256_1023,
 301         SYS_COUNT_RX_1024_1526,
 302         SYS_COUNT_RX_1527_MAX,
 303         SYS_COUNT_RX_PAUSE,
 304         SYS_COUNT_RX_CONTROL,
 305         SYS_COUNT_RX_LONGS,
 306         SYS_COUNT_RX_CLASSIFIED_DROPS,
 307         SYS_COUNT_TX_OCTETS,
 308         SYS_COUNT_TX_UNICAST,
 309         SYS_COUNT_TX_MULTICAST,
 310         SYS_COUNT_TX_BROADCAST,
 311         SYS_COUNT_TX_COLLISION,
 312         SYS_COUNT_TX_DROPS,
 313         SYS_COUNT_TX_PAUSE,
 314         SYS_COUNT_TX_64,
 315         SYS_COUNT_TX_65_127,
 316         SYS_COUNT_TX_128_511,
 317         SYS_COUNT_TX_512_1023,
 318         SYS_COUNT_TX_1024_1526,
 319         SYS_COUNT_TX_1527_MAX,
 320         SYS_COUNT_TX_AGING,
 321         SYS_RESET_CFG,
 322         SYS_SR_ETYPE_CFG,
 323         SYS_VLAN_ETYPE_CFG,
 324         SYS_PORT_MODE,
 325         SYS_FRONT_PORT_MODE,
 326         SYS_FRM_AGING,
 327         SYS_STAT_CFG,
 328         SYS_SW_STATUS,
 329         SYS_MISC_CFG,
 330         SYS_REW_MAC_HIGH_CFG,
 331         SYS_REW_MAC_LOW_CFG,
 332         SYS_TIMESTAMP_OFFSET,
 333         SYS_CMID,
 334         SYS_PAUSE_CFG,
 335         SYS_PAUSE_TOT_CFG,
 336         SYS_ATOP,
 337         SYS_ATOP_TOT_CFG,
 338         SYS_MAC_FC_CFG,
 339         SYS_MMGT,
 340         SYS_MMGT_FAST,
 341         SYS_EVENTS_DIF,
 342         SYS_EVENTS_CORE,
 343         SYS_CNT,
 344         SYS_PTP_STATUS,
 345         SYS_PTP_TXSTAMP,
 346         SYS_PTP_NXT,
 347         SYS_PTP_CFG,
 348         SYS_RAM_INIT,
 349         SYS_CM_ADDR,
 350         SYS_CM_DATA_WR,
 351         SYS_CM_DATA_RD,
 352         SYS_CM_OP,
 353         SYS_CM_DATA,
 354         S2_CORE_UPDATE_CTRL = S2 << TARGET_OFFSET,
 355         S2_CORE_MV_CFG,
 356         S2_CACHE_ENTRY_DAT,
 357         S2_CACHE_MASK_DAT,
 358         S2_CACHE_ACTION_DAT,
 359         S2_CACHE_CNT_DAT,
 360         S2_CACHE_TG_DAT,
 361         PTP_PIN_CFG = PTP << TARGET_OFFSET,
 362         PTP_PIN_TOD_SEC_MSB,
 363         PTP_PIN_TOD_SEC_LSB,
 364         PTP_PIN_TOD_NSEC,
 365         PTP_CFG_MISC,
 366         PTP_CLK_CFG_ADJ_CFG,
 367         PTP_CLK_CFG_ADJ_FREQ,
 368 };
 369
 370 enum ocelot_regfield {
 371         ANA_ADVLEARN_VLAN_CHK,
 372         ANA_ADVLEARN_LEARN_MIRROR,
 373         ANA_ANEVENTS_FLOOD_DISCARD,
 374         ANA_ANEVENTS_MSTI_DROP,
 375         ANA_ANEVENTS_ACLKILL,
 376         ANA_ANEVENTS_ACLUSED,
 377         ANA_ANEVENTS_AUTOAGE,
 378         ANA_ANEVENTS_VS2TTL1,
 379         ANA_ANEVENTS_STORM_DROP,
 380         ANA_ANEVENTS_LEARN_DROP,
 381         ANA_ANEVENTS_AGED_ENTRY,
 382         ANA_ANEVENTS_CPU_LEARN_FAILED,
 383         ANA_ANEVENTS_AUTO_LEARN_FAILED,
 384         ANA_ANEVENTS_LEARN_REMOVE,
 385         ANA_ANEVENTS_AUTO_LEARNED,
 386         ANA_ANEVENTS_AUTO_MOVED,
 387         ANA_ANEVENTS_DROPPED,
 388         ANA_ANEVENTS_CLASSIFIED_DROP,
 389         ANA_ANEVENTS_CLASSIFIED_COPY,
 390         ANA_ANEVENTS_VLAN_DISCARD,
 391         ANA_ANEVENTS_FWD_DISCARD,
 392         ANA_ANEVENTS_MULTICAST_FLOOD,
 393         ANA_ANEVENTS_UNICAST_FLOOD,
 394         ANA_ANEVENTS_DEST_KNOWN,
 395         ANA_ANEVENTS_BUCKET3_MATCH,
 396         ANA_ANEVENTS_BUCKET2_MATCH,
 397         ANA_ANEVENTS_BUCKET1_MATCH,
 398         ANA_ANEVENTS_BUCKET0_MATCH,
 399         ANA_ANEVENTS_CPU_OPERATION,
 400         ANA_ANEVENTS_DMAC_LOOKUP,
 401         ANA_ANEVENTS_SMAC_LOOKUP,
 402         ANA_ANEVENTS_SEQ_GEN_ERR_0,
 403         ANA_ANEVENTS_SEQ_GEN_ERR_1,
 404         ANA_TABLES_MACACCESS_B_DOM,
 405         ANA_TABLES_MACTINDX_BUCKET,
 406         ANA_TABLES_MACTINDX_M_INDEX,
 407         QSYS_TIMED_FRAME_ENTRY_TFRM_VLD,
 408         QSYS_TIMED_FRAME_ENTRY_TFRM_FP,
 409         QSYS_TIMED_FRAME_ENTRY_TFRM_PORTNO,
 410         QSYS_TIMED_FRAME_ENTRY_TFRM_TM_SEL,
 411         QSYS_TIMED_FRAME_ENTRY_TFRM_TM_T,
 412         SYS_RESET_CFG_CORE_ENA,
 413         SYS_RESET_CFG_MEM_ENA,
 414         SYS_RESET_CFG_MEM_INIT,
 415         REGFIELD_MAX
 416 };
 417
 418 enum ocelot_clk_pins {
 419         ALT_PPS_PIN     = 1,
 420         EXT_CLK_PIN,
 421         ALT_LDST_PIN,
 422         TOD_ACC_PIN
 423 };
 424
 425 struct ocelot_multicast {
 426         struct list_head list;
 427         unsigned char addr[ETH_ALEN];
 428         u16 vid;
 429         u16 ports;
 430 };
 431
 432 enum ocelot_tag_prefix {
 433         OCELOT_TAG_PREFIX_DISABLED      = 0,
 434         OCELOT_TAG_PREFIX_NONE,
 435         OCELOT_TAG_PREFIX_SHORT,
 436         OCELOT_TAG_PREFIX_LONG,
 437 };
 438
 439 struct ocelot_port;
 440 struct ocelot;
 441
 442 struct ocelot_stat_layout {
 443         u32 offset;
 444         char name[ETH_GSTRING_LEN];
 445 };
 446
 447 struct ocelot_ops {
 448         void (*pcs_init)(struct ocelot *ocelot, int port);
 449 };
 450
 451 struct ocelot {
 452         const struct ocelot_ops *ops;
 453         struct device *dev;
 454
 455         struct regmap *targets[TARGET_MAX];
 456         struct regmap_field *regfields[REGFIELD_MAX];
 457         const u32 *const *map;
 458         const struct ocelot_stat_layout *stats_layout;
 459         unsigned int num_stats;
 460
 461         u8 base_mac[ETH_ALEN];
 462
 463         struct net_device *hw_bridge_dev;
 464         u16 bridge_mask;
 465         u16 bridge_fwd_mask;
 466
 467         struct workqueue_struct *ocelot_owq;
 468
 469         int shared_queue_sz;
 470
 471         u8 num_phys_ports;
 472         u8 num_cpu_ports;
 473         u8 cpu;
 474         struct ocelot_port **ports;
 475
 476         u32 *lags;
 477
 478         /* Keep track of the vlan port masks */
 479         u32 vlan_mask[VLAN_N_VID];
 480
 481         struct list_head multicast;
 482
 483         /* Workqueue to check statistics for overflow with its lock */
 484         struct mutex stats_lock;
 485         u64 *stats;
 486         struct delayed_work stats_work;
 487         struct workqueue_struct *stats_queue;
 488
 489         u8 ptp:1;
 490         struct ptp_clock *ptp_clock;
 491         struct ptp_clock_info ptp_info;
 492         struct hwtstamp_config hwtstamp_config;
 493         struct mutex ptp_lock; /* Protects the PTP interface state */
 494         spinlock_t ptp_clock_lock; /* Protects the PTP clock */
 495 };
 496
 497 struct ocelot_port {
 498         struct ocelot *ocelot;
 499
 500         void __iomem *regs;
 501
 502         /* Ingress default VLAN (pvid) */
 503         u16 pvid;
 504
 505         /* Egress default VLAN (vid) */
 506         u16 vid;
 507
 508         u8 ptp_cmd;
 509         struct list_head skbs;
 510         u8 ts_id;
 511 };
 512
 513 struct ocelot_port_private {
 514         struct ocelot_port port;
 515         struct net_device *dev;
 516         struct phy_device *phy;
 517         u8 chip_port;
 518
 519         u8 vlan_aware;
 520
 521         phy_interface_t phy_mode;
 522         struct phy *serdes;
 523
 524         struct ocelot_port_tc tc;
 525 };
 526
 527 struct ocelot_skb {
 528         struct list_head head;
 529         struct sk_buff *skb;
 530         u8 id;
 531 };
 532
 533 u32 __ocelot_read_ix(struct ocelot *ocelot, u32 reg, u32 offset);
 534 #define ocelot_read_ix(ocelot, reg, gi, ri) __ocelot_read_ix(ocelot, reg, reg##_GSZ * (gi) + reg##_RSZ * (ri))
 535 #define ocelot_read_gix(ocelot, reg, gi) __ocelot_read_ix(ocelot, reg, reg##_GSZ * (gi))
 536 #define ocelot_read_rix(ocelot, reg, ri) __ocelot_read_ix(ocelot, reg, reg##_RSZ * (ri))
 537 #define ocelot_read(ocelot, reg) __ocelot_read_ix(ocelot, reg, 0)
 538
 539 void __ocelot_write_ix(struct ocelot *ocelot, u32 val, u32 reg, u32 offset);
 540 #define ocelot_write_ix(ocelot, val, reg, gi, ri) __ocelot_write_ix(ocelot, val, reg, reg##_GSZ * (gi) + reg##_RSZ * (ri))
 541 #define ocelot_write_gix(ocelot, val, reg, gi) __ocelot_write_ix(ocelot, val, reg, reg##_GSZ * (gi))
 542 #define ocelot_write_rix(ocelot, val, reg, ri) __ocelot_write_ix(ocelot, val, reg, reg##_RSZ * (ri))
 543 #define ocelot_write(ocelot, val, reg) __ocelot_write_ix(ocelot, val, reg, 0)
 544
 545 void __ocelot_rmw_ix(struct ocelot *ocelot, u32 val, u32 mask, u32 reg,
 546                      u32 offset);
 547 #define ocelot_rmw_ix(ocelot, val, m, reg, gi, ri) __ocelot_rmw_ix(ocelot, val, m, reg, reg##_GSZ * (gi) + reg##_RSZ * (ri))
 548 #define ocelot_rmw_gix(ocelot, val, m, reg, gi) __ocelot_rmw_ix(ocelot, val, m, reg, reg##_GSZ * (gi))
 549 #define ocelot_rmw_rix(ocelot, val, m, reg, ri) __ocelot_rmw_ix(ocelot, val, m, reg, reg##_RSZ * (ri))
 550 #define ocelot_rmw(ocelot, val, m, reg) __ocelot_rmw_ix(ocelot, val, m, reg, 0)
 551
 552 u32 ocelot_port_readl(struct ocelot_port *port, u32 reg);
 553 void ocelot_port_writel(struct ocelot_port *port, u32 val, u32 reg);
 554
 555 int ocelot_regfields_init(struct ocelot *ocelot,
 556                           const struct reg_field *const regfields);
 557 struct regmap *ocelot_regmap_init(struct ocelot *ocelot, struct resource *res);
 558
 559 #define ocelot_field_write(ocelot, reg, val) regmap_field_write((ocelot)->regfields[(reg)], (val))
 560 #define ocelot_field_read(ocelot, reg, val) regmap_field_read((ocelot)->regfields[(reg)], (val))
 561
 562 int ocelot_init(struct ocelot *ocelot);
 563 void ocelot_deinit(struct ocelot *ocelot);
 564 int ocelot_chip_init(struct ocelot *ocelot, const struct ocelot_ops *ops);
 565 int ocelot_probe_port(struct ocelot *ocelot, u8 port,
 566                       void __iomem *regs,
 567                       struct phy_device *phy);
 568
 569 void ocelot_set_cpu_port(struct ocelot *ocelot, int cpu,
 570                          enum ocelot_tag_prefix injection,
 571                          enum ocelot_tag_prefix extraction);
 572
 573 extern struct notifier_block ocelot_netdevice_nb;
 574 extern struct notifier_block ocelot_switchdev_nb;
 575 extern struct notifier_block ocelot_switchdev_blocking_nb;
 576
 577 int ocelot_ptp_gettime64(struct ptp_clock_info *ptp, struct timespec64 *ts);
 578 void ocelot_get_hwtimestamp(struct ocelot *ocelot, struct timespec64 *ts);
 579
 580 #endif