drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <linux/module.h>
  20 #include <linux/time.h>
  21 #include <linux/bitops.h>
  22 #include <asm/unaligned.h>
  23
  24 #include "hw.h"
  25 #include "hw-ops.h"
  26 #include "ar9003_mac.h"
  27 #include "ar9003_mci.h"
  28 #include "ar9003_phy.h"
  29 #include "ath9k.h"
  30
  31 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  32
  33 MODULE_AUTHOR("Atheros Communications");
  34 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  35 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  36 MODULE_LICENSE("Dual BSD/GPL");
  37
  38 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  39 {
  40         struct ath_common *common = ath9k_hw_common(ah);
  41         struct ath9k_channel *chan = ah->curchan;
  42         unsigned int clockrate;
  43
  44         /* AR9287 v1.3+ uses async FIFO and runs the MAC at 117 MHz */
  45         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah))
  46                 clockrate = 117;
  47         else if (!chan) /* should really check for CCK instead */
  48                 clockrate = ATH9K_CLOCK_RATE_CCK;
  49         else if (IS_CHAN_2GHZ(chan))
  50                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
  51         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
  52                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
  53         else
  54                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
  55
  56         if (chan) {
  57                 if (IS_CHAN_HT40(chan))
  58                         clockrate *= 2;
  59                 if (IS_CHAN_HALF_RATE(chan))
  60                         clockrate /= 2;
  61                 if (IS_CHAN_QUARTER_RATE(chan))
  62                         clockrate /= 4;
  63         }
  64
  65         common->clockrate = clockrate;
  66 }
  67
  68 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
  69 {
  70         struct ath_common *common = ath9k_hw_common(ah);
  71
  72         return usecs * common->clockrate;
  73 }
  74
  75 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
  76 {
  77         int i;
  78
  79         BUG_ON(timeout < AH_TIME_QUANTUM);
  80
  81         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
  82                 if ((REG_READ(ah, reg) & mask) == val)
  83                         return true;
  84
  85                 udelay(AH_TIME_QUANTUM);
  86         }
  87
  88         ath_dbg(ath9k_hw_common(ah), ANY,
  89                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
  90                 timeout, reg, REG_READ(ah, reg), mask, val);
  91
  92         return false;
  93 }
  94 EXPORT_SYMBOL(ath9k_hw_wait);
  95
  96 void ath9k_hw_synth_delay(struct ath_hw *ah, struct ath9k_channel *chan,
  97                           int hw_delay)
  98 {
  99         hw_delay /= 10;
 100
 101         if (IS_CHAN_HALF_RATE(chan))
 102                 hw_delay *= 2;
 103         else if (IS_CHAN_QUARTER_RATE(chan))
 104                 hw_delay *= 4;
 105
 106         udelay(hw_delay + BASE_ACTIVATE_DELAY);
 107 }
 108
 109 void ath9k_hw_write_array(struct ath_hw *ah, const struct ar5416IniArray *array,
 110                           int column, unsigned int *writecnt)
 111 {
 112         int r;
 113
 114         ENABLE_REGWRITE_BUFFER(ah);
 115         for (r = 0; r < array->ia_rows; r++) {
 116                 REG_WRITE(ah, INI_RA(array, r, 0),
 117                           INI_RA(array, r, column));
 118                 DO_DELAY(*writecnt);
 119         }
 120         REGWRITE_BUFFER_FLUSH(ah);
 121 }
 122
 123 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 124 {
 125         u32 retval;
 126         int i;
 127
 128         for (i = 0, retval = 0; i < n; i++) {
 129                 retval = (retval << 1) | (val & 1);
 130                 val >>= 1;
 131         }
 132         return retval;
 133 }
 134
 135 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 136                            u8 phy, int kbps,
 137                            u32 frameLen, u16 rateix,
 138                            bool shortPreamble)
 139 {
 140         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 141
 142         if (kbps == 0)
 143                 return 0;
 144
 145         switch (phy) {
 146         case WLAN_RC_PHY_CCK:
 147                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 148                 if (shortPreamble)
 149                         phyTime >>= 1;
 150                 numBits = frameLen << 3;
 151                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 152                 break;
 153         case WLAN_RC_PHY_OFDM:
 154                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 155                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 156                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 157                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 158                         txTime = OFDM_SIFS_TIME_QUARTER
 159                                 + OFDM_PREAMBLE_TIME_QUARTER
 160                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 161                 } else if (ah->curchan &&
 162                            IS_CHAN_HALF_RATE(ah->curchan)) {
 163                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 164                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 165                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 166                         txTime = OFDM_SIFS_TIME_HALF +
 167                                 OFDM_PREAMBLE_TIME_HALF
 168                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 169                 } else {
 170                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 171                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 172                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 173                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 174                                 + (numSymbols * OFDM_SYMBOL_TIME);
 175                 }
 176                 break;
 177         default:
 178                 ath_err(ath9k_hw_common(ah),
 179                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 180                 txTime = 0;
 181                 break;
 182         }
 183
 184         return txTime;
 185 }
 186 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 187
 188 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 189                                   struct ath9k_channel *chan,
 190                                   struct chan_centers *centers)
 191 {
 192         int8_t extoff;
 193
 194         if (!IS_CHAN_HT40(chan)) {
 195                 centers->ctl_center = centers->ext_center =
 196                         centers->synth_center = chan->channel;
 197                 return;
 198         }
 199
 200         if (IS_CHAN_HT40PLUS(chan)) {
 201                 centers->synth_center =
 202                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 203                 extoff = 1;
 204         } else {
 205                 centers->synth_center =
 206                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 207                 extoff = -1;
 208         }
 209
 210         centers->ctl_center =
 211                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 212         /* 25 MHz spacing is supported by hw but not on upper layers */
 213         centers->ext_center =
 214                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 215 }
 216
 217 /******************/
 218 /* Chip Revisions */
 219 /******************/
 220
 221 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 222 {
 223         u32 val;
 224
 225         switch (ah->hw_version.devid) {
 226         case AR5416_AR9100_DEVID:
 227                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 228                 break;
 229         case AR9300_DEVID_AR9330:
 230                 ah->hw_version.macVersion = AR_SREV_VERSION_9330;
 231                 if (ah->get_mac_revision) {
 232                         ah->hw_version.macRev = ah->get_mac_revision();
 233                 } else {
 234                         val = REG_READ(ah, AR_SREV);
 235                         ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 236                 }
 237                 return;
 238         case AR9300_DEVID_AR9340:
 239                 ah->hw_version.macVersion = AR_SREV_VERSION_9340;
 240                 val = REG_READ(ah, AR_SREV);
 241                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 242                 return;
 243         case AR9300_DEVID_QCA955X:
 244                 ah->hw_version.macVersion = AR_SREV_VERSION_9550;
 245                 return;
 246         case AR9300_DEVID_AR953X:
 247                 ah->hw_version.macVersion = AR_SREV_VERSION_9531;
 248                 if (ah->get_mac_revision)
 249                         ah->hw_version.macRev = ah->get_mac_revision();
 250                 return;
 251         }
 252
 253         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 254
 255         if (val == 0xFF) {
 256                 val = REG_READ(ah, AR_SREV);
 257                 ah->hw_version.macVersion =
 258                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 259                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 260
 261                 if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
 262                         ah->is_pciexpress = true;
 263                 else
 264                         ah->is_pciexpress = (val &
 265                                              AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 266         } else {
 267                 if (!AR_SREV_9100(ah))
 268                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 269
 270                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 271
 272                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 273                         ah->is_pciexpress = true;
 274         }
 275 }
 276
 277 /************************************/
 278 /* HW Attach, Detach, Init Routines */
 279 /************************************/
 280
 281 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 282 {
 283         if (!AR_SREV_5416(ah))
 284                 return;
 285
 286         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 287         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 288         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 289         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 290         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 291         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 292         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 293         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 294         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 295
 296         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 297 }
 298
 299 /* This should work for all families including legacy */
 300 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 301 {
 302         struct ath_common *common = ath9k_hw_common(ah);
 303         u32 regAddr[2] = { AR_STA_ID0 };
 304         u32 regHold[2];
 305         static const u32 patternData[4] = {
 306                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 307         };
 308         int i, j, loop_max;
 309
 310         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 311                 loop_max = 2;
 312                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 313         } else
 314                 loop_max = 1;
 315
 316         for (i = 0; i < loop_max; i++) {
 317                 u32 addr = regAddr[i];
 318                 u32 wrData, rdData;
 319
 320                 regHold[i] = REG_READ(ah, addr);
 321                 for (j = 0; j < 0x100; j++) {
 322                         wrData = (j << 16) | j;
 323                         REG_WRITE(ah, addr, wrData);
 324                         rdData = REG_READ(ah, addr);
 325                         if (rdData != wrData) {
 326                                 ath_err(common,
 327                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 328                                         addr, wrData, rdData);
 329                                 return false;
 330                         }
 331                 }
 332                 for (j = 0; j < 4; j++) {
 333                         wrData = patternData[j];
 334                         REG_WRITE(ah, addr, wrData);
 335                         rdData = REG_READ(ah, addr);
 336                         if (wrData != rdData) {
 337                                 ath_err(common,
 338                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 339                                         addr, wrData, rdData);
 340                                 return false;
 341                         }
 342                 }
 343                 REG_WRITE(ah, regAddr[i], regHold[i]);
 344         }
 345         udelay(100);
 346
 347         return true;
 348 }
 349
 350 static void ath9k_hw_init_config(struct ath_hw *ah)
 351 {
 352         struct ath_common *common = ath9k_hw_common(ah);
 353
 354         ah->config.dma_beacon_response_time = 1;
 355         ah->config.sw_beacon_response_time = 6;
 356         ah->config.cwm_ignore_extcca = 0;
 357         ah->config.analog_shiftreg = 1;
 358
 359         ah->config.rx_intr_mitigation = true;
 360
 361         if (AR_SREV_9300_20_OR_LATER(ah)) {
 362                 ah->config.rimt_last = 500;
 363                 ah->config.rimt_first = 2000;
 364         } else {
 365                 ah->config.rimt_last = 250;
 366                 ah->config.rimt_first = 700;
 367         }
 368
 369         /*
 370          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 371          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 372          * This means we use it for all AR5416 devices, and the few
 373          * minor PCI AR9280 devices out there.
 374          *
 375          * Serialization is required because these devices do not handle
 376          * well the case of two concurrent reads/writes due to the latency
 377          * involved. During one read/write another read/write can be issued
 378          * on another CPU while the previous read/write may still be working
 379          * on our hardware, if we hit this case the hardware poops in a loop.
 380          * We prevent this by serializing reads and writes.
 381          *
 382          * This issue is not present on PCI-Express devices or pre-AR5416
 383          * devices (legacy, 802.11abg).
 384          */
 385         if (num_possible_cpus() > 1)
 386                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 387
 388         if (NR_CPUS > 1 && ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 389                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 390                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah) || AR_SREV_9287(ah)) &&
 391                      !ah->is_pciexpress)) {
 392                         ah->config.serialize_regmode = SER_REG_MODE_ON;
 393                 } else {
 394                         ah->config.serialize_regmode = SER_REG_MODE_OFF;
 395                 }
 396         }
 397
 398         ath_dbg(common, RESET, "serialize_regmode is %d\n",
 399                 ah->config.serialize_regmode);
 400
 401         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 402                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 403         else
 404                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 405 }
 406
 407 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 408 {
 409         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 410
 411         regulatory->country_code = CTRY_DEFAULT;
 412         regulatory->power_limit = MAX_RATE_POWER;
 413
 414         ah->hw_version.magic = AR5416_MAGIC;
 415         ah->hw_version.subvendorid = 0;
 416
 417         ah->sta_id1_defaults = AR_STA_ID1_CRPT_MIC_ENABLE |
 418                                AR_STA_ID1_MCAST_KSRCH;
 419         if (AR_SREV_9100(ah))
 420                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 421
 422         ah->slottime = ATH9K_SLOT_TIME_9;
 423         ah->globaltxtimeout = (u32) -1;
 424         ah->power_mode = ATH9K_PM_UNDEFINED;
 425         ah->htc_reset_init = true;
 426
 427         ah->ani_function = ATH9K_ANI_ALL;
 428         if (!AR_SREV_9300_20_OR_LATER(ah))
 429                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 430
 431         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 432                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 433         else
 434                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 435 }
 436
 437 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 438 {
 439         struct ath_common *common = ath9k_hw_common(ah);
 440         u32 sum;
 441         int i;
 442         u16 eeval;
 443         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 444
 445         sum = 0;
 446         for (i = 0; i < 3; i++) {
 447                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 448                 sum += eeval;
 449                 common->macaddr[2 * i] = eeval >> 8;
 450                 common->macaddr[2 * i + 1] = eeval & 0xff;
 451         }
 452         if (sum == 0 || sum == 0xffff * 3)
 453                 return -EADDRNOTAVAIL;
 454
 455         return 0;
 456 }
 457
 458 static int ath9k_hw_post_init(struct ath_hw *ah)
 459 {
 460         struct ath_common *common = ath9k_hw_common(ah);
 461         int ecode;
 462
 463         if (common->bus_ops->ath_bus_type != ATH_USB) {
 464                 if (!ath9k_hw_chip_test(ah))
 465                         return -ENODEV;
 466         }
 467
 468         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 469                 ecode = ar9002_hw_rf_claim(ah);
 470                 if (ecode != 0)
 471                         return ecode;
 472         }
 473
 474         ecode = ath9k_hw_eeprom_init(ah);
 475         if (ecode != 0)
 476                 return ecode;
 477
 478         ath_dbg(ath9k_hw_common(ah), CONFIG, "Eeprom VER: %d, REV: %d\n",
 479                 ah->eep_ops->get_eeprom_ver(ah),
 480                 ah->eep_ops->get_eeprom_rev(ah));
 481
 482         ath9k_hw_ani_init(ah);
 483
 484         /*
 485          * EEPROM needs to be initialized before we do this.
 486          * This is required for regulatory compliance.
 487          */
 488         if (AR_SREV_9300_20_OR_LATER(ah)) {
 489                 u16 regdmn = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
 490                 if ((regdmn & 0xF0) == CTL_FCC) {
 491                         ah->nf_2g.max = AR_PHY_CCA_MAX_GOOD_VAL_9300_FCC_2GHZ;
 492                         ah->nf_5g.max = AR_PHY_CCA_MAX_GOOD_VAL_9300_FCC_5GHZ;
 493                 }
 494         }
 495
 496         return 0;
 497 }
 498
 499 static int ath9k_hw_attach_ops(struct ath_hw *ah)
 500 {
 501         if (!AR_SREV_9300_20_OR_LATER(ah))
 502                 return ar9002_hw_attach_ops(ah);
 503
 504         ar9003_hw_attach_ops(ah);
 505         return 0;
 506 }
 507
 508 /* Called for all hardware families */
 509 static int __ath9k_hw_init(struct ath_hw *ah)
 510 {
 511         struct ath_common *common = ath9k_hw_common(ah);
 512         int r = 0;
 513
 514         ath9k_hw_read_revisions(ah);
 515
 516         switch (ah->hw_version.macVersion) {
 517         case AR_SREV_VERSION_5416_PCI:
 518         case AR_SREV_VERSION_5416_PCIE:
 519         case AR_SREV_VERSION_9160:
 520         case AR_SREV_VERSION_9100:
 521         case AR_SREV_VERSION_9280:
 522         case AR_SREV_VERSION_9285:
 523         case AR_SREV_VERSION_9287:
 524         case AR_SREV_VERSION_9271:
 525         case AR_SREV_VERSION_9300:
 526         case AR_SREV_VERSION_9330:
 527         case AR_SREV_VERSION_9485:
 528         case AR_SREV_VERSION_9340:
 529         case AR_SREV_VERSION_9462:
 530         case AR_SREV_VERSION_9550:
 531         case AR_SREV_VERSION_9565:
 532         case AR_SREV_VERSION_9531:
 533                 break;
 534         default:
 535                 ath_err(common,
 536                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 537                         ah->hw_version.macVersion, ah->hw_version.macRev);
 538                 return -EOPNOTSUPP;
 539         }
 540
 541         /*
 542          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 543          * We need to do this to avoid RMW of this register. We cannot
 544          * read the reg when chip is asleep.
 545          */
 546         if (AR_SREV_9300_20_OR_LATER(ah)) {
 547                 ah->WARegVal = REG_READ(ah, AR_WA);
 548                 ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 549                                  AR_WA_ASPM_TIMER_BASED_DISABLE);
 550         }
 551
 552         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 553                 ath_err(common, "Couldn't reset chip\n");
 554                 return -EIO;
 555         }
 556
 557         if (AR_SREV_9565(ah)) {
 558                 ah->WARegVal |= AR_WA_BIT22;
 559                 REG_WRITE(ah, AR_WA, ah->WARegVal);
 560         }
 561
 562         ath9k_hw_init_defaults(ah);
 563         ath9k_hw_init_config(ah);
 564
 565         r = ath9k_hw_attach_ops(ah);
 566         if (r)
 567                 return r;
 568
 569         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 570                 ath_err(common, "Couldn't wakeup chip\n");
 571                 return -EIO;
 572         }
 573
 574         if (AR_SREV_9271(ah) || AR_SREV_9100(ah) || AR_SREV_9340(ah) ||
 575             AR_SREV_9330(ah) || AR_SREV_9550(ah))
 576                 ah->is_pciexpress = false;
 577
 578         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 579         ath9k_hw_init_cal_settings(ah);
 580
 581         if (!ah->is_pciexpress)
 582                 ath9k_hw_disablepcie(ah);
 583
 584         r = ath9k_hw_post_init(ah);
 585         if (r)
 586                 return r;
 587
 588         ath9k_hw_init_mode_gain_regs(ah);
 589         r = ath9k_hw_fill_cap_info(ah);
 590         if (r)
 591                 return r;
 592
 593         r = ath9k_hw_init_macaddr(ah);
 594         if (r) {
 595                 ath_err(common, "Failed to initialize MAC address\n");
 596                 return r;
 597         }
 598
 599         ath9k_hw_init_hang_checks(ah);
 600
 601         common->state = ATH_HW_INITIALIZED;
 602
 603         return 0;
 604 }
 605
 606 int ath9k_hw_init(struct ath_hw *ah)
 607 {
 608         int ret;
 609         struct ath_common *common = ath9k_hw_common(ah);
 610
 611         /* These are all the AR5008/AR9001/AR9002/AR9003 hardware family of chipsets */
 612         switch (ah->hw_version.devid) {
 613         case AR5416_DEVID_PCI:
 614         case AR5416_DEVID_PCIE:
 615         case AR5416_AR9100_DEVID:
 616         case AR9160_DEVID_PCI:
 617         case AR9280_DEVID_PCI:
 618         case AR9280_DEVID_PCIE:
 619         case AR9285_DEVID_PCIE:
 620         case AR9287_DEVID_PCI:
 621         case AR9287_DEVID_PCIE:
 622         case AR2427_DEVID_PCIE:
 623         case AR9300_DEVID_PCIE:
 624         case AR9300_DEVID_AR9485_PCIE:
 625         case AR9300_DEVID_AR9330:
 626         case AR9300_DEVID_AR9340:
 627         case AR9300_DEVID_QCA955X:
 628         case AR9300_DEVID_AR9580:
 629         case AR9300_DEVID_AR9462:
 630         case AR9485_DEVID_AR1111:
 631         case AR9300_DEVID_AR9565:
 632         case AR9300_DEVID_AR953X:
 633                 break;
 634         default:
 635                 if (common->bus_ops->ath_bus_type == ATH_USB)
 636                         break;
 637                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 638                         ah->hw_version.devid);
 639                 return -EOPNOTSUPP;
 640         }
 641
 642         ret = __ath9k_hw_init(ah);
 643         if (ret) {
 644                 ath_err(common,
 645                         "Unable to initialize hardware; initialization status: %d\n",
 646                         ret);
 647                 return ret;
 648         }
 649
 650         ath_dynack_init(ah);
 651
 652         return 0;
 653 }
 654 EXPORT_SYMBOL(ath9k_hw_init);
 655
 656 static void ath9k_hw_init_qos(struct ath_hw *ah)
 657 {
 658         ENABLE_REGWRITE_BUFFER(ah);
 659
 660         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 661         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 662
 663         REG_WRITE(ah, AR_QOS_NO_ACK,
 664                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 665                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 666                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 667
 668         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 669         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 670         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 671         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 672         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 673
 674         REGWRITE_BUFFER_FLUSH(ah);
 675 }
 676
 677 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 678 {
 679         struct ath_common *common = ath9k_hw_common(ah);
 680         int i = 0;
 681
 682         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 683         udelay(100);
 684         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 685
 686         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0) {
 687
 688                 udelay(100);
 689
 690                 if (WARN_ON_ONCE(i >= 100)) {
 691                         ath_err(common, "PLL4 meaurement not done\n");
 692                         break;
 693                 }
 694
 695                 i++;
 696         }
 697
 698         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 699 }
 700 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 701
 702 static void ath9k_hw_init_pll(struct ath_hw *ah,
 703                               struct ath9k_channel *chan)
 704 {
 705         u32 pll;
 706
 707         if (AR_SREV_9485(ah) || AR_SREV_9565(ah)) {
 708                 /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
 709                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 710                               AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
 711                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 712                               AR_CH0_DPLL2_KD, 0x40);
 713                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 714                               AR_CH0_DPLL2_KI, 0x4);
 715
 716                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 717                               AR_CH0_BB_DPLL1_REFDIV, 0x5);
 718                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 719                               AR_CH0_BB_DPLL1_NINI, 0x58);
 720                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 721                               AR_CH0_BB_DPLL1_NFRAC, 0x0);
 722
 723                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 724                               AR_CH0_BB_DPLL2_OUTDIV, 0x1);
 725                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 726                               AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
 727                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 728                               AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
 729
 730                 /* program BB PLL phase_shift to 0x6 */
 731                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 732                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
 733
 734                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 735                               AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
 736                 udelay(1000);
 737         } else if (AR_SREV_9330(ah)) {
 738                 u32 ddr_dpll2, pll_control2, kd;
 739
 740                 if (ah->is_clk_25mhz) {
 741                         ddr_dpll2 = 0x18e82f01;
 742                         pll_control2 = 0xe04a3d;
 743                         kd = 0x1d;
 744                 } else {
 745                         ddr_dpll2 = 0x19e82f01;
 746                         pll_control2 = 0x886666;
 747                         kd = 0x3d;
 748                 }
 749
 750                 /* program DDR PLL ki and kd value */
 751                 REG_WRITE(ah, AR_CH0_DDR_DPLL2, ddr_dpll2);
 752
 753                 /* program DDR PLL phase_shift */
 754                 REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
 755                               AR_CH0_DPLL3_PHASE_SHIFT, 0x1);
 756
 757                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 758                 udelay(1000);
 759
 760                 /* program refdiv, nint, frac to RTC register */
 761                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, pll_control2);
 762
 763                 /* program BB PLL kd and ki value */
 764                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KD, kd);
 765                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KI, 0x06);
 766
 767                 /* program BB PLL phase_shift */
 768                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 769                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x1);
 770         } else if (AR_SREV_9340(ah) || AR_SREV_9550(ah) || AR_SREV_9531(ah)) {
 771                 u32 regval, pll2_divint, pll2_divfrac, refdiv;
 772
 773                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 774                 udelay(1000);
 775
 776                 REG_SET_BIT(ah, AR_PHY_PLL_MODE, 0x1 << 16);
 777                 udelay(100);
 778
 779                 if (ah->is_clk_25mhz) {
 780                         if (AR_SREV_9531(ah)) {
 781                                 pll2_divint = 0x1c;
 782                                 pll2_divfrac = 0xa3d2;
 783                                 refdiv = 1;
 784                         } else {
 785                                 pll2_divint = 0x54;
 786                                 pll2_divfrac = 0x1eb85;
 787                                 refdiv = 3;
 788                         }
 789                 } else {
 790                         if (AR_SREV_9340(ah)) {
 791                                 pll2_divint = 88;
 792                                 pll2_divfrac = 0;
 793                                 refdiv = 5;
 794                         } else {
 795                                 pll2_divint = 0x11;
 796                                 pll2_divfrac =
 797                                         AR_SREV_9531(ah) ? 0x26665 : 0x26666;
 798                                 refdiv = 1;
 799                         }
 800                 }
 801
 802                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 803                 if (AR_SREV_9531(ah))
 804                         regval |= (0x1 << 22);
 805                 else
 806                         regval |= (0x1 << 16);
 807                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 808                 udelay(100);
 809
 810                 REG_WRITE(ah, AR_PHY_PLL_CONTROL, (refdiv << 27) |
 811                           (pll2_divint << 18) | pll2_divfrac);
 812                 udelay(100);
 813
 814                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 815                 if (AR_SREV_9340(ah))
 816                         regval = (regval & 0x80071fff) |
 817                                 (0x1 << 30) |
 818                                 (0x1 << 13) |
 819                                 (0x4 << 26) |
 820                                 (0x18 << 19);
 821                 else if (AR_SREV_9531(ah))
 822                         regval = (regval & 0x01c00fff) |
 823                                 (0x1 << 31) |
 824                                 (0x2 << 29) |
 825                                 (0xa << 25) |
 826                                 (0x1 << 19) |
 827                                 (0x6 << 12);
 828                 else
 829                         regval = (regval & 0x80071fff) |
 830                                 (0x3 << 30) |
 831                                 (0x1 << 13) |
 832                                 (0x4 << 26) |
 833                                 (0x60 << 19);
 834                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 835
 836                 if (AR_SREV_9531(ah))
 837                         REG_WRITE(ah, AR_PHY_PLL_MODE,
 838                                   REG_READ(ah, AR_PHY_PLL_MODE) & 0xffbfffff);
 839                 else
 840                         REG_WRITE(ah, AR_PHY_PLL_MODE,
 841                                   REG_READ(ah, AR_PHY_PLL_MODE) & 0xfffeffff);
 842
 843                 udelay(1000);
 844         }
 845
 846         pll = ath9k_hw_compute_pll_control(ah, chan);
 847         if (AR_SREV_9565(ah))
 848                 pll |= 0x40000;
 849         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 850
 851         if (AR_SREV_9485(ah) || AR_SREV_9340(ah) || AR_SREV_9330(ah) ||
 852             AR_SREV_9550(ah))
 853                 udelay(1000);
 854
 855         /* Switch the core clock for ar9271 to 117Mhz */
 856         if (AR_SREV_9271(ah)) {
 857                 udelay(500);
 858                 REG_WRITE(ah, 0x50040, 0x304);
 859         }
 860
 861         udelay(RTC_PLL_SETTLE_DELAY);
 862
 863         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 864
 865         if (AR_SREV_9340(ah) || AR_SREV_9550(ah)) {
 866                 if (ah->is_clk_25mhz) {
 867                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x17c << 1);
 868                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f3d7);
 869                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e7ae);
 870                 } else {
 871                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x261 << 1);
 872                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f400);
 873                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e800);
 874                 }
 875                 udelay(100);
 876         }
 877 }
 878
 879 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 880                                           enum nl80211_iftype opmode)
 881 {
 882         u32 sync_default = AR_INTR_SYNC_DEFAULT;
 883         u32 imr_reg = AR_IMR_TXERR |
 884                 AR_IMR_TXURN |
 885                 AR_IMR_RXERR |
 886                 AR_IMR_RXORN |
 887                 AR_IMR_BCNMISC;
 888
 889         if (AR_SREV_9340(ah) || AR_SREV_9550(ah) || AR_SREV_9531(ah))
 890                 sync_default &= ~AR_INTR_SYNC_HOST1_FATAL;
 891
 892         if (AR_SREV_9300_20_OR_LATER(ah)) {
 893                 imr_reg |= AR_IMR_RXOK_HP;
 894                 if (ah->config.rx_intr_mitigation)
 895                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 896                 else
 897                         imr_reg |= AR_IMR_RXOK_LP;
 898
 899         } else {
 900                 if (ah->config.rx_intr_mitigation)
 901                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 902                 else
 903                         imr_reg |= AR_IMR_RXOK;
 904         }
 905
 906         if (ah->config.tx_intr_mitigation)
 907                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 908         else
 909                 imr_reg |= AR_IMR_TXOK;
 910
 911         ENABLE_REGWRITE_BUFFER(ah);
 912
 913         REG_WRITE(ah, AR_IMR, imr_reg);
 914         ah->imrs2_reg |= AR_IMR_S2_GTT;
 915         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 916
 917         if (!AR_SREV_9100(ah)) {
 918                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 919                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, sync_default);
 920                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 921         }
 922
 923         REGWRITE_BUFFER_FLUSH(ah);
 924
 925         if (AR_SREV_9300_20_OR_LATER(ah)) {
 926                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 927                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 928                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 929                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 930         }
 931 }
 932
 933 static void ath9k_hw_set_sifs_time(struct ath_hw *ah, u32 us)
 934 {
 935         u32 val = ath9k_hw_mac_to_clks(ah, us - 2);
 936         val = min(val, (u32) 0xFFFF);
 937         REG_WRITE(ah, AR_D_GBL_IFS_SIFS, val);
 938 }
 939
 940 void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 941 {
 942         u32 val = ath9k_hw_mac_to_clks(ah, us);
 943         val = min(val, (u32) 0xFFFF);
 944         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 945 }
 946
 947 void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 948 {
 949         u32 val = ath9k_hw_mac_to_clks(ah, us);
 950         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 951         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 952 }
 953
 954 void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 955 {
 956         u32 val = ath9k_hw_mac_to_clks(ah, us);
 957         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 958         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 959 }
 960
 961 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 962 {
 963         if (tu > 0xFFFF) {
 964                 ath_dbg(ath9k_hw_common(ah), XMIT, "bad global tx timeout %u\n",
 965                         tu);
 966                 ah->globaltxtimeout = (u32) -1;
 967                 return false;
 968         } else {
 969                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 970                 ah->globaltxtimeout = tu;
 971                 return true;
 972         }
 973 }
 974
 975 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 976 {
 977         struct ath_common *common = ath9k_hw_common(ah);
 978         const struct ath9k_channel *chan = ah->curchan;
 979         int acktimeout, ctstimeout, ack_offset = 0;
 980         int slottime;
 981         int sifstime;
 982         int rx_lat = 0, tx_lat = 0, eifs = 0;
 983         u32 reg;
 984
 985         ath_dbg(ath9k_hw_common(ah), RESET, "ah->misc_mode 0x%x\n",
 986                 ah->misc_mode);
 987
 988         if (!chan)
 989                 return;
 990
 991         if (ah->misc_mode != 0)
 992                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
 993
 994         if (IS_CHAN_A_FAST_CLOCK(ah, chan))
 995                 rx_lat = 41;
 996         else
 997                 rx_lat = 37;
 998         tx_lat = 54;
 999
1000         if (IS_CHAN_5GHZ(chan))
1001                 sifstime = 16;
1002         else
1003                 sifstime = 10;
1004
1005         if (IS_CHAN_HALF_RATE(chan)) {
1006                 eifs = 175;
1007                 rx_lat *= 2;
1008                 tx_lat *= 2;
1009                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1010                     tx_lat += 11;
1011
1012                 sifstime = 32;
1013                 ack_offset = 16;
1014                 slottime = 13;
1015         } else if (IS_CHAN_QUARTER_RATE(chan)) {
1016                 eifs = 340;
1017                 rx_lat = (rx_lat * 4) - 1;
1018                 tx_lat *= 4;
1019                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1020                     tx_lat += 22;
1021
1022                 sifstime = 64;
1023                 ack_offset = 32;
1024                 slottime = 21;
1025         } else {
1026                 if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1027                         eifs = AR_D_GBL_IFS_EIFS_ASYNC_FIFO;
1028                         reg = AR_USEC_ASYNC_FIFO;
1029                 } else {
1030                         eifs = REG_READ(ah, AR_D_GBL_IFS_EIFS)/
1031                                 common->clockrate;
1032                         reg = REG_READ(ah, AR_USEC);
1033                 }
1034                 rx_lat = MS(reg, AR_USEC_RX_LAT);
1035                 tx_lat = MS(reg, AR_USEC_TX_LAT);
1036
1037                 slottime = ah->slottime;
1038         }
1039
1040         /* As defined by IEEE 802.11-2007 17.3.8.6 */
1041         slottime += 3 * ah->coverage_class;
1042         acktimeout = slottime + sifstime + ack_offset;
1043         ctstimeout = acktimeout;
1044
1045         /*
1046          * Workaround for early ACK timeouts, add an offset to match the
1047          * initval's 64us ack timeout value. Use 48us for the CTS timeout.
1048          * This was initially only meant to work around an issue with delayed
1049          * BA frames in some implementations, but it has been found to fix ACK
1050          * timeout issues in other cases as well.
1051          */
1052         if (IS_CHAN_2GHZ(chan) &&
1053             !IS_CHAN_HALF_RATE(chan) && !IS_CHAN_QUARTER_RATE(chan)) {
1054                 acktimeout += 64 - sifstime - ah->slottime;
1055                 ctstimeout += 48 - sifstime - ah->slottime;
1056         }
1057
1058         if (ah->dynack.enabled) {
1059                 acktimeout = ah->dynack.ackto;
1060                 ctstimeout = acktimeout;
1061                 slottime = (acktimeout - 3) / 2;
1062         } else {
1063                 ah->dynack.ackto = acktimeout;
1064         }
1065
1066         ath9k_hw_set_sifs_time(ah, sifstime);
1067         ath9k_hw_setslottime(ah, slottime);
1068         ath9k_hw_set_ack_timeout(ah, acktimeout);
1069         ath9k_hw_set_cts_timeout(ah, ctstimeout);
1070         if (ah->globaltxtimeout != (u32) -1)
1071                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
1072
1073         REG_WRITE(ah, AR_D_GBL_IFS_EIFS, ath9k_hw_mac_to_clks(ah, eifs));
1074         REG_RMW(ah, AR_USEC,
1075                 (common->clockrate - 1) |
1076                 SM(rx_lat, AR_USEC_RX_LAT) |
1077                 SM(tx_lat, AR_USEC_TX_LAT),
1078                 AR_USEC_TX_LAT | AR_USEC_RX_LAT | AR_USEC_USEC);
1079
1080 }
1081 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
1082
1083 void ath9k_hw_deinit(struct ath_hw *ah)
1084 {
1085         struct ath_common *common = ath9k_hw_common(ah);
1086
1087         if (common->state < ATH_HW_INITIALIZED)
1088                 return;
1089
1090         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
1091 }
1092 EXPORT_SYMBOL(ath9k_hw_deinit);
1093
1094 /*******/
1095 /* INI */
1096 /*******/
1097
1098 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
1099 {
1100         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
1101
1102         if (IS_CHAN_2GHZ(chan))
1103                 ctl |= CTL_11G;
1104         else
1105                 ctl |= CTL_11A;
1106
1107         return ctl;
1108 }
1109
1110 /****************************************/
1111 /* Reset and Channel Switching Routines */
1112 /****************************************/
1113
1114 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
1115 {
1116         struct ath_common *common = ath9k_hw_common(ah);
1117         int txbuf_size;
1118
1119         ENABLE_REGWRITE_BUFFER(ah);
1120
1121         /*
1122          * set AHB_MODE not to do cacheline prefetches
1123         */
1124         if (!AR_SREV_9300_20_OR_LATER(ah))
1125                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
1126
1127         /*
1128          * let mac dma reads be in 128 byte chunks
1129          */
1130         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
1131
1132         REGWRITE_BUFFER_FLUSH(ah);
1133
1134         /*
1135          * Restore TX Trigger Level to its pre-reset value.
1136          * The initial value depends on whether aggregation is enabled, and is
1137          * adjusted whenever underruns are detected.
1138          */
1139         if (!AR_SREV_9300_20_OR_LATER(ah))
1140                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
1141
1142         ENABLE_REGWRITE_BUFFER(ah);
1143
1144         /*
1145          * let mac dma writes be in 128 byte chunks
1146          */
1147         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
1148
1149         /*
1150          * Setup receive FIFO threshold to hold off TX activities
1151          */
1152         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
1153
1154         if (AR_SREV_9300_20_OR_LATER(ah)) {
1155                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
1156                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
1157
1158                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
1159                         ah->caps.rx_status_len);
1160         }
1161
1162         /*
1163          * reduce the number of usable entries in PCU TXBUF to avoid
1164          * wrap around issues.
1165          */
1166         if (AR_SREV_9285(ah)) {
1167                 /* For AR9285 the number of Fifos are reduced to half.
1168                  * So set the usable tx buf size also to half to
1169                  * avoid data/delimiter underruns
1170                  */
1171                 txbuf_size = AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE;
1172         } else if (AR_SREV_9340_13_OR_LATER(ah)) {
1173                 /* Uses fewer entries for AR934x v1.3+ to prevent rx overruns */
1174                 txbuf_size = AR_9340_PCU_TXBUF_CTRL_USABLE_SIZE;
1175         } else {
1176                 txbuf_size = AR_PCU_TXBUF_CTRL_USABLE_SIZE;
1177         }
1178
1179         if (!AR_SREV_9271(ah))
1180                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL, txbuf_size);
1181
1182         REGWRITE_BUFFER_FLUSH(ah);
1183
1184         if (AR_SREV_9300_20_OR_LATER(ah))
1185                 ath9k_hw_reset_txstatus_ring(ah);
1186 }
1187
1188 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
1189 {
1190         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
1191         u32 set = AR_STA_ID1_KSRCH_MODE;
1192
1193         switch (opmode) {
1194         case NL80211_IFTYPE_ADHOC:
1195                 set |= AR_STA_ID1_ADHOC;
1196                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1197                 break;
1198         case NL80211_IFTYPE_MESH_POINT:
1199         case NL80211_IFTYPE_AP:
1200                 set |= AR_STA_ID1_STA_AP;
1201                 /* fall through */
1202         case NL80211_IFTYPE_STATION:
1203                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1204                 break;
1205         default:
1206                 if (!ah->is_monitoring)
1207                         set = 0;
1208                 break;
1209         }
1210         REG_RMW(ah, AR_STA_ID1, set, mask);
1211 }
1212
1213 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1214                                    u32 *coef_mantissa, u32 *coef_exponent)
1215 {
1216         u32 coef_exp, coef_man;
1217
1218         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1219                 if ((coef_scaled >> coef_exp) & 0x1)
1220                         break;
1221
1222         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1223
1224         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1225
1226         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1227         *coef_exponent = coef_exp - 16;
1228 }
1229
1230 /* AR9330 WAR:
1231  * call external reset function to reset WMAC if:
1232  * - doing a cold reset
1233  * - we have pending frames in the TX queues.
1234  */
1235 static bool ath9k_hw_ar9330_reset_war(struct ath_hw *ah, int type)
1236 {
1237         int i, npend = 0;
1238
1239         for (i = 0; i < AR_NUM_QCU; i++) {
1240                 npend = ath9k_hw_numtxpending(ah, i);
1241                 if (npend)
1242                         break;
1243         }
1244
1245         if (ah->external_reset &&
1246             (npend || type == ATH9K_RESET_COLD)) {
1247                 int reset_err = 0;
1248
1249                 ath_dbg(ath9k_hw_common(ah), RESET,
1250                         "reset MAC via external reset\n");
1251
1252                 reset_err = ah->external_reset();
1253                 if (reset_err) {
1254                         ath_err(ath9k_hw_common(ah),
1255                                 "External reset failed, err=%d\n",
1256                                 reset_err);
1257                         return false;
1258                 }
1259
1260                 REG_WRITE(ah, AR_RTC_RESET, 1);
1261         }
1262
1263         return true;
1264 }
1265
1266 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1267 {
1268         u32 rst_flags;
1269         u32 tmpReg;
1270
1271         if (AR_SREV_9100(ah)) {
1272                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1273                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1274                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1275         }
1276
1277         ENABLE_REGWRITE_BUFFER(ah);
1278
1279         if (AR_SREV_9300_20_OR_LATER(ah)) {
1280                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1281                 udelay(10);
1282         }
1283
1284         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1285                   AR_RTC_FORCE_WAKE_ON_INT);
1286
1287         if (AR_SREV_9100(ah)) {
1288                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1289                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1290         } else {
1291                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1292                 if (AR_SREV_9340(ah))
1293                         tmpReg &= AR9340_INTR_SYNC_LOCAL_TIMEOUT;
1294                 else
1295                         tmpReg &= AR_INTR_SYNC_LOCAL_TIMEOUT |
1296                                   AR_INTR_SYNC_RADM_CPL_TIMEOUT;
1297
1298                 if (tmpReg) {
1299                         u32 val;
1300                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1301
1302                         val = AR_RC_HOSTIF;
1303                         if (!AR_SREV_9300_20_OR_LATER(ah))
1304                                 val |= AR_RC_AHB;
1305                         REG_WRITE(ah, AR_RC, val);
1306
1307                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1308                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1309
1310                 rst_flags = AR_RTC_RC_MAC_WARM;
1311                 if (type == ATH9K_RESET_COLD)
1312                         rst_flags |= AR_RTC_RC_MAC_COLD;
1313         }
1314
1315         if (AR_SREV_9330(ah)) {
1316                 if (!ath9k_hw_ar9330_reset_war(ah, type))
1317                         return false;
1318         }
1319
1320         if (ath9k_hw_mci_is_enabled(ah))
1321                 ar9003_mci_check_gpm_offset(ah);
1322
1323         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1324
1325         REGWRITE_BUFFER_FLUSH(ah);
1326
1327         if (AR_SREV_9300_20_OR_LATER(ah))
1328                 udelay(50);
1329         else if (AR_SREV_9100(ah))
1330                 mdelay(10);
1331         else
1332                 udelay(100);
1333
1334         REG_WRITE(ah, AR_RTC_RC, 0);
1335         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1336                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC stuck in MAC reset\n");
1337                 return false;
1338         }
1339
1340         if (!AR_SREV_9100(ah))
1341                 REG_WRITE(ah, AR_RC, 0);
1342
1343         if (AR_SREV_9100(ah))
1344                 udelay(50);
1345
1346         return true;
1347 }
1348
1349 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1350 {
1351         ENABLE_REGWRITE_BUFFER(ah);
1352
1353         if (AR_SREV_9300_20_OR_LATER(ah)) {
1354                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1355                 udelay(10);
1356         }
1357
1358         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1359                   AR_RTC_FORCE_WAKE_ON_INT);
1360
1361         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1362                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1363
1364         REG_WRITE(ah, AR_RTC_RESET, 0);
1365
1366         REGWRITE_BUFFER_FLUSH(ah);
1367
1368         udelay(2);
1369
1370         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1371                 REG_WRITE(ah, AR_RC, 0);
1372
1373         REG_WRITE(ah, AR_RTC_RESET, 1);
1374
1375         if (!ath9k_hw_wait(ah,
1376                            AR_RTC_STATUS,
1377                            AR_RTC_STATUS_M,
1378                            AR_RTC_STATUS_ON,
1379                            AH_WAIT_TIMEOUT)) {
1380                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC not waking up\n");
1381                 return false;
1382         }
1383
1384         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1385 }
1386
1387 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1388 {
1389         bool ret = false;
1390
1391         if (AR_SREV_9300_20_OR_LATER(ah)) {
1392                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1393                 udelay(10);
1394         }
1395
1396         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1397                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1398
1399         if (!ah->reset_power_on)
1400                 type = ATH9K_RESET_POWER_ON;
1401
1402         switch (type) {
1403         case ATH9K_RESET_POWER_ON:
1404                 ret = ath9k_hw_set_reset_power_on(ah);
1405                 if (ret)
1406                         ah->reset_power_on = true;
1407                 break;
1408         case ATH9K_RESET_WARM:
1409         case ATH9K_RESET_COLD:
1410                 ret = ath9k_hw_set_reset(ah, type);
1411                 break;
1412         default:
1413                 break;
1414         }
1415
1416         return ret;
1417 }
1418
1419 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1420                                 struct ath9k_channel *chan)
1421 {
1422         int reset_type = ATH9K_RESET_WARM;
1423
1424         if (AR_SREV_9280(ah)) {
1425                 if (ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1426                         reset_type = ATH9K_RESET_POWER_ON;
1427                 else
1428                         reset_type = ATH9K_RESET_COLD;
1429         } else if (ah->chip_fullsleep || REG_READ(ah, AR_Q_TXE) ||
1430                    (REG_READ(ah, AR_CR) & AR_CR_RXE))
1431                 reset_type = ATH9K_RESET_COLD;
1432
1433         if (!ath9k_hw_set_reset_reg(ah, reset_type))
1434                 return false;
1435
1436         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1437                 return false;
1438
1439         ah->chip_fullsleep = false;
1440
1441         if (AR_SREV_9330(ah))
1442                 ar9003_hw_internal_regulator_apply(ah);
1443         ath9k_hw_init_pll(ah, chan);
1444
1445         return true;
1446 }
1447
1448 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1449                                     struct ath9k_channel *chan)
1450 {
1451         struct ath_common *common = ath9k_hw_common(ah);
1452         struct ath9k_hw_capabilities *pCap = &ah->caps;
1453         bool band_switch = false, mode_diff = false;
1454         u8 ini_reloaded = 0;
1455         u32 qnum;
1456         int r;
1457
1458         if (pCap->hw_caps & ATH9K_HW_CAP_FCC_BAND_SWITCH) {
1459                 u32 flags_diff = chan->channelFlags ^ ah->curchan->channelFlags;
1460                 band_switch = !!(flags_diff & CHANNEL_5GHZ);
1461                 mode_diff = !!(flags_diff & ~CHANNEL_HT);
1462         }
1463
1464         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1465                 if (ath9k_hw_numtxpending(ah, qnum)) {
1466                         ath_dbg(common, QUEUE,
1467                                 "Transmit frames pending on queue %d\n", qnum);
1468                         return false;
1469                 }
1470         }
1471
1472         if (!ath9k_hw_rfbus_req(ah)) {
1473                 ath_err(common, "Could not kill baseband RX\n");
1474                 return false;
1475         }
1476
1477         if (band_switch || mode_diff) {
1478                 ath9k_hw_mark_phy_inactive(ah);
1479                 udelay(5);
1480
1481                 if (band_switch)
1482                         ath9k_hw_init_pll(ah, chan);
1483
1484                 if (ath9k_hw_fast_chan_change(ah, chan, &ini_reloaded)) {
1485                         ath_err(common, "Failed to do fast channel change\n");
1486                         return false;
1487                 }
1488         }
1489
1490         ath9k_hw_set_channel_regs(ah, chan);
1491
1492         r = ath9k_hw_rf_set_freq(ah, chan);
1493         if (r) {
1494                 ath_err(common, "Failed to set channel\n");
1495                 return false;
1496         }
1497         ath9k_hw_set_clockrate(ah);
1498         ath9k_hw_apply_txpower(ah, chan, false);
1499
1500         ath9k_hw_set_delta_slope(ah, chan);
1501         ath9k_hw_spur_mitigate_freq(ah, chan);
1502
1503         if (band_switch || ini_reloaded)
1504                 ah->eep_ops->set_board_values(ah, chan);
1505
1506         ath9k_hw_init_bb(ah, chan);
1507         ath9k_hw_rfbus_done(ah);
1508
1509         if (band_switch || ini_reloaded) {
1510                 ah->ah_flags |= AH_FASTCC;
1511                 ath9k_hw_init_cal(ah, chan);
1512                 ah->ah_flags &= ~AH_FASTCC;
1513         }
1514
1515         return true;
1516 }
1517
1518 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1519 {
1520         u32 gpio_mask = ah->gpio_mask;
1521         int i;
1522
1523         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1524                 if (!(gpio_mask & 1))
1525                         continue;
1526
1527                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1528                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1529         }
1530 }
1531
1532 void ath9k_hw_check_nav(struct ath_hw *ah)
1533 {
1534         struct ath_common *common = ath9k_hw_common(ah);
1535         u32 val;
1536
1537         val = REG_READ(ah, AR_NAV);
1538         if (val != 0xdeadbeef && val > 0x7fff) {
1539                 ath_dbg(common, BSTUCK, "Abnormal NAV: 0x%x\n", val);
1540                 REG_WRITE(ah, AR_NAV, 0);
1541         }
1542 }
1543 EXPORT_SYMBOL(ath9k_hw_check_nav);
1544
1545 bool ath9k_hw_check_alive(struct ath_hw *ah)
1546 {
1547         int count = 50;
1548         u32 reg, last_val;
1549
1550         if (AR_SREV_9300(ah))
1551                 return !ath9k_hw_detect_mac_hang(ah);
1552
1553         if (AR_SREV_9285_12_OR_LATER(ah))
1554                 return true;
1555
1556         last_val = REG_READ(ah, AR_OBS_BUS_1);
1557         do {
1558                 reg = REG_READ(ah, AR_OBS_BUS_1);
1559                 if (reg != last_val)
1560                         return true;
1561
1562                 udelay(1);
1563                 last_val = reg;
1564                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1565                         continue;
1566
1567                 switch (reg & 0x7E000B00) {
1568                 case 0x1E000000:
1569                 case 0x52000B00:
1570                 case 0x18000B00:
1571                         continue;
1572                 default:
1573                         return true;
1574                 }
1575         } while (count-- > 0);
1576
1577         return false;
1578 }
1579 EXPORT_SYMBOL(ath9k_hw_check_alive);
1580
1581 static void ath9k_hw_init_mfp(struct ath_hw *ah)
1582 {
1583         /* Setup MFP options for CCMP */
1584         if (AR_SREV_9280_20_OR_LATER(ah)) {
1585                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1586                  * frames when constructing CCMP AAD. */
1587                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1588                               0xc7ff);
1589                 ah->sw_mgmt_crypto = false;
1590         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1591                 /* Disable hardware crypto for management frames */
1592                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1593                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1594                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1595                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1596                 ah->sw_mgmt_crypto = true;
1597         } else {
1598                 ah->sw_mgmt_crypto = true;
1599         }
1600 }
1601
1602 static void ath9k_hw_reset_opmode(struct ath_hw *ah,
1603                                   u32 macStaId1, u32 saveDefAntenna)
1604 {
1605         struct ath_common *common = ath9k_hw_common(ah);
1606
1607         ENABLE_REGWRITE_BUFFER(ah);
1608
1609         REG_RMW(ah, AR_STA_ID1, macStaId1
1610                   | AR_STA_ID1_RTS_USE_DEF
1611                   | ah->sta_id1_defaults,
1612                   ~AR_STA_ID1_SADH_MASK);
1613         ath_hw_setbssidmask(common);
1614         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1615         ath9k_hw_write_associd(ah);
1616         REG_WRITE(ah, AR_ISR, ~0);
1617         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1618
1619         REGWRITE_BUFFER_FLUSH(ah);
1620
1621         ath9k_hw_set_operating_mode(ah, ah->opmode);
1622 }
1623
1624 static void ath9k_hw_init_queues(struct ath_hw *ah)
1625 {
1626         int i;
1627
1628         ENABLE_REGWRITE_BUFFER(ah);
1629
1630         for (i = 0; i < AR_NUM_DCU; i++)
1631                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1632
1633         REGWRITE_BUFFER_FLUSH(ah);
1634
1635         ah->intr_txqs = 0;
1636         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1637                 ath9k_hw_resettxqueue(ah, i);
1638 }
1639
1640 /*
1641  * For big endian systems turn on swapping for descriptors
1642  */
1643 static void ath9k_hw_init_desc(struct ath_hw *ah)
1644 {
1645         struct ath_common *common = ath9k_hw_common(ah);
1646
1647         if (AR_SREV_9100(ah)) {
1648                 u32 mask;
1649                 mask = REG_READ(ah, AR_CFG);
1650                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1651                         ath_dbg(common, RESET, "CFG Byte Swap Set 0x%x\n",
1652                                 mask);
1653                 } else {
1654                         mask = INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1655                         REG_WRITE(ah, AR_CFG, mask);
1656                         ath_dbg(common, RESET, "Setting CFG 0x%x\n",
1657                                 REG_READ(ah, AR_CFG));
1658                 }
1659         } else {
1660                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1661                         /* Configure AR9271 target WLAN */
1662                         if (AR_SREV_9271(ah))
1663                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1664                         else
1665                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1666                 }
1667 #ifdef __BIG_ENDIAN
1668                 else if (AR_SREV_9330(ah) || AR_SREV_9340(ah) ||
1669                          AR_SREV_9550(ah) || AR_SREV_9531(ah))
1670                         REG_RMW(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB, 0);
1671                 else
1672                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1673 #endif
1674         }
1675 }
1676
1677 /*
1678  * Fast channel change:
1679  * (Change synthesizer based on channel freq without resetting chip)
1680  */
1681 static int ath9k_hw_do_fastcc(struct ath_hw *ah, struct ath9k_channel *chan)
1682 {
1683         struct ath_common *common = ath9k_hw_common(ah);
1684         struct ath9k_hw_capabilities *pCap = &ah->caps;
1685         int ret;
1686
1687         if (AR_SREV_9280(ah) && common->bus_ops->ath_bus_type == ATH_PCI)
1688                 goto fail;
1689
1690         if (ah->chip_fullsleep)
1691                 goto fail;
1692
1693         if (!ah->curchan)
1694                 goto fail;
1695
1696         if (chan->channel == ah->curchan->channel)
1697                 goto fail;
1698
1699         if ((ah->curchan->channelFlags | chan->channelFlags) &
1700             (CHANNEL_HALF | CHANNEL_QUARTER))
1701                 goto fail;
1702
1703         /*
1704          * If cross-band fcc is not supoprted, bail out if channelFlags differ.
1705          */
1706         if (!(pCap->hw_caps & ATH9K_HW_CAP_FCC_BAND_SWITCH) &&
1707             ((chan->channelFlags ^ ah->curchan->channelFlags) & ~CHANNEL_HT))
1708                 goto fail;
1709
1710         if (!ath9k_hw_check_alive(ah))
1711                 goto fail;
1712
1713         /*
1714          * For AR9462, make sure that calibration data for
1715          * re-using are present.
1716          */
1717         if (AR_SREV_9462(ah) && (ah->caldata &&
1718                                  (!test_bit(TXIQCAL_DONE, &ah->caldata->cal_flags) ||
1719                                   !test_bit(TXCLCAL_DONE, &ah->caldata->cal_flags) ||
1720                                   !test_bit(RTT_DONE, &ah->caldata->cal_flags))))
1721                 goto fail;
1722
1723         ath_dbg(common, RESET, "FastChannelChange for %d -> %d\n",
1724                 ah->curchan->channel, chan->channel);
1725
1726         ret = ath9k_hw_channel_change(ah, chan);
1727         if (!ret)
1728                 goto fail;
1729
1730         if (ath9k_hw_mci_is_enabled(ah))
1731                 ar9003_mci_2g5g_switch(ah, false);
1732
1733         ath9k_hw_loadnf(ah, ah->curchan);
1734         ath9k_hw_start_nfcal(ah, true);
1735
1736         if (AR_SREV_9271(ah))
1737                 ar9002_hw_load_ani_reg(ah, chan);
1738
1739         return 0;
1740 fail:
1741         return -EINVAL;
1742 }
1743
1744 u32 ath9k_hw_get_tsf_offset(struct timespec *last, struct timespec *cur)
1745 {
1746         struct timespec ts;
1747         s64 usec;
1748
1749         if (!cur) {
1750                 getrawmonotonic(&ts);
1751                 cur = &ts;
1752         }
1753
1754         usec = cur->tv_sec * 1000000ULL + cur->tv_nsec / 1000;
1755         usec -= last->tv_sec * 1000000ULL + last->tv_nsec / 1000;
1756
1757         return (u32) usec;
1758 }
1759 EXPORT_SYMBOL(ath9k_hw_get_tsf_offset);
1760
1761 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1762                    struct ath9k_hw_cal_data *caldata, bool fastcc)
1763 {
1764         struct ath_common *common = ath9k_hw_common(ah);
1765         u32 saveLedState;
1766         u32 saveDefAntenna;
1767         u32 macStaId1;
1768         u64 tsf = 0;
1769         s64 usec = 0;
1770         int r;
1771         bool start_mci_reset = false;
1772         bool save_fullsleep = ah->chip_fullsleep;
1773
1774         if (ath9k_hw_mci_is_enabled(ah)) {
1775                 start_mci_reset = ar9003_mci_start_reset(ah, chan);
1776                 if (start_mci_reset)
1777                         return 0;
1778         }
1779
1780         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1781                 return -EIO;
1782
1783         if (ah->curchan && !ah->chip_fullsleep)
1784                 ath9k_hw_getnf(ah, ah->curchan);
1785
1786         ah->caldata = caldata;
1787         if (caldata && (chan->channel != caldata->channel ||
1788                         chan->channelFlags != caldata->channelFlags)) {
1789                 /* Operating channel changed, reset channel calibration data */
1790                 memset(caldata, 0, sizeof(*caldata));
1791                 ath9k_init_nfcal_hist_buffer(ah, chan);
1792         } else if (caldata) {
1793                 clear_bit(PAPRD_PACKET_SENT, &caldata->cal_flags);
1794         }
1795         ah->noise = ath9k_hw_getchan_noise(ah, chan, chan->noisefloor);
1796
1797         if (fastcc) {
1798                 r = ath9k_hw_do_fastcc(ah, chan);
1799                 if (!r)
1800                         return r;
1801         }
1802
1803         if (ath9k_hw_mci_is_enabled(ah))
1804                 ar9003_mci_stop_bt(ah, save_fullsleep);
1805
1806         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1807         if (saveDefAntenna == 0)
1808                 saveDefAntenna = 1;
1809
1810         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1811
1812         /* Save TSF before chip reset, a cold reset clears it */
1813         tsf = ath9k_hw_gettsf64(ah);
1814         usec = ktime_to_us(ktime_get_raw());
1815
1816         saveLedState = REG_READ(ah, AR_CFG_LED) &
1817                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1818                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1819
1820         ath9k_hw_mark_phy_inactive(ah);
1821
1822         ah->paprd_table_write_done = false;
1823
1824         /* Only required on the first reset */
1825         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1826                 REG_WRITE(ah,
1827                           AR9271_RESET_POWER_DOWN_CONTROL,
1828                           AR9271_RADIO_RF_RST);
1829                 udelay(50);
1830         }
1831
1832         if (!ath9k_hw_chip_reset(ah, chan)) {
1833                 ath_err(common, "Chip reset failed\n");
1834                 return -EINVAL;
1835         }
1836
1837         /* Only required on the first reset */
1838         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1839                 ah->htc_reset_init = false;
1840                 REG_WRITE(ah,
1841                           AR9271_RESET_POWER_DOWN_CONTROL,
1842                           AR9271_GATE_MAC_CTL);
1843                 udelay(50);
1844         }
1845
1846         /* Restore TSF */
1847         usec = ktime_to_us(ktime_get_raw()) - usec;
1848         ath9k_hw_settsf64(ah, tsf + usec);
1849
1850         if (AR_SREV_9280_20_OR_LATER(ah))
1851                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1852
1853         if (!AR_SREV_9300_20_OR_LATER(ah))
1854                 ar9002_hw_enable_async_fifo(ah);
1855
1856         r = ath9k_hw_process_ini(ah, chan);
1857         if (r)
1858                 return r;
1859
1860         ath9k_hw_set_rfmode(ah, chan);
1861
1862         if (ath9k_hw_mci_is_enabled(ah))
1863                 ar9003_mci_reset(ah, false, IS_CHAN_2GHZ(chan), save_fullsleep);
1864
1865         /*
1866          * Some AR91xx SoC devices frequently fail to accept TSF writes
1867          * right after the chip reset. When that happens, write a new
1868          * value after the initvals have been applied, with an offset
1869          * based on measured time difference
1870          */
1871         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1872                 tsf += 1500;
1873                 ath9k_hw_settsf64(ah, tsf);
1874         }
1875
1876         ath9k_hw_init_mfp(ah);
1877
1878         ath9k_hw_set_delta_slope(ah, chan);
1879         ath9k_hw_spur_mitigate_freq(ah, chan);
1880         ah->eep_ops->set_board_values(ah, chan);
1881
1882         ath9k_hw_reset_opmode(ah, macStaId1, saveDefAntenna);
1883
1884         r = ath9k_hw_rf_set_freq(ah, chan);
1885         if (r)
1886                 return r;
1887
1888         ath9k_hw_set_clockrate(ah);
1889
1890         ath9k_hw_init_queues(ah);
1891         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1892         ath9k_hw_ani_cache_ini_regs(ah);
1893         ath9k_hw_init_qos(ah);
1894
1895         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1896                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1897
1898         ath9k_hw_init_global_settings(ah);
1899
1900         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1901                 REG_SET_BIT(ah, AR_MAC_PCU_LOGIC_ANALYZER,
1902                             AR_MAC_PCU_LOGIC_ANALYZER_DISBUG20768);
1903                 REG_RMW_FIELD(ah, AR_AHB_MODE, AR_AHB_CUSTOM_BURST_EN,
1904                               AR_AHB_CUSTOM_BURST_ASYNC_FIFO_VAL);
1905                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1906                             AR_PCU_MISC_MODE2_ENABLE_AGGWEP);
1907         }
1908
1909         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
1910
1911         ath9k_hw_set_dma(ah);
1912
1913         if (!ath9k_hw_mci_is_enabled(ah))
1914                 REG_WRITE(ah, AR_OBS, 8);
1915
1916         if (ah->config.rx_intr_mitigation) {
1917                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, ah->config.rimt_last);
1918                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, ah->config.rimt_first);
1919         }
1920
1921         if (ah->config.tx_intr_mitigation) {
1922                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1923                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1924         }
1925
1926         ath9k_hw_init_bb(ah, chan);
1927
1928         if (caldata) {
1929                 clear_bit(TXIQCAL_DONE, &caldata->cal_flags);
1930                 clear_bit(TXCLCAL_DONE, &caldata->cal_flags);
1931         }
1932         if (!ath9k_hw_init_cal(ah, chan))
1933                 return -EIO;
1934
1935         if (ath9k_hw_mci_is_enabled(ah) && ar9003_mci_end_reset(ah, chan, caldata))
1936                 return -EIO;
1937
1938         ENABLE_REGWRITE_BUFFER(ah);
1939
1940         ath9k_hw_restore_chainmask(ah);
1941         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1942
1943         REGWRITE_BUFFER_FLUSH(ah);
1944
1945         ath9k_hw_init_desc(ah);
1946
1947         if (ath9k_hw_btcoex_is_enabled(ah))
1948                 ath9k_hw_btcoex_enable(ah);
1949
1950         if (ath9k_hw_mci_is_enabled(ah))
1951                 ar9003_mci_check_bt(ah);
1952
1953         ath9k_hw_loadnf(ah, chan);
1954         ath9k_hw_start_nfcal(ah, true);
1955
1956         if (AR_SREV_9300_20_OR_LATER(ah))
1957                 ar9003_hw_bb_watchdog_config(ah);
1958
1959         if (ah->config.hw_hang_checks & HW_PHYRESTART_CLC_WAR)
1960                 ar9003_hw_disable_phy_restart(ah);
1961
1962         ath9k_hw_apply_gpio_override(ah);
1963
1964         if (AR_SREV_9565(ah) && common->bt_ant_diversity)
1965                 REG_SET_BIT(ah, AR_BTCOEX_WL_LNADIV, AR_BTCOEX_WL_LNADIV_FORCE_ON);
1966
1967         if (ah->hw->conf.radar_enabled) {
1968                 /* set HW specific DFS configuration */
1969                 ah->radar_conf.ext_channel = IS_CHAN_HT40(chan);
1970                 ath9k_hw_set_radar_params(ah);
1971         }
1972
1973         return 0;
1974 }
1975 EXPORT_SYMBOL(ath9k_hw_reset);
1976
1977 /******************************/
1978 /* Power Management (Chipset) */
1979 /******************************/
1980
1981 /*
1982  * Notify Power Mgt is disabled in self-generated frames.
1983  * If requested, force chip to sleep.
1984  */
1985 static void ath9k_set_power_sleep(struct ath_hw *ah)
1986 {
1987         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1988
1989         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
1990                 REG_CLR_BIT(ah, AR_TIMER_MODE, 0xff);
1991                 REG_CLR_BIT(ah, AR_NDP2_TIMER_MODE, 0xff);
1992                 REG_CLR_BIT(ah, AR_SLP32_INC, 0xfffff);
1993                 /* xxx Required for WLAN only case ? */
1994                 REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, 0);
1995                 udelay(100);
1996         }
1997
1998         /*
1999          * Clear the RTC force wake bit to allow the
2000          * mac to go to sleep.
2001          */
2002         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2003
2004         if (ath9k_hw_mci_is_enabled(ah))
2005                 udelay(100);
2006
2007         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
2008                 REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
2009
2010         /* Shutdown chip. Active low */
2011         if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah)) {
2012                 REG_CLR_BIT(ah, AR_RTC_RESET, AR_RTC_RESET_EN);
2013                 udelay(2);
2014         }
2015
2016         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
2017         if (AR_SREV_9300_20_OR_LATER(ah))
2018                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2019 }
2020
2021 /*
2022  * Notify Power Management is enabled in self-generating
2023  * frames. If request, set power mode of chip to
2024  * auto/normal.  Duration in units of 128us (1/8 TU).
2025  */
2026 static void ath9k_set_power_network_sleep(struct ath_hw *ah)
2027 {
2028         struct ath9k_hw_capabilities *pCap = &ah->caps;
2029
2030         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2031
2032         if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
2033                 /* Set WakeOnInterrupt bit; clear ForceWake bit */
2034                 REG_WRITE(ah, AR_RTC_FORCE_WAKE,
2035                           AR_RTC_FORCE_WAKE_ON_INT);
2036         } else {
2037
2038                 /* When chip goes into network sleep, it could be waken
2039                  * up by MCI_INT interrupt caused by BT's HW messages
2040                  * (LNA_xxx, CONT_xxx) which chould be in a very fast
2041                  * rate (~100us). This will cause chip to leave and
2042                  * re-enter network sleep mode frequently, which in
2043                  * consequence will have WLAN MCI HW to generate lots of
2044                  * SYS_WAKING and SYS_SLEEPING messages which will make
2045                  * BT CPU to busy to process.
2046                  */
2047                 if (ath9k_hw_mci_is_enabled(ah))
2048                         REG_CLR_BIT(ah, AR_MCI_INTERRUPT_RX_MSG_EN,
2049                                     AR_MCI_INTERRUPT_RX_HW_MSG_MASK);
2050                 /*
2051                  * Clear the RTC force wake bit to allow the
2052                  * mac to go to sleep.
2053                  */
2054                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2055
2056                 if (ath9k_hw_mci_is_enabled(ah))
2057                         udelay(30);
2058         }
2059
2060         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
2061         if (AR_SREV_9300_20_OR_LATER(ah))
2062                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2063 }
2064
2065 static bool ath9k_hw_set_power_awake(struct ath_hw *ah)
2066 {
2067         u32 val;
2068         int i;
2069
2070         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
2071         if (AR_SREV_9300_20_OR_LATER(ah)) {
2072                 REG_WRITE(ah, AR_WA, ah->WARegVal);
2073                 udelay(10);
2074         }
2075
2076         if ((REG_READ(ah, AR_RTC_STATUS) &
2077              AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
2078                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
2079                         return false;
2080                 }
2081                 if (!AR_SREV_9300_20_OR_LATER(ah))
2082                         ath9k_hw_init_pll(ah, NULL);
2083         }
2084         if (AR_SREV_9100(ah))
2085                 REG_SET_BIT(ah, AR_RTC_RESET,
2086                             AR_RTC_RESET_EN);
2087
2088         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2089                     AR_RTC_FORCE_WAKE_EN);
2090         if (AR_SREV_9100(ah))
2091                 mdelay(10);
2092         else
2093                 udelay(50);
2094
2095         for (i = POWER_UP_TIME / 50; i > 0; i--) {
2096                 val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
2097                 if (val == AR_RTC_STATUS_ON)
2098                         break;
2099                 udelay(50);
2100                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2101                             AR_RTC_FORCE_WAKE_EN);
2102         }
2103         if (i == 0) {
2104                 ath_err(ath9k_hw_common(ah),
2105                         "Failed to wakeup in %uus\n",
2106                         POWER_UP_TIME / 20);
2107                 return false;
2108         }
2109
2110         if (ath9k_hw_mci_is_enabled(ah))
2111                 ar9003_mci_set_power_awake(ah);
2112
2113         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2114
2115         return true;
2116 }
2117
2118 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
2119 {
2120         struct ath_common *common = ath9k_hw_common(ah);
2121         int status = true;
2122         static const char *modes[] = {
2123                 "AWAKE",
2124                 "FULL-SLEEP",
2125                 "NETWORK SLEEP",
2126                 "UNDEFINED"
2127         };
2128
2129         if (ah->power_mode == mode)
2130                 return status;
2131
2132         ath_dbg(common, RESET, "%s -> %s\n",
2133                 modes[ah->power_mode], modes[mode]);
2134
2135         switch (mode) {
2136         case ATH9K_PM_AWAKE:
2137                 status = ath9k_hw_set_power_awake(ah);
2138                 break;
2139         case ATH9K_PM_FULL_SLEEP:
2140                 if (ath9k_hw_mci_is_enabled(ah))
2141                         ar9003_mci_set_full_sleep(ah);
2142
2143                 ath9k_set_power_sleep(ah);
2144                 ah->chip_fullsleep = true;
2145                 break;
2146         case ATH9K_PM_NETWORK_SLEEP:
2147                 ath9k_set_power_network_sleep(ah);
2148                 break;
2149         default:
2150                 ath_err(common, "Unknown power mode %u\n", mode);
2151                 return false;
2152         }
2153         ah->power_mode = mode;
2154
2155         /*
2156          * XXX: If this warning never comes up after a while then
2157          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
2158          * ath9k_hw_setpower() return type void.
2159          */
2160
2161         if (!(ah->ah_flags & AH_UNPLUGGED))
2162                 ATH_DBG_WARN_ON_ONCE(!status);
2163
2164         return status;
2165 }
2166 EXPORT_SYMBOL(ath9k_hw_setpower);
2167
2168 /*******************/
2169 /* Beacon Handling */
2170 /*******************/
2171
2172 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
2173 {
2174         int flags = 0;
2175
2176         ENABLE_REGWRITE_BUFFER(ah);
2177
2178         switch (ah->opmode) {
2179         case NL80211_IFTYPE_ADHOC:
2180                 REG_SET_BIT(ah, AR_TXCFG,
2181                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
2182         case NL80211_IFTYPE_MESH_POINT:
2183         case NL80211_IFTYPE_AP:
2184                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
2185                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
2186                           TU_TO_USEC(ah->config.dma_beacon_response_time));
2187                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
2188                           TU_TO_USEC(ah->config.sw_beacon_response_time));
2189                 flags |=
2190                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
2191                 break;
2192         default:
2193                 ath_dbg(ath9k_hw_common(ah), BEACON,
2194                         "%s: unsupported opmode: %d\n", __func__, ah->opmode);
2195                 return;
2196                 break;
2197         }
2198
2199         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
2200         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
2201         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
2202
2203         REGWRITE_BUFFER_FLUSH(ah);
2204
2205         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
2206 }
2207 EXPORT_SYMBOL(ath9k_hw_beaconinit);
2208
2209 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
2210                                     const struct ath9k_beacon_state *bs)
2211 {
2212         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
2213         struct ath9k_hw_capabilities *pCap = &ah->caps;
2214         struct ath_common *common = ath9k_hw_common(ah);
2215
2216         ENABLE_REGWRITE_BUFFER(ah);
2217
2218         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, bs->bs_nexttbtt);
2219         REG_WRITE(ah, AR_BEACON_PERIOD, bs->bs_intval);
2220         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, bs->bs_intval);
2221
2222         REGWRITE_BUFFER_FLUSH(ah);
2223
2224         REG_RMW_FIELD(ah, AR_RSSI_THR,
2225                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
2226
2227         beaconintval = bs->bs_intval;
2228
2229         if (bs->bs_sleepduration > beaconintval)
2230                 beaconintval = bs->bs_sleepduration;
2231
2232         dtimperiod = bs->bs_dtimperiod;
2233         if (bs->bs_sleepduration > dtimperiod)
2234                 dtimperiod = bs->bs_sleepduration;
2235
2236         if (beaconintval == dtimperiod)
2237                 nextTbtt = bs->bs_nextdtim;
2238         else
2239                 nextTbtt = bs->bs_nexttbtt;
2240
2241         ath_dbg(common, BEACON, "next DTIM %d\n", bs->bs_nextdtim);
2242         ath_dbg(common, BEACON, "next beacon %d\n", nextTbtt);
2243         ath_dbg(common, BEACON, "beacon period %d\n", beaconintval);
2244         ath_dbg(common, BEACON, "DTIM period %d\n", dtimperiod);
2245
2246         ENABLE_REGWRITE_BUFFER(ah);
2247
2248         REG_WRITE(ah, AR_NEXT_DTIM, bs->bs_nextdtim - SLEEP_SLOP);
2249         REG_WRITE(ah, AR_NEXT_TIM, nextTbtt - SLEEP_SLOP);
2250
2251         REG_WRITE(ah, AR_SLEEP1,
2252                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
2253                   | AR_SLEEP1_ASSUME_DTIM);
2254
2255         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
2256                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
2257         else
2258                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
2259
2260         REG_WRITE(ah, AR_SLEEP2,
2261                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
2262
2263         REG_WRITE(ah, AR_TIM_PERIOD, beaconintval);
2264         REG_WRITE(ah, AR_DTIM_PERIOD, dtimperiod);
2265
2266         REGWRITE_BUFFER_FLUSH(ah);
2267
2268         REG_SET_BIT(ah, AR_TIMER_MODE,
2269                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
2270                     AR_DTIM_TIMER_EN);
2271
2272         /* TSF Out of Range Threshold */
2273         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
2274 }
2275 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
2276
2277 /*******************/
2278 /* HW Capabilities */
2279 /*******************/
2280
2281 static u8 fixup_chainmask(u8 chip_chainmask, u8 eeprom_chainmask)
2282 {
2283         eeprom_chainmask &= chip_chainmask;
2284         if (eeprom_chainmask)
2285                 return eeprom_chainmask;
2286         else
2287                 return chip_chainmask;
2288 }
2289
2290 /**
2291  * ath9k_hw_dfs_tested - checks if DFS has been tested with used chipset
2292  * @ah: the atheros hardware data structure
2293  *
2294  * We enable DFS support upstream on chipsets which have passed a series
2295  * of tests. The testing requirements are going to be documented. Desired
2296  * test requirements are documented at:
2297  *
2298  * http://wireless.kernel.org/en/users/Drivers/ath9k/dfs
2299  *
2300  * Once a new chipset gets properly tested an individual commit can be used
2301  * to document the testing for DFS for that chipset.
2302  */
2303 static bool ath9k_hw_dfs_tested(struct ath_hw *ah)
2304 {
2305
2306         switch (ah->hw_version.macVersion) {
2307         /* for temporary testing DFS with 9280 */
2308         case AR_SREV_VERSION_9280:
2309         /* AR9580 will likely be our first target to get testing on */
2310         case AR_SREV_VERSION_9580:
2311                 return true;
2312         default:
2313                 return false;
2314         }
2315 }
2316
2317 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
2318 {
2319         struct ath9k_hw_capabilities *pCap = &ah->caps;
2320         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2321         struct ath_common *common = ath9k_hw_common(ah);
2322         unsigned int chip_chainmask;
2323
2324         u16 eeval;
2325         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
2326
2327         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
2328         regulatory->current_rd = eeval;
2329
2330         if (ah->opmode != NL80211_IFTYPE_AP &&
2331             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
2332                 if (regulatory->current_rd == 0x64 ||
2333                     regulatory->current_rd == 0x65)
2334                         regulatory->current_rd += 5;
2335                 else if (regulatory->current_rd == 0x41)
2336                         regulatory->current_rd = 0x43;
2337                 ath_dbg(common, REGULATORY, "regdomain mapped to 0x%x\n",
2338                         regulatory->current_rd);
2339         }
2340
2341         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
2342         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
2343                 ath_err(common,
2344                         "no band has been marked as supported in EEPROM\n");
2345                 return -EINVAL;
2346         }
2347
2348         if (eeval & AR5416_OPFLAGS_11A)
2349                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
2350
2351         if (eeval & AR5416_OPFLAGS_11G)
2352                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
2353
2354         if (AR_SREV_9485(ah) ||
2355             AR_SREV_9285(ah) ||
2356             AR_SREV_9330(ah) ||
2357             AR_SREV_9565(ah))
2358                 chip_chainmask = 1;
2359         else if (AR_SREV_9462(ah))
2360                 chip_chainmask = 3;
2361         else if (!AR_SREV_9280_20_OR_LATER(ah))
2362                 chip_chainmask = 7;
2363         else if (!AR_SREV_9300_20_OR_LATER(ah) || AR_SREV_9340(ah))
2364                 chip_chainmask = 3;
2365         else
2366                 chip_chainmask = 7;
2367
2368         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
2369         /*
2370          * For AR9271 we will temporarilly uses the rx chainmax as read from
2371          * the EEPROM.
2372          */
2373         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
2374             !(eeval & AR5416_OPFLAGS_11A) &&
2375             !(AR_SREV_9271(ah)))
2376                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
2377                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
2378         else if (AR_SREV_9100(ah))
2379                 pCap->rx_chainmask = 0x7;
2380         else
2381                 /* Use rx_chainmask from EEPROM. */
2382                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
2383
2384         pCap->tx_chainmask = fixup_chainmask(chip_chainmask, pCap->tx_chainmask);
2385         pCap->rx_chainmask = fixup_chainmask(chip_chainmask, pCap->rx_chainmask);
2386         ah->txchainmask = pCap->tx_chainmask;
2387         ah->rxchainmask = pCap->rx_chainmask;
2388
2389         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
2390
2391         /* enable key search for every frame in an aggregate */
2392         if (AR_SREV_9300_20_OR_LATER(ah))
2393                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
2394
2395         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
2396
2397         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
2398                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
2399         else
2400                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
2401
2402         if (AR_SREV_9271(ah))
2403                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2404         else if (AR_DEVID_7010(ah))
2405                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
2406         else if (AR_SREV_9300_20_OR_LATER(ah))
2407                 pCap->num_gpio_pins = AR9300_NUM_GPIO;
2408         else if (AR_SREV_9287_11_OR_LATER(ah))
2409                 pCap->num_gpio_pins = AR9287_NUM_GPIO;
2410         else if (AR_SREV_9285_12_OR_LATER(ah))
2411                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2412         else if (AR_SREV_9280_20_OR_LATER(ah))
2413                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2414         else
2415                 pCap->num_gpio_pins = AR_NUM_GPIO;
2416
2417         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah))
2418                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2419         else
2420                 pCap->rts_aggr_limit = (8 * 1024);
2421
2422 #ifdef CONFIG_ATH9K_RFKILL
2423         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2424         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2425                 ah->rfkill_gpio =
2426                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2427                 ah->rfkill_polarity =
2428                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2429
2430                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2431         }
2432 #endif
2433         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
2434                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2435         else
2436                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2437
2438         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2439                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2440         else
2441                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2442
2443         if (AR_SREV_9300_20_OR_LATER(ah)) {
2444                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
2445                 if (!AR_SREV_9330(ah) && !AR_SREV_9485(ah) && !AR_SREV_9565(ah))
2446                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
2447
2448                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2449                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2450                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2451                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2452                 pCap->txs_len = sizeof(struct ar9003_txs);
2453         } else {
2454                 pCap->tx_desc_len = sizeof(struct ath_desc);
2455                 if (AR_SREV_9280_20(ah))
2456                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
2457         }
2458
2459         if (AR_SREV_9300_20_OR_LATER(ah))
2460                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2461
2462         if (AR_SREV_9300_20_OR_LATER(ah))
2463                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
2464
2465         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
2466                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
2467
2468         if (AR_SREV_9285(ah)) {
2469                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
2470                         ant_div_ctl1 =
2471                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2472                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1)) {
2473                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2474                                 ath_info(common, "Enable LNA combining\n");
2475                         }
2476                 }
2477         }
2478
2479         if (AR_SREV_9300_20_OR_LATER(ah)) {
2480                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2481                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
2482         }
2483
2484         if (AR_SREV_9330(ah) || AR_SREV_9485(ah) || AR_SREV_9565(ah)) {
2485                 ant_div_ctl1 = ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2486                 if ((ant_div_ctl1 >> 0x6) == 0x3) {
2487                         pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2488                         ath_info(common, "Enable LNA combining\n");
2489                 }
2490         }
2491
2492         if (ath9k_hw_dfs_tested(ah))
2493                 pCap->hw_caps |= ATH9K_HW_CAP_DFS;
2494
2495         tx_chainmask = pCap->tx_chainmask;
2496         rx_chainmask = pCap->rx_chainmask;
2497         while (tx_chainmask || rx_chainmask) {
2498                 if (tx_chainmask & BIT(0))
2499                         pCap->max_txchains++;
2500                 if (rx_chainmask & BIT(0))
2501                         pCap->max_rxchains++;
2502
2503                 tx_chainmask >>= 1;
2504                 rx_chainmask >>= 1;
2505         }
2506
2507         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2508                 if (!(ah->ent_mode & AR_ENT_OTP_49GHZ_DISABLE))
2509                         pCap->hw_caps |= ATH9K_HW_CAP_MCI;
2510
2511                 if (AR_SREV_9462_20_OR_LATER(ah))
2512                         pCap->hw_caps |= ATH9K_HW_CAP_RTT;
2513         }
2514
2515         if (AR_SREV_9462(ah))
2516                 pCap->hw_caps |= ATH9K_HW_WOW_DEVICE_CAPABLE;
2517
2518         if (AR_SREV_9300_20_OR_LATER(ah) &&
2519             ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
2520                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
2521
2522         return 0;
2523 }
2524
2525 /****************************/
2526 /* GPIO / RFKILL / Antennae */
2527 /****************************/
2528
2529 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2530                                          u32 gpio, u32 type)
2531 {
2532         int addr;
2533         u32 gpio_shift, tmp;
2534
2535         if (gpio > 11)
2536                 addr = AR_GPIO_OUTPUT_MUX3;
2537         else if (gpio > 5)
2538                 addr = AR_GPIO_OUTPUT_MUX2;
2539         else
2540                 addr = AR_GPIO_OUTPUT_MUX1;
2541
2542         gpio_shift = (gpio % 6) * 5;
2543
2544         if (AR_SREV_9280_20_OR_LATER(ah)
2545             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2546                 REG_RMW(ah, addr, (type << gpio_shift),
2547                         (0x1f << gpio_shift));
2548         } else {
2549                 tmp = REG_READ(ah, addr);
2550                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2551                 tmp &= ~(0x1f << gpio_shift);
2552                 tmp |= (type << gpio_shift);
2553                 REG_WRITE(ah, addr, tmp);
2554         }
2555 }
2556
2557 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2558 {
2559         u32 gpio_shift;
2560
2561         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2562
2563         if (AR_DEVID_7010(ah)) {
2564                 gpio_shift = gpio;
2565                 REG_RMW(ah, AR7010_GPIO_OE,
2566                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2567                         (AR7010_GPIO_OE_MASK << gpio_shift));
2568                 return;
2569         }
2570
2571         gpio_shift = gpio << 1;
2572         REG_RMW(ah,
2573                 AR_GPIO_OE_OUT,
2574                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2575                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2576 }
2577 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2578
2579 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2580 {
2581 #define MS_REG_READ(x, y) \
2582         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2583
2584         if (gpio >= ah->caps.num_gpio_pins)
2585                 return 0xffffffff;
2586
2587         if (AR_DEVID_7010(ah)) {
2588                 u32 val;
2589                 val = REG_READ(ah, AR7010_GPIO_IN);
2590                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2591         } else if (AR_SREV_9300_20_OR_LATER(ah))
2592                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2593                         AR_GPIO_BIT(gpio)) != 0;
2594         else if (AR_SREV_9271(ah))
2595                 return MS_REG_READ(AR9271, gpio) != 0;
2596         else if (AR_SREV_9287_11_OR_LATER(ah))
2597                 return MS_REG_READ(AR9287, gpio) != 0;
2598         else if (AR_SREV_9285_12_OR_LATER(ah))
2599                 return MS_REG_READ(AR9285, gpio) != 0;
2600         else if (AR_SREV_9280_20_OR_LATER(ah))
2601                 return MS_REG_READ(AR928X, gpio) != 0;
2602         else
2603                 return MS_REG_READ(AR, gpio) != 0;
2604 }
2605 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2606
2607 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2608                          u32 ah_signal_type)
2609 {
2610         u32 gpio_shift;
2611
2612         if (AR_DEVID_7010(ah)) {
2613                 gpio_shift = gpio;
2614                 REG_RMW(ah, AR7010_GPIO_OE,
2615                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2616                         (AR7010_GPIO_OE_MASK << gpio_shift));
2617                 return;
2618         }
2619
2620         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2621         gpio_shift = 2 * gpio;
2622         REG_RMW(ah,
2623                 AR_GPIO_OE_OUT,
2624                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2625                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2626 }
2627 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2628
2629 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2630 {
2631         if (AR_DEVID_7010(ah)) {
2632                 val = val ? 0 : 1;
2633                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2634                         AR_GPIO_BIT(gpio));
2635                 return;
2636         }
2637
2638         if (AR_SREV_9271(ah))
2639                 val = ~val;
2640
2641         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2642                 AR_GPIO_BIT(gpio));
2643 }
2644 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2645
2646 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2647 {
2648         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2649 }
2650 EXPORT_SYMBOL(ath9k_hw_setantenna);
2651
2652 /*********************/
2653 /* General Operation */
2654 /*********************/
2655
2656 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2657 {
2658         u32 bits = REG_READ(ah, AR_RX_FILTER);
2659         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2660
2661         if (phybits & AR_PHY_ERR_RADAR)
2662                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2663         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2664                 bits |= ATH9K_RX_FILTER_PHYERR;
2665
2666         return bits;
2667 }
2668 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2669
2670 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2671 {
2672         u32 phybits;
2673
2674         ENABLE_REGWRITE_BUFFER(ah);
2675
2676         if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
2677                 bits |= ATH9K_RX_FILTER_CONTROL_WRAPPER;
2678
2679         REG_WRITE(ah, AR_RX_FILTER, bits);
2680
2681         phybits = 0;
2682         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2683                 phybits |= AR_PHY_ERR_RADAR;
2684         if (bits & ATH9K_RX_FILTER_PHYERR)
2685                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2686         REG_WRITE(ah, AR_PHY_ERR, phybits);
2687
2688         if (phybits)
2689                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2690         else
2691                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2692
2693         REGWRITE_BUFFER_FLUSH(ah);
2694 }
2695 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2696
2697 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2698 {
2699         if (ath9k_hw_mci_is_enabled(ah))
2700                 ar9003_mci_bt_gain_ctrl(ah);
2701
2702         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2703                 return false;
2704
2705         ath9k_hw_init_pll(ah, NULL);
2706         ah->htc_reset_init = true;
2707         return true;
2708 }
2709 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2710
2711 bool ath9k_hw_disable(struct ath_hw *ah)
2712 {
2713         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2714                 return false;
2715
2716         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2717                 return false;
2718
2719         ath9k_hw_init_pll(ah, NULL);
2720         return true;
2721 }
2722 EXPORT_SYMBOL(ath9k_hw_disable);
2723
2724 static int get_antenna_gain(struct ath_hw *ah, struct ath9k_channel *chan)
2725 {
2726         enum eeprom_param gain_param;
2727
2728         if (IS_CHAN_2GHZ(chan))
2729                 gain_param = EEP_ANTENNA_GAIN_2G;
2730         else
2731                 gain_param = EEP_ANTENNA_GAIN_5G;
2732
2733         return ah->eep_ops->get_eeprom(ah, gain_param);
2734 }
2735
2736 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan,
2737                             bool test)
2738 {
2739         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2740         struct ieee80211_channel *channel;
2741         int chan_pwr, new_pwr, max_gain;
2742         int ant_gain, ant_reduction = 0;
2743
2744         if (!chan)
2745                 return;
2746
2747         channel = chan->chan;
2748         chan_pwr = min_t(int, channel->max_power * 2, MAX_RATE_POWER);
2749         new_pwr = min_t(int, chan_pwr, reg->power_limit);
2750         max_gain = chan_pwr - new_pwr + channel->max_antenna_gain * 2;
2751
2752         ant_gain = get_antenna_gain(ah, chan);
2753         if (ant_gain > max_gain)
2754                 ant_reduction = ant_gain - max_gain;
2755
2756         ah->eep_ops->set_txpower(ah, chan,
2757                                  ath9k_regd_get_ctl(reg, chan),
2758                                  ant_reduction, new_pwr, test);
2759 }
2760
2761 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2762 {
2763         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2764         struct ath9k_channel *chan = ah->curchan;
2765         struct ieee80211_channel *channel = chan->chan;
2766
2767         reg->power_limit = min_t(u32, limit, MAX_RATE_POWER);
2768         if (test)
2769                 channel->max_power = MAX_RATE_POWER / 2;
2770
2771         ath9k_hw_apply_txpower(ah, chan, test);
2772
2773         if (test)
2774                 channel->max_power = DIV_ROUND_UP(reg->max_power_level, 2);
2775 }
2776 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2777
2778 void ath9k_hw_setopmode(struct ath_hw *ah)
2779 {
2780         ath9k_hw_set_operating_mode(ah, ah->opmode);
2781 }
2782 EXPORT_SYMBOL(ath9k_hw_setopmode);
2783
2784 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2785 {
2786         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2787         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2788 }
2789 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2790
2791 void ath9k_hw_write_associd(struct ath_hw *ah)
2792 {
2793         struct ath_common *common = ath9k_hw_common(ah);
2794
2795         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2796         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2797                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2798 }
2799 EXPORT_SYMBOL(ath9k_hw_write_associd);
2800
2801 #define ATH9K_MAX_TSF_READ 10
2802
2803 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2804 {
2805         u32 tsf_lower, tsf_upper1, tsf_upper2;
2806         int i;
2807
2808         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2809         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2810                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2811                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2812                 if (tsf_upper2 == tsf_upper1)
2813                         break;
2814                 tsf_upper1 = tsf_upper2;
2815         }
2816
2817         WARN_ON( i == ATH9K_MAX_TSF_READ );
2818
2819         return (((u64)tsf_upper1 << 32) | tsf_lower);
2820 }
2821 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2822
2823 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2824 {
2825         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2826         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2827 }
2828 EXPORT_SYMBOL(ath9k_hw_settsf64);
2829
2830 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2831 {
2832         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2833                            AH_TSF_WRITE_TIMEOUT))
2834                 ath_dbg(ath9k_hw_common(ah), RESET,
2835                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2836
2837         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2838 }
2839 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2840
2841 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, bool set)
2842 {
2843         if (set)
2844                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2845         else
2846                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2847 }
2848 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2849
2850 void ath9k_hw_set11nmac2040(struct ath_hw *ah, struct ath9k_channel *chan)
2851 {
2852         u32 macmode;
2853
2854         if (IS_CHAN_HT40(chan) && !ah->config.cwm_ignore_extcca)
2855                 macmode = AR_2040_JOINED_RX_CLEAR;
2856         else
2857                 macmode = 0;
2858
2859         REG_WRITE(ah, AR_2040_MODE, macmode);
2860 }
2861
2862 /* HW Generic timers configuration */
2863
2864 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2865 {
2866         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2867         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2868         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2869         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2870         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2871         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2872         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2873         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2874         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2875         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2876                                 AR_NDP2_TIMER_MODE, 0x0002},
2877         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2878                                 AR_NDP2_TIMER_MODE, 0x0004},
2879         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2880                                 AR_NDP2_TIMER_MODE, 0x0008},
2881         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2882                                 AR_NDP2_TIMER_MODE, 0x0010},
2883         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2884                                 AR_NDP2_TIMER_MODE, 0x0020},
2885         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2886                                 AR_NDP2_TIMER_MODE, 0x0040},
2887         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2888                                 AR_NDP2_TIMER_MODE, 0x0080}
2889 };
2890
2891 /* HW generic timer primitives */
2892
2893 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2894 {
2895         return REG_READ(ah, AR_TSF_L32);
2896 }
2897 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2898
2899 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2900                                           void (*trigger)(void *),
2901                                           void (*overflow)(void *),
2902                                           void *arg,
2903                                           u8 timer_index)
2904 {
2905         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2906         struct ath_gen_timer *timer;
2907
2908         if ((timer_index < AR_FIRST_NDP_TIMER) ||
2909                 (timer_index >= ATH_MAX_GEN_TIMER))
2910                 return NULL;
2911
2912         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2913         if (timer == NULL)
2914                 return NULL;
2915
2916         /* allocate a hardware generic timer slot */
2917         timer_table->timers[timer_index] = timer;
2918         timer->index = timer_index;
2919         timer->trigger = trigger;
2920         timer->overflow = overflow;
2921         timer->arg = arg;
2922
2923         return timer;
2924 }
2925 EXPORT_SYMBOL(ath_gen_timer_alloc);
2926
2927 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2928                               struct ath_gen_timer *timer,
2929                               u32 timer_next,
2930                               u32 timer_period)
2931 {
2932         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2933         u32 mask = 0;
2934
2935         timer_table->timer_mask |= BIT(timer->index);
2936
2937         /*
2938          * Program generic timer registers
2939          */
2940         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2941                  timer_next);
2942         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2943                   timer_period);
2944         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2945                     gen_tmr_configuration[timer->index].mode_mask);
2946
2947         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2948                 /*
2949                  * Starting from AR9462, each generic timer can select which tsf
2950                  * to use. But we still follow the old rule, 0 - 7 use tsf and
2951                  * 8 - 15  use tsf2.
2952                  */
2953                 if ((timer->index < AR_GEN_TIMER_BANK_1_LEN))
2954                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
2955                                        (1 << timer->index));
2956                 else
2957                         REG_SET_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
2958                                        (1 << timer->index));
2959         }
2960
2961         if (timer->trigger)
2962                 mask |= SM(AR_GENTMR_BIT(timer->index),
2963                            AR_IMR_S5_GENTIMER_TRIG);
2964         if (timer->overflow)
2965                 mask |= SM(AR_GENTMR_BIT(timer->index),
2966                            AR_IMR_S5_GENTIMER_THRESH);
2967
2968         REG_SET_BIT(ah, AR_IMR_S5, mask);
2969
2970         if ((ah->imask & ATH9K_INT_GENTIMER) == 0) {
2971                 ah->imask |= ATH9K_INT_GENTIMER;
2972                 ath9k_hw_set_interrupts(ah);
2973         }
2974 }
2975 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2976
2977 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2978 {
2979         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2980
2981         /* Clear generic timer enable bits. */
2982         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2983                         gen_tmr_configuration[timer->index].mode_mask);
2984
2985         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2986                 /*
2987                  * Need to switch back to TSF if it was using TSF2.
2988                  */
2989                 if ((timer->index >= AR_GEN_TIMER_BANK_1_LEN)) {
2990                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
2991                                     (1 << timer->index));
2992                 }
2993         }
2994
2995         /* Disable both trigger and thresh interrupt masks */
2996         REG_CLR_BIT(ah, AR_IMR_S5,
2997                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2998                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2999
3000         timer_table->timer_mask &= ~BIT(timer->index);
3001
3002         if (timer_table->timer_mask == 0) {
3003                 ah->imask &= ~ATH9K_INT_GENTIMER;
3004                 ath9k_hw_set_interrupts(ah);
3005         }
3006 }
3007 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
3008
3009 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
3010 {
3011         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3012
3013         /* free the hardware generic timer slot */
3014         timer_table->timers[timer->index] = NULL;
3015         kfree(timer);
3016 }
3017 EXPORT_SYMBOL(ath_gen_timer_free);
3018
3019 /*
3020  * Generic Timer Interrupts handling
3021  */
3022 void ath_gen_timer_isr(struct ath_hw *ah)
3023 {
3024         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3025         struct ath_gen_timer *timer;
3026         unsigned long trigger_mask, thresh_mask;
3027         unsigned int index;
3028
3029         /* get hardware generic timer interrupt status */
3030         trigger_mask = ah->intr_gen_timer_trigger;
3031         thresh_mask = ah->intr_gen_timer_thresh;
3032         trigger_mask &= timer_table->timer_mask;
3033         thresh_mask &= timer_table->timer_mask;
3034
3035         for_each_set_bit(index, &thresh_mask, ARRAY_SIZE(timer_table->timers)) {
3036                 timer = timer_table->timers[index];
3037                 if (!timer)
3038                     continue;
3039                 if (!timer->overflow)
3040                     continue;
3041
3042                 trigger_mask &= ~BIT(index);
3043                 timer->overflow(timer->arg);
3044         }
3045
3046         for_each_set_bit(index, &trigger_mask, ARRAY_SIZE(timer_table->timers)) {
3047                 timer = timer_table->timers[index];
3048                 if (!timer)
3049                     continue;
3050                 if (!timer->trigger)
3051                     continue;
3052                 timer->trigger(timer->arg);
3053         }
3054 }
3055 EXPORT_SYMBOL(ath_gen_timer_isr);
3056
3057 /********/
3058 /* HTC  */
3059 /********/
3060
3061 static struct {
3062         u32 version;
3063         const char * name;
3064 } ath_mac_bb_names[] = {
3065         /* Devices with external radios */
3066         { AR_SREV_VERSION_5416_PCI,     "5416" },
3067         { AR_SREV_VERSION_5416_PCIE,    "5418" },
3068         { AR_SREV_VERSION_9100,         "9100" },
3069         { AR_SREV_VERSION_9160,         "9160" },
3070         /* Single-chip solutions */
3071         { AR_SREV_VERSION_9280,         "9280" },
3072         { AR_SREV_VERSION_9285,         "9285" },
3073         { AR_SREV_VERSION_9287,         "9287" },
3074         { AR_SREV_VERSION_9271,         "9271" },
3075         { AR_SREV_VERSION_9300,         "9300" },
3076         { AR_SREV_VERSION_9330,         "9330" },
3077         { AR_SREV_VERSION_9340,         "9340" },
3078         { AR_SREV_VERSION_9485,         "9485" },
3079         { AR_SREV_VERSION_9462,         "9462" },
3080         { AR_SREV_VERSION_9550,         "9550" },
3081         { AR_SREV_VERSION_9565,         "9565" },
3082         { AR_SREV_VERSION_9531,         "9531" },
3083 };
3084
3085 /* For devices with external radios */
3086 static struct {
3087         u16 version;
3088         const char * name;
3089 } ath_rf_names[] = {
3090         { 0,                            "5133" },
3091         { AR_RAD5133_SREV_MAJOR,        "5133" },
3092         { AR_RAD5122_SREV_MAJOR,        "5122" },
3093         { AR_RAD2133_SREV_MAJOR,        "2133" },
3094         { AR_RAD2122_SREV_MAJOR,        "2122" }
3095 };
3096
3097 /*
3098  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
3099  */
3100 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
3101 {
3102         int i;
3103
3104         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
3105                 if (ath_mac_bb_names[i].version == mac_bb_version) {
3106                         return ath_mac_bb_names[i].name;
3107                 }
3108         }
3109
3110         return "????";
3111 }
3112
3113 /*
3114  * Return the RF name. "????" is returned if the RF is unknown.
3115  * Used for devices with external radios.
3116  */
3117 static const char *ath9k_hw_rf_name(u16 rf_version)
3118 {
3119         int i;
3120
3121         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
3122                 if (ath_rf_names[i].version == rf_version) {
3123                         return ath_rf_names[i].name;
3124                 }
3125         }
3126
3127         return "????";
3128 }
3129
3130 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
3131 {
3132         int used;
3133
3134         /* chipsets >= AR9280 are single-chip */
3135         if (AR_SREV_9280_20_OR_LATER(ah)) {
3136                 used = scnprintf(hw_name, len,
3137                                  "Atheros AR%s Rev:%x",
3138                                  ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3139                                  ah->hw_version.macRev);
3140         }
3141         else {
3142                 used = scnprintf(hw_name, len,
3143                                  "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
3144                                  ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3145                                  ah->hw_version.macRev,
3146                                  ath9k_hw_rf_name((ah->hw_version.analog5GhzRev
3147                                                   & AR_RADIO_SREV_MAJOR)),
3148                                  ah->hw_version.phyRev);
3149         }
3150
3151         hw_name[used] = '\0';
3152 }
3153 EXPORT_SYMBOL(ath9k_hw_name);