drivers/net/wireless/realtek/rtlwifi/rtl8192ee/trx.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /* Copyright(c) 2009-2014  Realtek Corporation.*/
   3
   4 #ifndef __RTL92E_TRX_H__
   5 #define __RTL92E_TRX_H__
   6
   7 #define TX_DESC_SIZE                                    64
   8
   9 #define RX_DRV_INFO_SIZE_UNIT                           8
  10
  11 #define TX_DESC_NEXT_DESC_OFFSET                        40
  12 #define USB_HWDESC_HEADER_LEN                           40
  13
  14 #define RX_DESC_SIZE                                    24
  15 #define MAX_RECEIVE_BUFFER_SIZE                         8192
  16
  17 #define SET_TX_DESC_PKT_SIZE(__pdesc, __val)            \
  18         SET_BITS_TO_LE_4BYTE(__pdesc, 0, 16, __val)
  19 #define SET_TX_DESC_OFFSET(__pdesc, __val)              \
  20         SET_BITS_TO_LE_4BYTE(__pdesc, 16, 8, __val)
  21 #define SET_TX_DESC_BMC(__pdesc, __val)                 \
  22         SET_BITS_TO_LE_4BYTE(__pdesc, 24, 1, __val)
  23 #define SET_TX_DESC_HTC(__pdesc, __val)                 \
  24         SET_BITS_TO_LE_4BYTE(__pdesc, 25, 1, __val)
  25 #define SET_TX_DESC_LAST_SEG(__pdesc, __val)            \
  26         SET_BITS_TO_LE_4BYTE(__pdesc, 26, 1, __val)
  27 #define SET_TX_DESC_FIRST_SEG(__pdesc, __val)           \
  28         SET_BITS_TO_LE_4BYTE(__pdesc, 27, 1, __val)
  29 #define SET_TX_DESC_LINIP(__pdesc, __val)               \
  30         SET_BITS_TO_LE_4BYTE(__pdesc, 28, 1, __val)
  31 #define SET_TX_DESC_OWN(__pdesc, __val)                 \
  32         SET_BITS_TO_LE_4BYTE(__pdesc, 31, 1, __val)
  33
  34 #define GET_TX_DESC_OWN(__pdesc)                        \
  35         LE_BITS_TO_4BYTE(__pdesc, 31, 1)
  36
  37 #define SET_TX_DESC_MACID(__pdesc, __val)               \
  38         SET_BITS_TO_LE_4BYTE(__pdesc+4, 0, 7, __val)
  39 #define SET_TX_DESC_QUEUE_SEL(__pdesc, __val)           \
  40         SET_BITS_TO_LE_4BYTE(__pdesc+4, 15, 1, __val)
  41 #define SET_TX_DESC_RATE_ID(__pdesc, __val)             \
  42         SET_BITS_TO_LE_4BYTE(__pdesc+4, 16, 5, __val)
  43 #define SET_TX_DESC_SEC_TYPE(__pdesc, __val)            \
  44         SET_BITS_TO_LE_4BYTE(__pdesc+4, 22, 2, __val)
  45 #define SET_TX_DESC_PKT_OFFSET(__pdesc, __val)          \
  46         SET_BITS_TO_LE_4BYTE(__pdesc+4, 24, 5, __val)
  47
  48 #define SET_TX_DESC_AGG_ENABLE(__pdesc, __val)          \
  49         SET_BITS_TO_LE_4BYTE(__pdesc+8, 12, 1, __val)
  50 #define SET_TX_DESC_RDG_ENABLE(__pdesc, __val)          \
  51         SET_BITS_TO_LE_4BYTE(__pdesc+8, 13, 1, __val)
  52 #define SET_TX_DESC_MORE_FRAG(__pdesc, __val)           \
  53         SET_BITS_TO_LE_4BYTE(__pdesc+8, 17, 1, __val)
  54 #define SET_TX_DESC_AMPDU_DENSITY(__pdesc, __val)       \
  55         SET_BITS_TO_LE_4BYTE(__pdesc+8, 20, 3, __val)
  56
  57 #define SET_TX_DESC_USE_RATE(__pdesc, __val)            \
  58         SET_BITS_TO_LE_4BYTE(__pdesc+12, 8, 1, __val)
  59 #define SET_TX_DESC_DISABLE_FB(__pdesc, __val)          \
  60         SET_BITS_TO_LE_4BYTE(__pdesc+12, 10, 1, __val)
  61 #define SET_TX_DESC_CTS2SELF(__pdesc, __val)            \
  62         SET_BITS_TO_LE_4BYTE(__pdesc+12, 11, 1, __val)
  63 #define SET_TX_DESC_RTS_ENABLE(__pdesc, __val)          \
  64         SET_BITS_TO_LE_4BYTE(__pdesc+12, 12, 1, __val)
  65 #define SET_TX_DESC_HW_RTS_ENABLE(__pdesc, __val)       \
  66         SET_BITS_TO_LE_4BYTE(__pdesc+12, 13, 1, __val)
  67 #define SET_TX_DESC_NAV_USE_HDR(__pdesc, __val)         \
  68         SET_BITS_TO_LE_4BYTE(__pdesc+12, 15, 1, __val)
  69 #define SET_TX_DESC_MAX_AGG_NUM(__pdesc, __val)         \
  70         SET_BITS_TO_LE_4BYTE(__pdesc+12, 17, 5, __val)
  71
  72 /* Dword 4 */
  73 #define SET_TX_DESC_TX_RATE(__pdesc, __val)             \
  74         SET_BITS_TO_LE_4BYTE(__pdesc+16, 0, 7, __val)
  75 #define SET_TX_DESC_DATA_RATE_FB_LIMIT(__pdesc, __val)  \
  76         SET_BITS_TO_LE_4BYTE(__pdesc+16, 8, 5, __val)
  77 #define SET_TX_DESC_RTS_RATE_FB_LIMIT(__pdesc, __val)   \
  78         SET_BITS_TO_LE_4BYTE(__pdesc+16, 13, 4, __val)
  79 #define SET_TX_DESC_RTS_RATE(__pdesc, __val)            \
  80         SET_BITS_TO_LE_4BYTE(__pdesc+16, 24, 5, __val)
  81
  82 /* Dword 5 */
  83 #define SET_TX_DESC_TX_SUB_CARRIER(__pdesc, __val)      \
  84         SET_BITS_TO_LE_4BYTE(__pdesc+20, 0, 4, __val)
  85 #define SET_TX_DESC_DATA_BW(__pdesc, __val)             \
  86         SET_BITS_TO_LE_4BYTE(__pdesc+20, 5, 2, __val)
  87 #define SET_TX_DESC_RTS_SHORT(__pdesc, __val)           \
  88         SET_BITS_TO_LE_4BYTE(__pdesc+20, 12, 1, __val)
  89 #define SET_TX_DESC_RTS_SC(__pdesc, __val)              \
  90         SET_BITS_TO_LE_4BYTE(__pdesc+20, 13, 4, __val)
  91
  92 /* Dword 7 */
  93 #define SET_TX_DESC_TX_BUFFER_SIZE(__pdesc, __val)      \
  94         SET_BITS_TO_LE_4BYTE(__pdesc+28, 0, 16, __val)
  95
  96 /* Dword 9 */
  97 #define SET_TX_DESC_SEQ(__pdesc, __val)                 \
  98         SET_BITS_TO_LE_4BYTE(__pdesc+36, 12, 12, __val)
  99
 100 /* Dword 10 */
 101 #define SET_TX_DESC_TX_BUFFER_ADDRESS(__pdesc, __val)   \
 102         SET_BITS_TO_LE_4BYTE(__pdesc+40, 0, 32, __val)
 103
 104 /* Dword 11*/
 105 #define SET_TX_DESC_NEXT_DESC_ADDRESS(__pdesc, __val)   \
 106         SET_BITS_TO_LE_4BYTE(__pdesc+48, 0, 32, __val)
 107
 108 #define SET_EARLYMODE_PKTNUM(__paddr, __val)            \
 109         SET_BITS_TO_LE_4BYTE(__paddr, 0, 4, __val)
 110 #define SET_EARLYMODE_LEN0(__paddr, __val)              \
 111         SET_BITS_TO_LE_4BYTE(__paddr, 4, 15, __val)
 112 #define SET_EARLYMODE_LEN1(__paddr, __val)              \
 113         SET_BITS_TO_LE_4BYTE(__paddr, 16, 2, __val)
 114 #define SET_EARLYMODE_LEN2_1(__paddr, __val)            \
 115         SET_BITS_TO_LE_4BYTE(__paddr, 2, 4,  __val)
 116 #define SET_EARLYMODE_LEN2_2(__paddr, __val)            \
 117         SET_BITS_TO_LE_4BYTE(__paddr+4, 0, 8,  __val)
 118 #define SET_EARLYMODE_LEN3(__paddr, __val)              \
 119         SET_BITS_TO_LE_4BYTE(__paddr+4, 17, 15, __val)
 120 #define SET_EARLYMODE_LEN4(__paddr, __val)              \
 121         SET_BITS_TO_LE_4BYTE(__paddr+4, 20, 12, __val)
 122
 123 /* TX/RX buffer descriptor */
 124
 125 /* for Txfilldescroptor92ee, fill the desc content. */
 126 #define SET_TXBUFFER_DESC_LEN_WITH_OFFSET(__pdesc, __offset, __val)            \
 127         SET_BITS_TO_LE_4BYTE((__pdesc) + ((__offset) * 16), 0, 16, __val)
 128 #define SET_TXBUFFER_DESC_AMSDU_WITH_OFFSET(__pdesc, __offset, __val)          \
 129         SET_BITS_TO_LE_4BYTE((__pdesc) + ((__offset) * 16), 31, 1, __val)
 130 #define SET_TXBUFFER_DESC_ADD_LOW_WITH_OFFSET(__pdesc, __offset, __val)        \
 131         SET_BITS_TO_LE_4BYTE((__pdesc) + ((__offset) * 16) + 4, 0, 32, __val)
 132 #define SET_TXBUFFER_DESC_ADD_HIGH_WITH_OFFSET(pbd, off, val, dma64)           \
 133         (dma64 ? SET_BITS_TO_LE_4BYTE((pbd) + ((off) * 16) + 8, 0, 32, val) : 0)
 134 #define GET_TXBUFFER_DESC_ADDR_LOW(__pdesc, __offset)                          \
 135         LE_BITS_TO_4BYTE((__pdesc) + ((__offset) * 16) + 4, 0, 32)
 136 #define GET_TXBUFFER_DESC_ADDR_HIGH(pbd, off, dma64)                           \
 137         (dma64 ? LE_BITS_TO_4BYTE((pbd) + ((off) * 16) + 8, 0, 32) : 0)
 138
 139 /* Dword 0 */
 140 #define SET_TX_BUFF_DESC_LEN_0(__pdesc, __val)                                 \
 141         SET_BITS_TO_LE_4BYTE(__pdesc, 0, 14, __val)
 142 #define SET_TX_BUFF_DESC_PSB(__pdesc, __val)                                   \
 143         SET_BITS_TO_LE_4BYTE(__pdesc, 16, 15, __val)
 144 #define SET_TX_BUFF_DESC_OWN(__pdesc, __val)                                   \
 145         SET_BITS_TO_LE_4BYTE(__pdesc, 31, 1, __val)
 146
 147 /* Dword 1 */
 148 #define SET_TX_BUFF_DESC_ADDR_LOW_0(__pdesc, __val)                            \
 149         SET_BITS_TO_LE_4BYTE((__pdesc) + 4, 0, 32, __val)
 150 /* Dword 2 */
 151 #define SET_TX_BUFF_DESC_ADDR_HIGH_0(bdesc, val, dma64)                        \
 152         SET_TXBUFFER_DESC_ADD_HIGH_WITH_OFFSET(bdesc, 0, val, dma64)
 153 /* Dword 3 / RESERVED 0 */
 154
 155 /* RX buffer  */
 156
 157 /* DWORD 0 */
 158 #define SET_RX_BUFFER_DESC_DATA_LENGTH(__status, __val) \
 159         SET_BITS_TO_LE_4BYTE(__status, 0, 14, __val)
 160 #define SET_RX_BUFFER_DESC_LS(__status, __val)          \
 161         SET_BITS_TO_LE_4BYTE(__status, 15, 1, __val)
 162 #define SET_RX_BUFFER_DESC_FS(__status, __val)          \
 163         SET_BITS_TO_LE_4BYTE(__status, 16, 1, __val)
 164 #define SET_RX_BUFFER_DESC_TOTAL_LENGTH(__status, __val)        \
 165         SET_BITS_TO_LE_4BYTE(__status, 16, 15, __val)
 166
 167 #define GET_RX_BUFFER_DESC_LS(__status)                 \
 168         LE_BITS_TO_4BYTE(__status, 15, 1)
 169 #define GET_RX_BUFFER_DESC_FS(__status)                 \
 170         LE_BITS_TO_4BYTE(__status, 16, 1)
 171 #define GET_RX_BUFFER_DESC_TOTAL_LENGTH(__status)       \
 172         LE_BITS_TO_4BYTE(__status, 16, 15)
 173
 174 /* DWORD 1 */
 175 #define SET_RX_BUFFER_PHYSICAL_LOW(__status, __val)     \
 176         SET_BITS_TO_LE_4BYTE(__status+4, 0, 32, __val)
 177
 178 /* DWORD 2 */
 179 #define SET_RX_BUFFER_PHYSICAL_HIGH(__rx_status_desc, __val, dma64)            \
 180         (dma64 ? SET_BITS_TO_LE_4BYTE((__rx_status_desc) + 8, 0, 32, __val) : 0)
 181
 182 #define GET_RX_DESC_PKT_LEN(__pdesc)                    \
 183         LE_BITS_TO_4BYTE(__pdesc, 0, 14)
 184 #define GET_RX_DESC_CRC32(__pdesc)                      \
 185         LE_BITS_TO_4BYTE(__pdesc, 14, 1)
 186 #define GET_RX_DESC_ICV(__pdesc)                        \
 187         LE_BITS_TO_4BYTE(__pdesc, 15, 1)
 188 #define GET_RX_DESC_DRV_INFO_SIZE(__pdesc)              \
 189         LE_BITS_TO_4BYTE(__pdesc, 16, 4)
 190 #define GET_RX_DESC_SHIFT(__pdesc)                      \
 191         LE_BITS_TO_4BYTE(__pdesc, 24, 2)
 192 #define GET_RX_DESC_PHYST(__pdesc)                      \
 193         LE_BITS_TO_4BYTE(__pdesc, 26, 1)
 194 #define GET_RX_DESC_SWDEC(__pdesc)                      \
 195         LE_BITS_TO_4BYTE(__pdesc, 27, 1)
 196 #define GET_RX_DESC_OWN(__pdesc)                        \
 197         LE_BITS_TO_4BYTE(__pdesc, 31, 1)
 198
 199 #define SET_RX_DESC_EOR(__pdesc, __val)                 \
 200         SET_BITS_TO_LE_4BYTE(__pdesc, 30, 1, __val)
 201
 202 #define GET_RX_DESC_MACID(__pdesc)                      \
 203         LE_BITS_TO_4BYTE(__pdesc+4, 0, 7)
 204 #define GET_RX_DESC_PAGGR(__pdesc)                      \
 205         LE_BITS_TO_4BYTE(__pdesc+4, 15, 1)
 206 #define GET_RX_STATUS_DESC_RPT_SEL(__pdesc)             \
 207         LE_BITS_TO_4BYTE(__pdesc+8, 28, 1)
 208
 209 #define GET_RX_DESC_RXMCS(__pdesc)                      \
 210         LE_BITS_TO_4BYTE(__pdesc+12, 0, 7)
 211 #define GET_RX_STATUS_DESC_PATTERN_MATCH(__pdesc)       \
 212         LE_BITS_TO_4BYTE(__pdesc+12, 29, 1)
 213 #define GET_RX_STATUS_DESC_UNICAST_MATCH(__pdesc)       \
 214         LE_BITS_TO_4BYTE(__pdesc+12, 30, 1)
 215 #define GET_RX_STATUS_DESC_MAGIC_MATCH(__pdesc)         \
 216         LE_BITS_TO_4BYTE(__pdesc+12, 31, 1)
 217
 218 #define GET_RX_DESC_TSFL(__pdesc)                       \
 219         LE_BITS_TO_4BYTE(__pdesc+20, 0, 32)
 220
 221 #define GET_RX_DESC_BUFF_ADDR(__pdesc)                  \
 222         LE_BITS_TO_4BYTE(__pdesc+24, 0, 32)
 223
 224 /* TX report 2 format in Rx desc*/
 225
 226 #define GET_RX_RPT2_DESC_MACID_VALID_1(__status)        \
 227         LE_BITS_TO_4BYTE(__status+16, 0, 32)
 228 #define GET_RX_RPT2_DESC_MACID_VALID_2(__status)        \
 229         LE_BITS_TO_4BYTE(__status+20, 0, 32)
 230
 231 #define CLEAR_PCI_TX_DESC_CONTENT(__pdesc, _size)               \
 232 do {                                                            \
 233         if (_size > TX_DESC_NEXT_DESC_OFFSET)                   \
 234                 memset(__pdesc, 0, TX_DESC_NEXT_DESC_OFFSET);   \
 235         else                                                    \
 236                 memset(__pdesc, 0, _size);                      \
 237 } while (0)
 238
 239 #define RTL92EE_RX_HAL_IS_CCK_RATE(rxmcs)\
 240         (rxmcs == DESC_RATE1M ||\
 241          rxmcs == DESC_RATE2M ||\
 242          rxmcs == DESC_RATE5_5M ||\
 243          rxmcs == DESC_RATE11M)
 244
 245 #define IS_LITTLE_ENDIAN        1
 246
 247 struct phy_rx_agc_info_t {
 248         #if IS_LITTLE_ENDIAN
 249                 u8 gain:7, trsw:1;
 250         #else
 251                 u8 trsw:1, gain:7;
 252         #endif
 253 };
 254
 255 struct phy_status_rpt {
 256         struct phy_rx_agc_info_t path_agc[2];
 257         u8 ch_corr[2];
 258         u8 cck_sig_qual_ofdm_pwdb_all;
 259         u8 cck_agc_rpt_ofdm_cfosho_a;
 260         u8 cck_rpt_b_ofdm_cfosho_b;
 261         u8 rsvd_1;
 262         u8 noise_power_db_msb;
 263         u8 path_cfotail[2];
 264         u8 pcts_mask[2];
 265         u8 stream_rxevm[2];
 266         u8 path_rxsnr[2];
 267         u8 noise_power_db_lsb;
 268         u8 rsvd_2[3];
 269         u8 stream_csi[2];
 270         u8 stream_target_csi[2];
 271         u8 sig_evm;
 272         u8 rsvd_3;
 273 #if IS_LITTLE_ENDIAN
 274         u8 antsel_rx_keep_2:1;  /*ex_intf_flg:1;*/
 275         u8 sgi_en:1;
 276         u8 rxsc:2;
 277         u8 idle_long:1;
 278         u8 r_ant_train_en:1;
 279         u8 ant_sel_b:1;
 280         u8 ant_sel:1;
 281 #else   /* _BIG_ENDIAN_ */
 282         u8 ant_sel:1;
 283         u8 ant_sel_b:1;
 284         u8 r_ant_train_en:1;
 285         u8 idle_long:1;
 286         u8 rxsc:2;
 287         u8 sgi_en:1;
 288         u8 antsel_rx_keep_2:1;  /*ex_intf_flg:1;*/
 289 #endif
 290 } __packed;
 291
 292 struct rx_fwinfo {
 293         u8 gain_trsw[4];
 294         u8 pwdb_all;
 295         u8 cfosho[4];
 296         u8 cfotail[4];
 297         s8 rxevm[2];
 298         s8 rxsnr[4];
 299         u8 pdsnr[2];
 300         u8 csi_current[2];
 301         u8 csi_target[2];
 302         u8 sigevm;
 303         u8 max_ex_pwr;
 304         u8 ex_intf_flag:1;
 305         u8 sgi_en:1;
 306         u8 rxsc:2;
 307         u8 reserve:4;
 308 } __packed;
 309
 310 struct tx_desc {
 311         u32 pktsize:16;
 312         u32 offset:8;
 313         u32 bmc:1;
 314         u32 htc:1;
 315         u32 lastseg:1;
 316         u32 firstseg:1;
 317         u32 linip:1;
 318         u32 noacm:1;
 319         u32 gf:1;
 320         u32 own:1;
 321
 322         u32 macid:6;
 323         u32 rsvd0:2;
 324         u32 queuesel:5;
 325         u32 rd_nav_ext:1;
 326         u32 lsig_txop_en:1;
 327         u32 pifs:1;
 328         u32 rateid:4;
 329         u32 nav_usehdr:1;
 330         u32 en_descid:1;
 331         u32 sectype:2;
 332         u32 pktoffset:8;
 333
 334         u32 rts_rc:6;
 335         u32 data_rc:6;
 336         u32 agg_en:1;
 337         u32 rdg_en:1;
 338         u32 bar_retryht:2;
 339         u32 agg_break:1;
 340         u32 morefrag:1;
 341         u32 raw:1;
 342         u32 ccx:1;
 343         u32 ampdudensity:3;
 344         u32 bt_int:1;
 345         u32 ant_sela:1;
 346         u32 ant_selb:1;
 347         u32 txant_cck:2;
 348         u32 txant_l:2;
 349         u32 txant_ht:2;
 350
 351         u32 nextheadpage:8;
 352         u32 tailpage:8;
 353         u32 seq:12;
 354         u32 cpu_handle:1;
 355         u32 tag1:1;
 356         u32 trigger_int:1;
 357         u32 hwseq_en:1;
 358
 359         u32 rtsrate:5;
 360         u32 apdcfe:1;
 361         u32 qos:1;
 362         u32 hwseq_ssn:1;
 363         u32 userrate:1;
 364         u32 dis_rtsfb:1;
 365         u32 dis_datafb:1;
 366         u32 cts2self:1;
 367         u32 rts_en:1;
 368         u32 hwrts_en:1;
 369         u32 portid:1;
 370         u32 pwr_status:3;
 371         u32 waitdcts:1;
 372         u32 cts2ap_en:1;
 373         u32 txsc:2;
 374         u32 stbc:2;
 375         u32 txshort:1;
 376         u32 txbw:1;
 377         u32 rtsshort:1;
 378         u32 rtsbw:1;
 379         u32 rtssc:2;
 380         u32 rtsstbc:2;
 381
 382         u32 txrate:6;
 383         u32 shortgi:1;
 384         u32 ccxt:1;
 385         u32 txrate_fb_lmt:5;
 386         u32 rtsrate_fb_lmt:4;
 387         u32 retrylmt_en:1;
 388         u32 txretrylmt:6;
 389         u32 usb_txaggnum:8;
 390
 391         u32 txagca:5;
 392         u32 txagcb:5;
 393         u32 usemaxlen:1;
 394         u32 maxaggnum:5;
 395         u32 mcsg1maxlen:4;
 396         u32 mcsg2maxlen:4;
 397         u32 mcsg3maxlen:4;
 398         u32 mcs7sgimaxlen:4;
 399
 400         u32 txbuffersize:16;
 401         u32 sw_offset30:8;
 402         u32 sw_offset31:4;
 403         u32 rsvd1:1;
 404         u32 antsel_c:1;
 405         u32 null_0:1;
 406         u32 null_1:1;
 407
 408         u32 txbuffaddr;
 409         u32 txbufferaddr64;
 410         u32 nextdescaddress;
 411         u32 nextdescaddress64;
 412
 413         u32 reserve_pass_pcie_mm_limit[4];
 414 } __packed;
 415
 416 struct rx_desc {
 417         u32 length:14;
 418         u32 crc32:1;
 419         u32 icverror:1;
 420         u32 drv_infosize:4;
 421         u32 security:3;
 422         u32 qos:1;
 423         u32 shift:2;
 424         u32 phystatus:1;
 425         u32 swdec:1;
 426         u32 lastseg:1;
 427         u32 firstseg:1;
 428         u32 eor:1;
 429         u32 own:1;
 430
 431         u32 macid:6;
 432         u32 tid:4;
 433         u32 hwrsvd:5;
 434         u32 paggr:1;
 435         u32 faggr:1;
 436         u32 a1_fit:4;
 437         u32 a2_fit:4;
 438         u32 pam:1;
 439         u32 pwr:1;
 440         u32 moredata:1;
 441         u32 morefrag:1;
 442         u32 type:2;
 443         u32 mc:1;
 444         u32 bc:1;
 445
 446         u32 seq:12;
 447         u32 frag:4;
 448         u32 nextpktlen:14;
 449         u32 nextind:1;
 450         u32 rsvd:1;
 451
 452         u32 rxmcs:6;
 453         u32 rxht:1;
 454         u32 amsdu:1;
 455         u32 splcp:1;
 456         u32 bandwidth:1;
 457         u32 htc:1;
 458         u32 tcpchk_rpt:1;
 459         u32 ipcchk_rpt:1;
 460         u32 tcpchk_valid:1;
 461         u32 hwpcerr:1;
 462         u32 hwpcind:1;
 463         u32 iv0:16;
 464
 465         u32 iv1;
 466
 467         u32 tsfl;
 468
 469         u32 bufferaddress;
 470         u32 bufferaddress64;
 471
 472 } __packed;
 473
 474 void rtl92ee_rx_check_dma_ok(struct ieee80211_hw *hw, u8 *header_desc,
 475                              u8 queue_index);
 476 u16     rtl92ee_rx_desc_buff_remained_cnt(struct ieee80211_hw *hw,
 477                                           u8 queue_index);
 478 u16 rtl92ee_get_available_desc(struct ieee80211_hw *hw, u8 queue_index);
 479 void rtl92ee_pre_fill_tx_bd_desc(struct ieee80211_hw *hw,
 480                                  u8 *tx_bd_desc, u8 *desc, u8 queue_index,
 481                                  struct sk_buff *skb, dma_addr_t addr);
 482
 483 void rtl92ee_tx_fill_desc(struct ieee80211_hw *hw,
 484                           struct ieee80211_hdr *hdr, u8 *pdesc_tx,
 485                           u8 *pbd_desc_tx,
 486                           struct ieee80211_tx_info *info,
 487                           struct ieee80211_sta *sta,
 488                           struct sk_buff *skb,
 489                           u8 hw_queue, struct rtl_tcb_desc *ptcb_desc);
 490 bool rtl92ee_rx_query_desc(struct ieee80211_hw *hw,
 491                            struct rtl_stats *status,
 492                            struct ieee80211_rx_status *rx_status,
 493                            u8 *pdesc, struct sk_buff *skb);
 494 void rtl92ee_set_desc(struct ieee80211_hw *hw, u8 *pdesc, bool istx,
 495                       u8 desc_name, u8 *val);
 496
 497 u64 rtl92ee_get_desc(struct ieee80211_hw *hw,
 498                      u8 *pdesc, bool istx, u8 desc_name);
 499 bool rtl92ee_is_tx_desc_closed(struct ieee80211_hw *hw, u8 hw_queue, u16 index);
 500 void rtl92ee_tx_polling(struct ieee80211_hw *hw, u8 hw_queue);
 501 void rtl92ee_tx_fill_cmddesc(struct ieee80211_hw *hw, u8 *pdesc,
 502                              bool firstseg, bool lastseg,
 503                              struct sk_buff *skb);
 504 #endif