include/linux/clk-provider.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /*
   3  *  Copyright (c) 2010-2011 Jeremy Kerr <jeremy.kerr@canonical.com>
   4  *  Copyright (C) 2011-2012 Linaro Ltd <mturquette@linaro.org>
   5  */
   6 #ifndef __LINUX_CLK_PROVIDER_H
   7 #define __LINUX_CLK_PROVIDER_H
   8
   9 #include <linux/io.h>
  10 #include <linux/of.h>
  11 #include <linux/of_clk.h>
  12
  13 #ifdef CONFIG_COMMON_CLK
  14
  15 /*
  16  * flags used across common struct clk.  these flags should only affect the
  17  * top-level framework.  custom flags for dealing with hardware specifics
  18  * belong in struct clk_foo
  19  *
  20  * Please update clk_flags[] in drivers/clk/clk.c when making changes here!
  21  */
  22 #define CLK_SET_RATE_GATE       BIT(0) /* must be gated across rate change */
  23 #define CLK_SET_PARENT_GATE     BIT(1) /* must be gated across re-parent */
  24 #define CLK_SET_RATE_PARENT     BIT(2) /* propagate rate change up one level */
  25 #define CLK_IGNORE_UNUSED       BIT(3) /* do not gate even if unused */
  26                                 /* unused */
  27 #define CLK_IS_BASIC            BIT(5) /* Basic clk, can't do a to_clk_foo() */
  28 #define CLK_GET_RATE_NOCACHE    BIT(6) /* do not use the cached clk rate */
  29 #define CLK_SET_RATE_NO_REPARENT BIT(7) /* don't re-parent on rate change */
  30 #define CLK_GET_ACCURACY_NOCACHE BIT(8) /* do not use the cached clk accuracy */
  31 #define CLK_RECALC_NEW_RATES    BIT(9) /* recalc rates after notifications */
  32 #define CLK_SET_RATE_UNGATE     BIT(10) /* clock needs to run to set rate */
  33 #define CLK_IS_CRITICAL         BIT(11) /* do not gate, ever */
  34 /* parents need enable during gate/ungate, set rate and re-parent */
  35 #define CLK_OPS_PARENT_ENABLE   BIT(12)
  36 /* duty cycle call may be forwarded to the parent clock */
  37 #define CLK_DUTY_CYCLE_PARENT   BIT(13)
  38
  39 struct clk;
  40 struct clk_hw;
  41 struct clk_core;
  42 struct dentry;
  43
  44 /**
  45  * struct clk_rate_request - Structure encoding the clk constraints that
  46  * a clock user might require.
  47  *
  48  * @rate:               Requested clock rate. This field will be adjusted by
  49  *                      clock drivers according to hardware capabilities.
  50  * @min_rate:           Minimum rate imposed by clk users.
  51  * @max_rate:           Maximum rate imposed by clk users.
  52  * @best_parent_rate:   The best parent rate a parent can provide to fulfill the
  53  *                      requested constraints.
  54  * @best_parent_hw:     The most appropriate parent clock that fulfills the
  55  *                      requested constraints.
  56  *
  57  */
  58 struct clk_rate_request {
  59         unsigned long rate;
  60         unsigned long min_rate;
  61         unsigned long max_rate;
  62         unsigned long best_parent_rate;
  63         struct clk_hw *best_parent_hw;
  64 };
  65
  66 /**
  67  * struct clk_duty - Struture encoding the duty cycle ratio of a clock
  68  *
  69  * @num:        Numerator of the duty cycle ratio
  70  * @den:        Denominator of the duty cycle ratio
  71  */
  72 struct clk_duty {
  73         unsigned int num;
  74         unsigned int den;
  75 };
  76
  77 /**
  78  * struct clk_ops -  Callback operations for hardware clocks; these are to
  79  * be provided by the clock implementation, and will be called by drivers
  80  * through the clk_* api.
  81  *
  82  * @prepare:    Prepare the clock for enabling. This must not return until
  83  *              the clock is fully prepared, and it's safe to call clk_enable.
  84  *              This callback is intended to allow clock implementations to
  85  *              do any initialisation that may sleep. Called with
  86  *              prepare_lock held.
  87  *
  88  * @unprepare:  Release the clock from its prepared state. This will typically
  89  *              undo any work done in the @prepare callback. Called with
  90  *              prepare_lock held.
  91  *
  92  * @is_prepared: Queries the hardware to determine if the clock is prepared.
  93  *              This function is allowed to sleep. Optional, if this op is not
  94  *              set then the prepare count will be used.
  95  *
  96  * @unprepare_unused: Unprepare the clock atomically.  Only called from
  97  *              clk_disable_unused for prepare clocks with special needs.
  98  *              Called with prepare mutex held. This function may sleep.
  99  *
 100  * @enable:     Enable the clock atomically. This must not return until the
 101  *              clock is generating a valid clock signal, usable by consumer
 102  *              devices. Called with enable_lock held. This function must not
 103  *              sleep.
 104  *
 105  * @disable:    Disable the clock atomically. Called with enable_lock held.
 106  *              This function must not sleep.
 107  *
 108  * @is_enabled: Queries the hardware to determine if the clock is enabled.
 109  *              This function must not sleep. Optional, if this op is not
 110  *              set then the enable count will be used.
 111  *
 112  * @disable_unused: Disable the clock atomically.  Only called from
 113  *              clk_disable_unused for gate clocks with special needs.
 114  *              Called with enable_lock held.  This function must not
 115  *              sleep.
 116  *
 117  * @save_context: Save the context of the clock in prepration for poweroff.
 118  *
 119  * @restore_context: Restore the context of the clock after a restoration
 120  *              of power.
 121  *
 122  * @recalc_rate Recalculate the rate of this clock, by querying hardware. The
 123  *              parent rate is an input parameter.  It is up to the caller to
 124  *              ensure that the prepare_mutex is held across this call.
 125  *              Returns the calculated rate.  Optional, but recommended - if
 126  *              this op is not set then clock rate will be initialized to 0.
 127  *
 128  * @round_rate: Given a target rate as input, returns the closest rate actually
 129  *              supported by the clock. The parent rate is an input/output
 130  *              parameter.
 131  *
 132  * @determine_rate: Given a target rate as input, returns the closest rate
 133  *              actually supported by the clock, and optionally the parent clock
 134  *              that should be used to provide the clock rate.
 135  *
 136  * @set_parent: Change the input source of this clock; for clocks with multiple
 137  *              possible parents specify a new parent by passing in the index
 138  *              as a u8 corresponding to the parent in either the .parent_names
 139  *              or .parents arrays.  This function in affect translates an
 140  *              array index into the value programmed into the hardware.
 141  *              Returns 0 on success, -EERROR otherwise.
 142  *
 143  * @get_parent: Queries the hardware to determine the parent of a clock.  The
 144  *              return value is a u8 which specifies the index corresponding to
 145  *              the parent clock.  This index can be applied to either the
 146  *              .parent_names or .parents arrays.  In short, this function
 147  *              translates the parent value read from hardware into an array
 148  *              index.  Currently only called when the clock is initialized by
 149  *              __clk_init.  This callback is mandatory for clocks with
 150  *              multiple parents.  It is optional (and unnecessary) for clocks
 151  *              with 0 or 1 parents.
 152  *
 153  * @set_rate:   Change the rate of this clock. The requested rate is specified
 154  *              by the second argument, which should typically be the return
 155  *              of .round_rate call.  The third argument gives the parent rate
 156  *              which is likely helpful for most .set_rate implementation.
 157  *              Returns 0 on success, -EERROR otherwise.
 158  *
 159  * @set_rate_and_parent: Change the rate and the parent of this clock. The
 160  *              requested rate is specified by the second argument, which
 161  *              should typically be the return of .round_rate call.  The
 162  *              third argument gives the parent rate which is likely helpful
 163  *              for most .set_rate_and_parent implementation. The fourth
 164  *              argument gives the parent index. This callback is optional (and
 165  *              unnecessary) for clocks with 0 or 1 parents as well as
 166  *              for clocks that can tolerate switching the rate and the parent
 167  *              separately via calls to .set_parent and .set_rate.
 168  *              Returns 0 on success, -EERROR otherwise.
 169  *
 170  * @recalc_accuracy: Recalculate the accuracy of this clock. The clock accuracy
 171  *              is expressed in ppb (parts per billion). The parent accuracy is
 172  *              an input parameter.
 173  *              Returns the calculated accuracy.  Optional - if this op is not
 174  *              set then clock accuracy will be initialized to parent accuracy
 175  *              or 0 (perfect clock) if clock has no parent.
 176  *
 177  * @get_phase:  Queries the hardware to get the current phase of a clock.
 178  *              Returned values are 0-359 degrees on success, negative
 179  *              error codes on failure.
 180  *
 181  * @set_phase:  Shift the phase this clock signal in degrees specified
 182  *              by the second argument. Valid values for degrees are
 183  *              0-359. Return 0 on success, otherwise -EERROR.
 184  *
 185  * @get_duty_cycle: Queries the hardware to get the current duty cycle ratio
 186  *              of a clock. Returned values denominator cannot be 0 and must be
 187  *              superior or equal to the numerator.
 188  *
 189  * @set_duty_cycle: Apply the duty cycle ratio to this clock signal specified by
 190  *              the numerator (2nd argurment) and denominator (3rd  argument).
 191  *              Argument must be a valid ratio (denominator > 0
 192  *              and >= numerator) Return 0 on success, otherwise -EERROR.
 193  *
 194  * @init:       Perform platform-specific initialization magic.
 195  *              This is not not used by any of the basic clock types.
 196  *              Please consider other ways of solving initialization problems
 197  *              before using this callback, as its use is discouraged.
 198  *
 199  * @debug_init: Set up type-specific debugfs entries for this clock.  This
 200  *              is called once, after the debugfs directory entry for this
 201  *              clock has been created.  The dentry pointer representing that
 202  *              directory is provided as an argument.  Called with
 203  *              prepare_lock held.  Returns 0 on success, -EERROR otherwise.
 204  *
 205  *
 206  * The clk_enable/clk_disable and clk_prepare/clk_unprepare pairs allow
 207  * implementations to split any work between atomic (enable) and sleepable
 208  * (prepare) contexts.  If enabling a clock requires code that might sleep,
 209  * this must be done in clk_prepare.  Clock enable code that will never be
 210  * called in a sleepable context may be implemented in clk_enable.
 211  *
 212  * Typically, drivers will call clk_prepare when a clock may be needed later
 213  * (eg. when a device is opened), and clk_enable when the clock is actually
 214  * required (eg. from an interrupt). Note that clk_prepare MUST have been
 215  * called before clk_enable.
 216  */
 217 struct clk_ops {
 218         int             (*prepare)(struct clk_hw *hw);
 219         void            (*unprepare)(struct clk_hw *hw);
 220         int             (*is_prepared)(struct clk_hw *hw);
 221         void            (*unprepare_unused)(struct clk_hw *hw);
 222         int             (*enable)(struct clk_hw *hw);
 223         void            (*disable)(struct clk_hw *hw);
 224         int             (*is_enabled)(struct clk_hw *hw);
 225         void            (*disable_unused)(struct clk_hw *hw);
 226         int             (*save_context)(struct clk_hw *hw);
 227         void            (*restore_context)(struct clk_hw *hw);
 228         unsigned long   (*recalc_rate)(struct clk_hw *hw,
 229                                         unsigned long parent_rate);
 230         long            (*round_rate)(struct clk_hw *hw, unsigned long rate,
 231                                         unsigned long *parent_rate);
 232         int             (*determine_rate)(struct clk_hw *hw,
 233                                           struct clk_rate_request *req);
 234         int             (*set_parent)(struct clk_hw *hw, u8 index);
 235         u8              (*get_parent)(struct clk_hw *hw);
 236         int             (*set_rate)(struct clk_hw *hw, unsigned long rate,
 237                                     unsigned long parent_rate);
 238         int             (*set_rate_and_parent)(struct clk_hw *hw,
 239                                     unsigned long rate,
 240                                     unsigned long parent_rate, u8 index);
 241         unsigned long   (*recalc_accuracy)(struct clk_hw *hw,
 242                                            unsigned long parent_accuracy);
 243         int             (*get_phase)(struct clk_hw *hw);
 244         int             (*set_phase)(struct clk_hw *hw, int degrees);
 245         int             (*get_duty_cycle)(struct clk_hw *hw,
 246                                           struct clk_duty *duty);
 247         int             (*set_duty_cycle)(struct clk_hw *hw,
 248                                           struct clk_duty *duty);
 249         void            (*init)(struct clk_hw *hw);
 250         void            (*debug_init)(struct clk_hw *hw, struct dentry *dentry);
 251 };
 252
 253 /**
 254  * struct clk_init_data - holds init data that's common to all clocks and is
 255  * shared between the clock provider and the common clock framework.
 256  *
 257  * @name: clock name
 258  * @ops: operations this clock supports
 259  * @parent_names: array of string names for all possible parents
 260  * @num_parents: number of possible parents
 261  * @flags: framework-level hints and quirks
 262  */
 263 struct clk_init_data {
 264         const char              *name;
 265         const struct clk_ops    *ops;
 266         const char              * const *parent_names;
 267         u8                      num_parents;
 268         unsigned long           flags;
 269 };
 270
 271 /**
 272  * struct clk_hw - handle for traversing from a struct clk to its corresponding
 273  * hardware-specific structure.  struct clk_hw should be declared within struct
 274  * clk_foo and then referenced by the struct clk instance that uses struct
 275  * clk_foo's clk_ops
 276  *
 277  * @core: pointer to the struct clk_core instance that points back to this
 278  * struct clk_hw instance
 279  *
 280  * @clk: pointer to the per-user struct clk instance that can be used to call
 281  * into the clk API
 282  *
 283  * @init: pointer to struct clk_init_data that contains the init data shared
 284  * with the common clock framework.
 285  */
 286 struct clk_hw {
 287         struct clk_core *core;
 288         struct clk *clk;
 289         const struct clk_init_data *init;
 290 };
 291
 292 /*
 293  * DOC: Basic clock implementations common to many platforms
 294  *
 295  * Each basic clock hardware type is comprised of a structure describing the
 296  * clock hardware, implementations of the relevant callbacks in struct clk_ops,
 297  * unique flags for that hardware type, a registration function and an
 298  * alternative macro for static initialization
 299  */
 300
 301 /**
 302  * struct clk_fixed_rate - fixed-rate clock
 303  * @hw:         handle between common and hardware-specific interfaces
 304  * @fixed_rate: constant frequency of clock
 305  */
 306 struct clk_fixed_rate {
 307         struct          clk_hw hw;
 308         unsigned long   fixed_rate;
 309         unsigned long   fixed_accuracy;
 310         u8              flags;
 311 };
 312
 313 #define to_clk_fixed_rate(_hw) container_of(_hw, struct clk_fixed_rate, hw)
 314
 315 extern const struct clk_ops clk_fixed_rate_ops;
 316 struct clk *clk_register_fixed_rate(struct device *dev, const char *name,
 317                 const char *parent_name, unsigned long flags,
 318                 unsigned long fixed_rate);
 319 struct clk_hw *clk_hw_register_fixed_rate(struct device *dev, const char *name,
 320                 const char *parent_name, unsigned long flags,
 321                 unsigned long fixed_rate);
 322 struct clk *clk_register_fixed_rate_with_accuracy(struct device *dev,
 323                 const char *name, const char *parent_name, unsigned long flags,
 324                 unsigned long fixed_rate, unsigned long fixed_accuracy);
 325 void clk_unregister_fixed_rate(struct clk *clk);
 326 struct clk_hw *clk_hw_register_fixed_rate_with_accuracy(struct device *dev,
 327                 const char *name, const char *parent_name, unsigned long flags,
 328                 unsigned long fixed_rate, unsigned long fixed_accuracy);
 329 void clk_hw_unregister_fixed_rate(struct clk_hw *hw);
 330
 331 void of_fixed_clk_setup(struct device_node *np);
 332
 333 /**
 334  * struct clk_gate - gating clock
 335  *
 336  * @hw:         handle between common and hardware-specific interfaces
 337  * @reg:        register controlling gate
 338  * @bit_idx:    single bit controlling gate
 339  * @flags:      hardware-specific flags
 340  * @lock:       register lock
 341  *
 342  * Clock which can gate its output.  Implements .enable & .disable
 343  *
 344  * Flags:
 345  * CLK_GATE_SET_TO_DISABLE - by default this clock sets the bit at bit_idx to
 346  *      enable the clock.  Setting this flag does the opposite: setting the bit
 347  *      disable the clock and clearing it enables the clock
 348  * CLK_GATE_HIWORD_MASK - The gate settings are only in lower 16-bit
 349  *      of this register, and mask of gate bits are in higher 16-bit of this
 350  *      register.  While setting the gate bits, higher 16-bit should also be
 351  *      updated to indicate changing gate bits.
 352  * CLK_GATE_BIG_ENDIAN - by default little endian register accesses are used for
 353  *      the gate register.  Setting this flag makes the register accesses big
 354  *      endian.
 355  */
 356 struct clk_gate {
 357         struct clk_hw hw;
 358         void __iomem    *reg;
 359         u8              bit_idx;
 360         u8              flags;
 361         spinlock_t      *lock;
 362 };
 363
 364 #define to_clk_gate(_hw) container_of(_hw, struct clk_gate, hw)
 365
 366 #define CLK_GATE_SET_TO_DISABLE         BIT(0)
 367 #define CLK_GATE_HIWORD_MASK            BIT(1)
 368 #define CLK_GATE_BIG_ENDIAN             BIT(2)
 369
 370 extern const struct clk_ops clk_gate_ops;
 371 struct clk *clk_register_gate(struct device *dev, const char *name,
 372                 const char *parent_name, unsigned long flags,
 373                 void __iomem *reg, u8 bit_idx,
 374                 u8 clk_gate_flags, spinlock_t *lock);
 375 struct clk_hw *clk_hw_register_gate(struct device *dev, const char *name,
 376                 const char *parent_name, unsigned long flags,
 377                 void __iomem *reg, u8 bit_idx,
 378                 u8 clk_gate_flags, spinlock_t *lock);
 379 void clk_unregister_gate(struct clk *clk);
 380 void clk_hw_unregister_gate(struct clk_hw *hw);
 381 int clk_gate_is_enabled(struct clk_hw *hw);
 382
 383 struct clk_div_table {
 384         unsigned int    val;
 385         unsigned int    div;
 386 };
 387
 388 /**
 389  * struct clk_divider - adjustable divider clock
 390  *
 391  * @hw:         handle between common and hardware-specific interfaces
 392  * @reg:        register containing the divider
 393  * @shift:      shift to the divider bit field
 394  * @width:      width of the divider bit field
 395  * @table:      array of value/divider pairs, last entry should have div = 0
 396  * @lock:       register lock
 397  *
 398  * Clock with an adjustable divider affecting its output frequency.  Implements
 399  * .recalc_rate, .set_rate and .round_rate
 400  *
 401  * Flags:
 402  * CLK_DIVIDER_ONE_BASED - by default the divisor is the value read from the
 403  *      register plus one.  If CLK_DIVIDER_ONE_BASED is set then the divider is
 404  *      the raw value read from the register, with the value of zero considered
 405  *      invalid, unless CLK_DIVIDER_ALLOW_ZERO is set.
 406  * CLK_DIVIDER_POWER_OF_TWO - clock divisor is 2 raised to the value read from
 407  *      the hardware register
 408  * CLK_DIVIDER_ALLOW_ZERO - Allow zero divisors.  For dividers which have
 409  *      CLK_DIVIDER_ONE_BASED set, it is possible to end up with a zero divisor.
 410  *      Some hardware implementations gracefully handle this case and allow a
 411  *      zero divisor by not modifying their input clock
 412  *      (divide by one / bypass).
 413  * CLK_DIVIDER_HIWORD_MASK - The divider settings are only in lower 16-bit
 414  *      of this register, and mask of divider bits are in higher 16-bit of this
 415  *      register.  While setting the divider bits, higher 16-bit should also be
 416  *      updated to indicate changing divider bits.
 417  * CLK_DIVIDER_ROUND_CLOSEST - Makes the best calculated divider to be rounded
 418  *      to the closest integer instead of the up one.
 419  * CLK_DIVIDER_READ_ONLY - The divider settings are preconfigured and should
 420  *      not be changed by the clock framework.
 421  * CLK_DIVIDER_MAX_AT_ZERO - For dividers which are like CLK_DIVIDER_ONE_BASED
 422  *      except when the value read from the register is zero, the divisor is
 423  *      2^width of the field.
 424  * CLK_DIVIDER_BIG_ENDIAN - By default little endian register accesses are used
 425  *      for the divider register.  Setting this flag makes the register accesses
 426  *      big endian.
 427  */
 428 struct clk_divider {
 429         struct clk_hw   hw;
 430         void __iomem    *reg;
 431         u8              shift;
 432         u8              width;
 433         u8              flags;
 434         const struct clk_div_table      *table;
 435         spinlock_t      *lock;
 436 };
 437
 438 #define clk_div_mask(width)     ((1 << (width)) - 1)
 439 #define to_clk_divider(_hw) container_of(_hw, struct clk_divider, hw)
 440
 441 #define CLK_DIVIDER_ONE_BASED           BIT(0)
 442 #define CLK_DIVIDER_POWER_OF_TWO        BIT(1)
 443 #define CLK_DIVIDER_ALLOW_ZERO          BIT(2)
 444 #define CLK_DIVIDER_HIWORD_MASK         BIT(3)
 445 #define CLK_DIVIDER_ROUND_CLOSEST       BIT(4)
 446 #define CLK_DIVIDER_READ_ONLY           BIT(5)
 447 #define CLK_DIVIDER_MAX_AT_ZERO         BIT(6)
 448 #define CLK_DIVIDER_BIG_ENDIAN          BIT(7)
 449
 450 extern const struct clk_ops clk_divider_ops;
 451 extern const struct clk_ops clk_divider_ro_ops;
 452
 453 unsigned long divider_recalc_rate(struct clk_hw *hw, unsigned long parent_rate,
 454                 unsigned int val, const struct clk_div_table *table,
 455                 unsigned long flags, unsigned long width);
 456 long divider_round_rate_parent(struct clk_hw *hw, struct clk_hw *parent,
 457                                unsigned long rate, unsigned long *prate,
 458                                const struct clk_div_table *table,
 459                                u8 width, unsigned long flags);
 460 long divider_ro_round_rate_parent(struct clk_hw *hw, struct clk_hw *parent,
 461                                   unsigned long rate, unsigned long *prate,
 462                                   const struct clk_div_table *table, u8 width,
 463                                   unsigned long flags, unsigned int val);
 464 int divider_get_val(unsigned long rate, unsigned long parent_rate,
 465                 const struct clk_div_table *table, u8 width,
 466                 unsigned long flags);
 467
 468 struct clk *clk_register_divider(struct device *dev, const char *name,
 469                 const char *parent_name, unsigned long flags,
 470                 void __iomem *reg, u8 shift, u8 width,
 471                 u8 clk_divider_flags, spinlock_t *lock);
 472 struct clk_hw *clk_hw_register_divider(struct device *dev, const char *name,
 473                 const char *parent_name, unsigned long flags,
 474                 void __iomem *reg, u8 shift, u8 width,
 475                 u8 clk_divider_flags, spinlock_t *lock);
 476 struct clk *clk_register_divider_table(struct device *dev, const char *name,
 477                 const char *parent_name, unsigned long flags,
 478                 void __iomem *reg, u8 shift, u8 width,
 479                 u8 clk_divider_flags, const struct clk_div_table *table,
 480                 spinlock_t *lock);
 481 struct clk_hw *clk_hw_register_divider_table(struct device *dev,
 482                 const char *name, const char *parent_name, unsigned long flags,
 483                 void __iomem *reg, u8 shift, u8 width,
 484                 u8 clk_divider_flags, const struct clk_div_table *table,
 485                 spinlock_t *lock);
 486 void clk_unregister_divider(struct clk *clk);
 487 void clk_hw_unregister_divider(struct clk_hw *hw);
 488
 489 /**
 490  * struct clk_mux - multiplexer clock
 491  *
 492  * @hw:         handle between common and hardware-specific interfaces
 493  * @reg:        register controlling multiplexer
 494  * @table:      array of register values corresponding to the parent index
 495  * @shift:      shift to multiplexer bit field
 496  * @mask:       mask of mutliplexer bit field
 497  * @flags:      hardware-specific flags
 498  * @lock:       register lock
 499  *
 500  * Clock with multiple selectable parents.  Implements .get_parent, .set_parent
 501  * and .recalc_rate
 502  *
 503  * Flags:
 504  * CLK_MUX_INDEX_ONE - register index starts at 1, not 0
 505  * CLK_MUX_INDEX_BIT - register index is a single bit (power of two)
 506  * CLK_MUX_HIWORD_MASK - The mux settings are only in lower 16-bit of this
 507  *      register, and mask of mux bits are in higher 16-bit of this register.
 508  *      While setting the mux bits, higher 16-bit should also be updated to
 509  *      indicate changing mux bits.
 510  * CLK_MUX_ROUND_CLOSEST - Use the parent rate that is closest to the desired
 511  *      frequency.
 512  * CLK_MUX_BIG_ENDIAN - By default little endian register accesses are used for
 513  *      the mux register.  Setting this flag makes the register accesses big
 514  *      endian.
 515  */
 516 struct clk_mux {
 517         struct clk_hw   hw;
 518         void __iomem    *reg;
 519         u32             *table;
 520         u32             mask;
 521         u8              shift;
 522         u8              flags;
 523         spinlock_t      *lock;
 524 };
 525
 526 #define to_clk_mux(_hw) container_of(_hw, struct clk_mux, hw)
 527
 528 #define CLK_MUX_INDEX_ONE               BIT(0)
 529 #define CLK_MUX_INDEX_BIT               BIT(1)
 530 #define CLK_MUX_HIWORD_MASK             BIT(2)
 531 #define CLK_MUX_READ_ONLY               BIT(3) /* mux can't be changed */
 532 #define CLK_MUX_ROUND_CLOSEST           BIT(4)
 533 #define CLK_MUX_BIG_ENDIAN              BIT(5)
 534
 535 extern const struct clk_ops clk_mux_ops;
 536 extern const struct clk_ops clk_mux_ro_ops;
 537
 538 struct clk *clk_register_mux(struct device *dev, const char *name,
 539                 const char * const *parent_names, u8 num_parents,
 540                 unsigned long flags,
 541                 void __iomem *reg, u8 shift, u8 width,
 542                 u8 clk_mux_flags, spinlock_t *lock);
 543 struct clk_hw *clk_hw_register_mux(struct device *dev, const char *name,
 544                 const char * const *parent_names, u8 num_parents,
 545                 unsigned long flags,
 546                 void __iomem *reg, u8 shift, u8 width,
 547                 u8 clk_mux_flags, spinlock_t *lock);
 548
 549 struct clk *clk_register_mux_table(struct device *dev, const char *name,
 550                 const char * const *parent_names, u8 num_parents,
 551                 unsigned long flags,
 552                 void __iomem *reg, u8 shift, u32 mask,
 553                 u8 clk_mux_flags, u32 *table, spinlock_t *lock);
 554 struct clk_hw *clk_hw_register_mux_table(struct device *dev, const char *name,
 555                 const char * const *parent_names, u8 num_parents,
 556                 unsigned long flags,
 557                 void __iomem *reg, u8 shift, u32 mask,
 558                 u8 clk_mux_flags, u32 *table, spinlock_t *lock);
 559
 560 int clk_mux_val_to_index(struct clk_hw *hw, u32 *table, unsigned int flags,
 561                          unsigned int val);
 562 unsigned int clk_mux_index_to_val(u32 *table, unsigned int flags, u8 index);
 563
 564 void clk_unregister_mux(struct clk *clk);
 565 void clk_hw_unregister_mux(struct clk_hw *hw);
 566
 567 void of_fixed_factor_clk_setup(struct device_node *node);
 568
 569 /**
 570  * struct clk_fixed_factor - fixed multiplier and divider clock
 571  *
 572  * @hw:         handle between common and hardware-specific interfaces
 573  * @mult:       multiplier
 574  * @div:        divider
 575  *
 576  * Clock with a fixed multiplier and divider. The output frequency is the
 577  * parent clock rate divided by div and multiplied by mult.
 578  * Implements .recalc_rate, .set_rate and .round_rate
 579  */
 580
 581 struct clk_fixed_factor {
 582         struct clk_hw   hw;
 583         unsigned int    mult;
 584         unsigned int    div;
 585 };
 586
 587 #define to_clk_fixed_factor(_hw) container_of(_hw, struct clk_fixed_factor, hw)
 588
 589 extern const struct clk_ops clk_fixed_factor_ops;
 590 struct clk *clk_register_fixed_factor(struct device *dev, const char *name,
 591                 const char *parent_name, unsigned long flags,
 592                 unsigned int mult, unsigned int div);
 593 void clk_unregister_fixed_factor(struct clk *clk);
 594 struct clk_hw *clk_hw_register_fixed_factor(struct device *dev,
 595                 const char *name, const char *parent_name, unsigned long flags,
 596                 unsigned int mult, unsigned int div);
 597 void clk_hw_unregister_fixed_factor(struct clk_hw *hw);
 598
 599 /**
 600  * struct clk_fractional_divider - adjustable fractional divider clock
 601  *
 602  * @hw:         handle between common and hardware-specific interfaces
 603  * @reg:        register containing the divider
 604  * @mshift:     shift to the numerator bit field
 605  * @mwidth:     width of the numerator bit field
 606  * @nshift:     shift to the denominator bit field
 607  * @nwidth:     width of the denominator bit field
 608  * @lock:       register lock
 609  *
 610  * Clock with adjustable fractional divider affecting its output frequency.
 611  *
 612  * Flags:
 613  * CLK_FRAC_DIVIDER_ZERO_BASED - by default the numerator and denominator
 614  *      is the value read from the register. If CLK_FRAC_DIVIDER_ZERO_BASED
 615  *      is set then the numerator and denominator are both the value read
 616  *      plus one.
 617  * CLK_FRAC_DIVIDER_BIG_ENDIAN - By default little endian register accesses are
 618  *      used for the divider register.  Setting this flag makes the register
 619  *      accesses big endian.
 620  */
 621 struct clk_fractional_divider {
 622         struct clk_hw   hw;
 623         void __iomem    *reg;
 624         u8              mshift;
 625         u8              mwidth;
 626         u32             mmask;
 627         u8              nshift;
 628         u8              nwidth;
 629         u32             nmask;
 630         u8              flags;
 631         void            (*approximation)(struct clk_hw *hw,
 632                                 unsigned long rate, unsigned long *parent_rate,
 633                                 unsigned long *m, unsigned long *n);
 634         spinlock_t      *lock;
 635 };
 636
 637 #define to_clk_fd(_hw) container_of(_hw, struct clk_fractional_divider, hw)
 638
 639 #define CLK_FRAC_DIVIDER_ZERO_BASED             BIT(0)
 640 #define CLK_FRAC_DIVIDER_BIG_ENDIAN             BIT(1)
 641
 642 extern const struct clk_ops clk_fractional_divider_ops;
 643 struct clk *clk_register_fractional_divider(struct device *dev,
 644                 const char *name, const char *parent_name, unsigned long flags,
 645                 void __iomem *reg, u8 mshift, u8 mwidth, u8 nshift, u8 nwidth,
 646                 u8 clk_divider_flags, spinlock_t *lock);
 647 struct clk_hw *clk_hw_register_fractional_divider(struct device *dev,
 648                 const char *name, const char *parent_name, unsigned long flags,
 649                 void __iomem *reg, u8 mshift, u8 mwidth, u8 nshift, u8 nwidth,
 650                 u8 clk_divider_flags, spinlock_t *lock);
 651 void clk_hw_unregister_fractional_divider(struct clk_hw *hw);
 652
 653 /**
 654  * struct clk_multiplier - adjustable multiplier clock
 655  *
 656  * @hw:         handle between common and hardware-specific interfaces
 657  * @reg:        register containing the multiplier
 658  * @shift:      shift to the multiplier bit field
 659  * @width:      width of the multiplier bit field
 660  * @lock:       register lock
 661  *
 662  * Clock with an adjustable multiplier affecting its output frequency.
 663  * Implements .recalc_rate, .set_rate and .round_rate
 664  *
 665  * Flags:
 666  * CLK_MULTIPLIER_ZERO_BYPASS - By default, the multiplier is the value read
 667  *      from the register, with 0 being a valid value effectively
 668  *      zeroing the output clock rate. If CLK_MULTIPLIER_ZERO_BYPASS is
 669  *      set, then a null multiplier will be considered as a bypass,
 670  *      leaving the parent rate unmodified.
 671  * CLK_MULTIPLIER_ROUND_CLOSEST - Makes the best calculated divider to be
 672  *      rounded to the closest integer instead of the down one.
 673  * CLK_MULTIPLIER_BIG_ENDIAN - By default little endian register accesses are
 674  *      used for the multiplier register.  Setting this flag makes the register
 675  *      accesses big endian.
 676  */
 677 struct clk_multiplier {
 678         struct clk_hw   hw;
 679         void __iomem    *reg;
 680         u8              shift;
 681         u8              width;
 682         u8              flags;
 683         spinlock_t      *lock;
 684 };
 685
 686 #define to_clk_multiplier(_hw) container_of(_hw, struct clk_multiplier, hw)
 687
 688 #define CLK_MULTIPLIER_ZERO_BYPASS              BIT(0)
 689 #define CLK_MULTIPLIER_ROUND_CLOSEST    BIT(1)
 690 #define CLK_MULTIPLIER_BIG_ENDIAN               BIT(2)
 691
 692 extern const struct clk_ops clk_multiplier_ops;
 693
 694 /***
 695  * struct clk_composite - aggregate clock of mux, divider and gate clocks
 696  *
 697  * @hw:         handle between common and hardware-specific interfaces
 698  * @mux_hw:     handle between composite and hardware-specific mux clock
 699  * @rate_hw:    handle between composite and hardware-specific rate clock
 700  * @gate_hw:    handle between composite and hardware-specific gate clock
 701  * @mux_ops:    clock ops for mux
 702  * @rate_ops:   clock ops for rate
 703  * @gate_ops:   clock ops for gate
 704  */
 705 struct clk_composite {
 706         struct clk_hw   hw;
 707         struct clk_ops  ops;
 708
 709         struct clk_hw   *mux_hw;
 710         struct clk_hw   *rate_hw;
 711         struct clk_hw   *gate_hw;
 712
 713         const struct clk_ops    *mux_ops;
 714         const struct clk_ops    *rate_ops;
 715         const struct clk_ops    *gate_ops;
 716 };
 717
 718 #define to_clk_composite(_hw) container_of(_hw, struct clk_composite, hw)
 719
 720 struct clk *clk_register_composite(struct device *dev, const char *name,
 721                 const char * const *parent_names, int num_parents,
 722                 struct clk_hw *mux_hw, const struct clk_ops *mux_ops,
 723                 struct clk_hw *rate_hw, const struct clk_ops *rate_ops,
 724                 struct clk_hw *gate_hw, const struct clk_ops *gate_ops,
 725                 unsigned long flags);
 726 void clk_unregister_composite(struct clk *clk);
 727 struct clk_hw *clk_hw_register_composite(struct device *dev, const char *name,
 728                 const char * const *parent_names, int num_parents,
 729                 struct clk_hw *mux_hw, const struct clk_ops *mux_ops,
 730                 struct clk_hw *rate_hw, const struct clk_ops *rate_ops,
 731                 struct clk_hw *gate_hw, const struct clk_ops *gate_ops,
 732                 unsigned long flags);
 733 void clk_hw_unregister_composite(struct clk_hw *hw);
 734
 735 /***
 736  * struct clk_gpio_gate - gpio gated clock
 737  *
 738  * @hw:         handle between common and hardware-specific interfaces
 739  * @gpiod:      gpio descriptor
 740  *
 741  * Clock with a gpio control for enabling and disabling the parent clock.
 742  * Implements .enable, .disable and .is_enabled
 743  */
 744
 745 struct clk_gpio {
 746         struct clk_hw   hw;
 747         struct gpio_desc *gpiod;
 748 };
 749
 750 #define to_clk_gpio(_hw) container_of(_hw, struct clk_gpio, hw)
 751
 752 extern const struct clk_ops clk_gpio_gate_ops;
 753 struct clk *clk_register_gpio_gate(struct device *dev, const char *name,
 754                 const char *parent_name, struct gpio_desc *gpiod,
 755                 unsigned long flags);
 756 struct clk_hw *clk_hw_register_gpio_gate(struct device *dev, const char *name,
 757                 const char *parent_name, struct gpio_desc *gpiod,
 758                 unsigned long flags);
 759 void clk_hw_unregister_gpio_gate(struct clk_hw *hw);
 760
 761 /**
 762  * struct clk_gpio_mux - gpio controlled clock multiplexer
 763  *
 764  * @hw:         see struct clk_gpio
 765  * @gpiod:      gpio descriptor to select the parent of this clock multiplexer
 766  *
 767  * Clock with a gpio control for selecting the parent clock.
 768  * Implements .get_parent, .set_parent and .determine_rate
 769  */
 770
 771 extern const struct clk_ops clk_gpio_mux_ops;
 772 struct clk *clk_register_gpio_mux(struct device *dev, const char *name,
 773                 const char * const *parent_names, u8 num_parents, struct gpio_desc *gpiod,
 774                 unsigned long flags);
 775 struct clk_hw *clk_hw_register_gpio_mux(struct device *dev, const char *name,
 776                 const char * const *parent_names, u8 num_parents, struct gpio_desc *gpiod,
 777                 unsigned long flags);
 778 void clk_hw_unregister_gpio_mux(struct clk_hw *hw);
 779
 780 /**
 781  * clk_register - allocate a new clock, register it and return an opaque cookie
 782  * @dev: device that is registering this clock
 783  * @hw: link to hardware-specific clock data
 784  *
 785  * clk_register is the primary interface for populating the clock tree with new
 786  * clock nodes.  It returns a pointer to the newly allocated struct clk which
 787  * cannot be dereferenced by driver code but may be used in conjuction with the
 788  * rest of the clock API.  In the event of an error clk_register will return an
 789  * error code; drivers must test for an error code after calling clk_register.
 790  */
 791 struct clk *clk_register(struct device *dev, struct clk_hw *hw);
 792 struct clk *devm_clk_register(struct device *dev, struct clk_hw *hw);
 793
 794 int __must_check clk_hw_register(struct device *dev, struct clk_hw *hw);
 795 int __must_check devm_clk_hw_register(struct device *dev, struct clk_hw *hw);
 796
 797 void clk_unregister(struct clk *clk);
 798 void devm_clk_unregister(struct device *dev, struct clk *clk);
 799
 800 void clk_hw_unregister(struct clk_hw *hw);
 801 void devm_clk_hw_unregister(struct device *dev, struct clk_hw *hw);
 802
 803 /* helper functions */
 804 const char *__clk_get_name(const struct clk *clk);
 805 const char *clk_hw_get_name(const struct clk_hw *hw);
 806 struct clk_hw *__clk_get_hw(struct clk *clk);
 807 unsigned int clk_hw_get_num_parents(const struct clk_hw *hw);
 808 struct clk_hw *clk_hw_get_parent(const struct clk_hw *hw);
 809 struct clk_hw *clk_hw_get_parent_by_index(const struct clk_hw *hw,
 810                                           unsigned int index);
 811 unsigned int __clk_get_enable_count(struct clk *clk);
 812 unsigned long clk_hw_get_rate(const struct clk_hw *hw);
 813 unsigned long __clk_get_flags(struct clk *clk);
 814 unsigned long clk_hw_get_flags(const struct clk_hw *hw);
 815 #define clk_hw_can_set_rate_parent(hw) \
 816         (clk_hw_get_flags((hw)) & CLK_SET_RATE_PARENT)
 817
 818 bool clk_hw_is_prepared(const struct clk_hw *hw);
 819 bool clk_hw_rate_is_protected(const struct clk_hw *hw);
 820 bool clk_hw_is_enabled(const struct clk_hw *hw);
 821 bool __clk_is_enabled(struct clk *clk);
 822 struct clk *__clk_lookup(const char *name);
 823 int __clk_mux_determine_rate(struct clk_hw *hw,
 824                              struct clk_rate_request *req);
 825 int __clk_determine_rate(struct clk_hw *core, struct clk_rate_request *req);
 826 int __clk_mux_determine_rate_closest(struct clk_hw *hw,
 827                                      struct clk_rate_request *req);
 828 int clk_mux_determine_rate_flags(struct clk_hw *hw,
 829                                  struct clk_rate_request *req,
 830                                  unsigned long flags);
 831 void clk_hw_reparent(struct clk_hw *hw, struct clk_hw *new_parent);
 832 void clk_hw_set_rate_range(struct clk_hw *hw, unsigned long min_rate,
 833                            unsigned long max_rate);
 834
 835 static inline void __clk_hw_set_clk(struct clk_hw *dst, struct clk_hw *src)
 836 {
 837         dst->clk = src->clk;
 838         dst->core = src->core;
 839 }
 840
 841 static inline long divider_round_rate(struct clk_hw *hw, unsigned long rate,
 842                                       unsigned long *prate,
 843                                       const struct clk_div_table *table,
 844                                       u8 width, unsigned long flags)
 845 {
 846         return divider_round_rate_parent(hw, clk_hw_get_parent(hw),
 847                                          rate, prate, table, width, flags);
 848 }
 849
 850 static inline long divider_ro_round_rate(struct clk_hw *hw, unsigned long rate,
 851                                          unsigned long *prate,
 852                                          const struct clk_div_table *table,
 853                                          u8 width, unsigned long flags,
 854                                          unsigned int val)
 855 {
 856         return divider_ro_round_rate_parent(hw, clk_hw_get_parent(hw),
 857                                             rate, prate, table, width, flags,
 858                                             val);
 859 }
 860
 861 /*
 862  * FIXME clock api without lock protection
 863  */
 864 unsigned long clk_hw_round_rate(struct clk_hw *hw, unsigned long rate);
 865
 866 struct of_device_id;
 867
 868 struct clk_onecell_data {
 869         struct clk **clks;
 870         unsigned int clk_num;
 871 };
 872
 873 struct clk_hw_onecell_data {
 874         unsigned int num;
 875         struct clk_hw *hws[];
 876 };
 877
 878 extern struct of_device_id __clk_of_table;
 879
 880 #define CLK_OF_DECLARE(name, compat, fn) OF_DECLARE_1(clk, name, compat, fn)
 881
 882 /*
 883  * Use this macro when you have a driver that requires two initialization
 884  * routines, one at of_clk_init(), and one at platform device probe
 885  */
 886 #define CLK_OF_DECLARE_DRIVER(name, compat, fn) \
 887         static void __init name##_of_clk_init_driver(struct device_node *np) \
 888         {                                                               \
 889                 of_node_clear_flag(np, OF_POPULATED);                   \
 890                 fn(np);                                                 \
 891         }                                                               \
 892         OF_DECLARE_1(clk, name, compat, name##_of_clk_init_driver)
 893
 894 #define CLK_HW_INIT(_name, _parent, _ops, _flags)               \
 895         (&(struct clk_init_data) {                              \
 896                 .flags          = _flags,                       \
 897                 .name           = _name,                        \
 898                 .parent_names   = (const char *[]) { _parent }, \
 899                 .num_parents    = 1,                            \
 900                 .ops            = _ops,                         \
 901         })
 902
 903 #define CLK_HW_INIT_PARENTS(_name, _parents, _ops, _flags)      \
 904         (&(struct clk_init_data) {                              \
 905                 .flags          = _flags,                       \
 906                 .name           = _name,                        \
 907                 .parent_names   = _parents,                     \
 908                 .num_parents    = ARRAY_SIZE(_parents),         \
 909                 .ops            = _ops,                         \
 910         })
 911
 912 #define CLK_HW_INIT_NO_PARENT(_name, _ops, _flags)      \
 913         (&(struct clk_init_data) {                      \
 914                 .flags          = _flags,               \
 915                 .name           = _name,                \
 916                 .parent_names   = NULL,                 \
 917                 .num_parents    = 0,                    \
 918                 .ops            = _ops,                 \
 919         })
 920
 921 #define CLK_FIXED_FACTOR(_struct, _name, _parent,                       \
 922                         _div, _mult, _flags)                            \
 923         struct clk_fixed_factor _struct = {                             \
 924                 .div            = _div,                                 \
 925                 .mult           = _mult,                                \
 926                 .hw.init        = CLK_HW_INIT(_name,                    \
 927                                               _parent,                  \
 928                                               &clk_fixed_factor_ops,    \
 929                                               _flags),                  \
 930         }
 931
 932 #ifdef CONFIG_OF
 933 int of_clk_add_provider(struct device_node *np,
 934                         struct clk *(*clk_src_get)(struct of_phandle_args *args,
 935                                                    void *data),
 936                         void *data);
 937 int of_clk_add_hw_provider(struct device_node *np,
 938                            struct clk_hw *(*get)(struct of_phandle_args *clkspec,
 939                                                  void *data),
 940                            void *data);
 941 int devm_of_clk_add_hw_provider(struct device *dev,
 942                            struct clk_hw *(*get)(struct of_phandle_args *clkspec,
 943                                                  void *data),
 944                            void *data);
 945 void of_clk_del_provider(struct device_node *np);
 946 void devm_of_clk_del_provider(struct device *dev);
 947 struct clk *of_clk_src_simple_get(struct of_phandle_args *clkspec,
 948                                   void *data);
 949 struct clk_hw *of_clk_hw_simple_get(struct of_phandle_args *clkspec,
 950                                     void *data);
 951 struct clk *of_clk_src_onecell_get(struct of_phandle_args *clkspec, void *data);
 952 struct clk_hw *of_clk_hw_onecell_get(struct of_phandle_args *clkspec,
 953                                      void *data);
 954 int of_clk_parent_fill(struct device_node *np, const char **parents,
 955                        unsigned int size);
 956 int of_clk_detect_critical(struct device_node *np, int index,
 957                             unsigned long *flags);
 958
 959 #else /* !CONFIG_OF */
 960
 961 static inline int of_clk_add_provider(struct device_node *np,
 962                         struct clk *(*clk_src_get)(struct of_phandle_args *args,
 963                                                    void *data),
 964                         void *data)
 965 {
 966         return 0;
 967 }
 968 static inline int of_clk_add_hw_provider(struct device_node *np,
 969                         struct clk_hw *(*get)(struct of_phandle_args *clkspec,
 970                                               void *data),
 971                         void *data)
 972 {
 973         return 0;
 974 }
 975 static inline int devm_of_clk_add_hw_provider(struct device *dev,
 976                            struct clk_hw *(*get)(struct of_phandle_args *clkspec,
 977                                                  void *data),
 978                            void *data)
 979 {
 980         return 0;
 981 }
 982 static inline void of_clk_del_provider(struct device_node *np) {}
 983 static inline void devm_of_clk_del_provider(struct device *dev) {}
 984 static inline struct clk *of_clk_src_simple_get(
 985         struct of_phandle_args *clkspec, void *data)
 986 {
 987         return ERR_PTR(-ENOENT);
 988 }
 989 static inline struct clk_hw *
 990 of_clk_hw_simple_get(struct of_phandle_args *clkspec, void *data)
 991 {
 992         return ERR_PTR(-ENOENT);
 993 }
 994 static inline struct clk *of_clk_src_onecell_get(
 995         struct of_phandle_args *clkspec, void *data)
 996 {
 997         return ERR_PTR(-ENOENT);
 998 }
 999 static inline struct clk_hw *
1000 of_clk_hw_onecell_get(struct of_phandle_args *clkspec, void *data)
1001 {
1002         return ERR_PTR(-ENOENT);
1003 }
1004 static inline int of_clk_parent_fill(struct device_node *np,
1005                                      const char **parents, unsigned int size)
1006 {
1007         return 0;
1008 }
1009 static inline int of_clk_detect_critical(struct device_node *np, int index,
1010                                           unsigned long *flags)
1011 {
1012         return 0;
1013 }
1014 #endif /* CONFIG_OF */
1015
1016 /*
1017  * wrap access to peripherals in accessor routines
1018  * for improved portability across platforms
1019  */
1020
1021 static inline u32 clk_readl(u32 __iomem *reg)
1022 {
1023         return readl(reg);
1024 }
1025
1026 static inline void clk_writel(u32 val, u32 __iomem *reg)
1027 {
1028         writel(val, reg);
1029 }
1030
1031 void clk_gate_restore_context(struct clk_hw *hw);
1032
1033 #endif /* CONFIG_COMMON_CLK */
1034 #endif /* CLK_PROVIDER_H */