sound/soc/codecs/rt5677.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * rt5677.c  --  RT5677 ALSA SoC audio codec driver
   4  *
   5  * Copyright 2013 Realtek Semiconductor Corp.
   6  * Author: Oder Chiou <oder_chiou@realtek.com>
   7  */
   8
   9 #include <linux/acpi.h>
  10 #include <linux/fs.h>
  11 #include <linux/module.h>
  12 #include <linux/moduleparam.h>
  13 #include <linux/init.h>
  14 #include <linux/delay.h>
  15 #include <linux/pm.h>
  16 #include <linux/regmap.h>
  17 #include <linux/i2c.h>
  18 #include <linux/platform_device.h>
  19 #include <linux/spi/spi.h>
  20 #include <linux/firmware.h>
  21 #include <linux/of_device.h>
  22 #include <linux/property.h>
  23 #include <linux/irq.h>
  24 #include <linux/interrupt.h>
  25 #include <linux/irqdomain.h>
  26 #include <linux/workqueue.h>
  27 #include <sound/core.h>
  28 #include <sound/pcm.h>
  29 #include <sound/pcm_params.h>
  30 #include <sound/soc.h>
  31 #include <sound/soc-dapm.h>
  32 #include <sound/initval.h>
  33 #include <sound/tlv.h>
  34
  35 #include "rl6231.h"
  36 #include "rt5677.h"
  37 #include "rt5677-spi.h"
  38
  39 #define RT5677_DEVICE_ID 0x6327
  40
  41 /* Register controlling boot vector */
  42 #define RT5677_DSP_BOOT_VECTOR          0x1801f090
  43 #define RT5677_MODEL_ADDR               0x5FFC9800
  44
  45 #define RT5677_PR_RANGE_BASE (0xff + 1)
  46 #define RT5677_PR_SPACING 0x100
  47
  48 #define RT5677_PR_BASE (RT5677_PR_RANGE_BASE + (0 * RT5677_PR_SPACING))
  49
  50 static const struct regmap_range_cfg rt5677_ranges[] = {
  51         {
  52                 .name = "PR",
  53                 .range_min = RT5677_PR_BASE,
  54                 .range_max = RT5677_PR_BASE + 0xfd,
  55                 .selector_reg = RT5677_PRIV_INDEX,
  56                 .selector_mask = 0xff,
  57                 .selector_shift = 0x0,
  58                 .window_start = RT5677_PRIV_DATA,
  59                 .window_len = 0x1,
  60         },
  61 };
  62
  63 static const struct reg_sequence init_list[] = {
  64         {RT5677_ASRC_12,        0x0018},
  65         {RT5677_PR_BASE + 0x3d, 0x364d},
  66         {RT5677_PR_BASE + 0x17, 0x4fc0},
  67         {RT5677_PR_BASE + 0x13, 0x0312},
  68         {RT5677_PR_BASE + 0x1e, 0x0000},
  69         {RT5677_PR_BASE + 0x12, 0x0eaa},
  70         {RT5677_PR_BASE + 0x14, 0x018a},
  71         {RT5677_PR_BASE + 0x15, 0x0490},
  72         {RT5677_PR_BASE + 0x38, 0x0f71},
  73         {RT5677_PR_BASE + 0x39, 0x0f71},
  74 };
  75 #define RT5677_INIT_REG_LEN ARRAY_SIZE(init_list)
  76
  77 static const struct reg_default rt5677_reg[] = {
  78         {RT5677_RESET                   , 0x0000},
  79         {RT5677_LOUT1                   , 0xa800},
  80         {RT5677_IN1                     , 0x0000},
  81         {RT5677_MICBIAS                 , 0x0000},
  82         {RT5677_SLIMBUS_PARAM           , 0x0000},
  83         {RT5677_SLIMBUS_RX              , 0x0000},
  84         {RT5677_SLIMBUS_CTRL            , 0x0000},
  85         {RT5677_SIDETONE_CTRL           , 0x000b},
  86         {RT5677_ANA_DAC1_2_3_SRC        , 0x0000},
  87         {RT5677_IF_DSP_DAC3_4_MIXER     , 0x1111},
  88         {RT5677_DAC4_DIG_VOL            , 0xafaf},
  89         {RT5677_DAC3_DIG_VOL            , 0xafaf},
  90         {RT5677_DAC1_DIG_VOL            , 0xafaf},
  91         {RT5677_DAC2_DIG_VOL            , 0xafaf},
  92         {RT5677_IF_DSP_DAC2_MIXER       , 0x0011},
  93         {RT5677_STO1_ADC_DIG_VOL        , 0x2f2f},
  94         {RT5677_MONO_ADC_DIG_VOL        , 0x2f2f},
  95         {RT5677_STO1_2_ADC_BST          , 0x0000},
  96         {RT5677_STO2_ADC_DIG_VOL        , 0x2f2f},
  97         {RT5677_ADC_BST_CTRL2           , 0x0000},
  98         {RT5677_STO3_4_ADC_BST          , 0x0000},
  99         {RT5677_STO3_ADC_DIG_VOL        , 0x2f2f},
 100         {RT5677_STO4_ADC_DIG_VOL        , 0x2f2f},
 101         {RT5677_STO4_ADC_MIXER          , 0xd4c0},
 102         {RT5677_STO3_ADC_MIXER          , 0xd4c0},
 103         {RT5677_STO2_ADC_MIXER          , 0xd4c0},
 104         {RT5677_STO1_ADC_MIXER          , 0xd4c0},
 105         {RT5677_MONO_ADC_MIXER          , 0xd4d1},
 106         {RT5677_ADC_IF_DSP_DAC1_MIXER   , 0x8080},
 107         {RT5677_STO1_DAC_MIXER          , 0xaaaa},
 108         {RT5677_MONO_DAC_MIXER          , 0xaaaa},
 109         {RT5677_DD1_MIXER               , 0xaaaa},
 110         {RT5677_DD2_MIXER               , 0xaaaa},
 111         {RT5677_IF3_DATA                , 0x0000},
 112         {RT5677_IF4_DATA                , 0x0000},
 113         {RT5677_PDM_OUT_CTRL            , 0x8888},
 114         {RT5677_PDM_DATA_CTRL1          , 0x0000},
 115         {RT5677_PDM_DATA_CTRL2          , 0x0000},
 116         {RT5677_PDM1_DATA_CTRL2         , 0x0000},
 117         {RT5677_PDM1_DATA_CTRL3         , 0x0000},
 118         {RT5677_PDM1_DATA_CTRL4         , 0x0000},
 119         {RT5677_PDM2_DATA_CTRL2         , 0x0000},
 120         {RT5677_PDM2_DATA_CTRL3         , 0x0000},
 121         {RT5677_PDM2_DATA_CTRL4         , 0x0000},
 122         {RT5677_TDM1_CTRL1              , 0x0300},
 123         {RT5677_TDM1_CTRL2              , 0x0000},
 124         {RT5677_TDM1_CTRL3              , 0x4000},
 125         {RT5677_TDM1_CTRL4              , 0x0123},
 126         {RT5677_TDM1_CTRL5              , 0x4567},
 127         {RT5677_TDM2_CTRL1              , 0x0300},
 128         {RT5677_TDM2_CTRL2              , 0x0000},
 129         {RT5677_TDM2_CTRL3              , 0x4000},
 130         {RT5677_TDM2_CTRL4              , 0x0123},
 131         {RT5677_TDM2_CTRL5              , 0x4567},
 132         {RT5677_I2C_MASTER_CTRL1        , 0x0001},
 133         {RT5677_I2C_MASTER_CTRL2        , 0x0000},
 134         {RT5677_I2C_MASTER_CTRL3        , 0x0000},
 135         {RT5677_I2C_MASTER_CTRL4        , 0x0000},
 136         {RT5677_I2C_MASTER_CTRL5        , 0x0000},
 137         {RT5677_I2C_MASTER_CTRL6        , 0x0000},
 138         {RT5677_I2C_MASTER_CTRL7        , 0x0000},
 139         {RT5677_I2C_MASTER_CTRL8        , 0x0000},
 140         {RT5677_DMIC_CTRL1              , 0x1505},
 141         {RT5677_DMIC_CTRL2              , 0x0055},
 142         {RT5677_HAP_GENE_CTRL1          , 0x0111},
 143         {RT5677_HAP_GENE_CTRL2          , 0x0064},
 144         {RT5677_HAP_GENE_CTRL3          , 0xef0e},
 145         {RT5677_HAP_GENE_CTRL4          , 0xf0f0},
 146         {RT5677_HAP_GENE_CTRL5          , 0xef0e},
 147         {RT5677_HAP_GENE_CTRL6          , 0xf0f0},
 148         {RT5677_HAP_GENE_CTRL7          , 0xef0e},
 149         {RT5677_HAP_GENE_CTRL8          , 0xf0f0},
 150         {RT5677_HAP_GENE_CTRL9          , 0xf000},
 151         {RT5677_HAP_GENE_CTRL10         , 0x0000},
 152         {RT5677_PWR_DIG1                , 0x0000},
 153         {RT5677_PWR_DIG2                , 0x0000},
 154         {RT5677_PWR_ANLG1               , 0x0055},
 155         {RT5677_PWR_ANLG2               , 0x0000},
 156         {RT5677_PWR_DSP1                , 0x0001},
 157         {RT5677_PWR_DSP_ST              , 0x0000},
 158         {RT5677_PWR_DSP2                , 0x0000},
 159         {RT5677_ADC_DAC_HPF_CTRL1       , 0x0e00},
 160         {RT5677_PRIV_INDEX              , 0x0000},
 161         {RT5677_PRIV_DATA               , 0x0000},
 162         {RT5677_I2S4_SDP                , 0x8000},
 163         {RT5677_I2S1_SDP                , 0x8000},
 164         {RT5677_I2S2_SDP                , 0x8000},
 165         {RT5677_I2S3_SDP                , 0x8000},
 166         {RT5677_CLK_TREE_CTRL1          , 0x1111},
 167         {RT5677_CLK_TREE_CTRL2          , 0x1111},
 168         {RT5677_CLK_TREE_CTRL3          , 0x0000},
 169         {RT5677_PLL1_CTRL1              , 0x0000},
 170         {RT5677_PLL1_CTRL2              , 0x0000},
 171         {RT5677_PLL2_CTRL1              , 0x0c60},
 172         {RT5677_PLL2_CTRL2              , 0x2000},
 173         {RT5677_GLB_CLK1                , 0x0000},
 174         {RT5677_GLB_CLK2                , 0x0000},
 175         {RT5677_ASRC_1                  , 0x0000},
 176         {RT5677_ASRC_2                  , 0x0000},
 177         {RT5677_ASRC_3                  , 0x0000},
 178         {RT5677_ASRC_4                  , 0x0000},
 179         {RT5677_ASRC_5                  , 0x0000},
 180         {RT5677_ASRC_6                  , 0x0000},
 181         {RT5677_ASRC_7                  , 0x0000},
 182         {RT5677_ASRC_8                  , 0x0000},
 183         {RT5677_ASRC_9                  , 0x0000},
 184         {RT5677_ASRC_10                 , 0x0000},
 185         {RT5677_ASRC_11                 , 0x0000},
 186         {RT5677_ASRC_12                 , 0x0018},
 187         {RT5677_ASRC_13                 , 0x0000},
 188         {RT5677_ASRC_14                 , 0x0000},
 189         {RT5677_ASRC_15                 , 0x0000},
 190         {RT5677_ASRC_16                 , 0x0000},
 191         {RT5677_ASRC_17                 , 0x0000},
 192         {RT5677_ASRC_18                 , 0x0000},
 193         {RT5677_ASRC_19                 , 0x0000},
 194         {RT5677_ASRC_20                 , 0x0000},
 195         {RT5677_ASRC_21                 , 0x000c},
 196         {RT5677_ASRC_22                 , 0x0000},
 197         {RT5677_ASRC_23                 , 0x0000},
 198         {RT5677_VAD_CTRL1               , 0x2184},
 199         {RT5677_VAD_CTRL2               , 0x010a},
 200         {RT5677_VAD_CTRL3               , 0x0aea},
 201         {RT5677_VAD_CTRL4               , 0x000c},
 202         {RT5677_VAD_CTRL5               , 0x0000},
 203         {RT5677_DSP_INB_CTRL1           , 0x0000},
 204         {RT5677_DSP_INB_CTRL2           , 0x0000},
 205         {RT5677_DSP_IN_OUTB_CTRL        , 0x0000},
 206         {RT5677_DSP_OUTB0_1_DIG_VOL     , 0x2f2f},
 207         {RT5677_DSP_OUTB2_3_DIG_VOL     , 0x2f2f},
 208         {RT5677_DSP_OUTB4_5_DIG_VOL     , 0x2f2f},
 209         {RT5677_DSP_OUTB6_7_DIG_VOL     , 0x2f2f},
 210         {RT5677_ADC_EQ_CTRL1            , 0x6000},
 211         {RT5677_ADC_EQ_CTRL2            , 0x0000},
 212         {RT5677_EQ_CTRL1                , 0xc000},
 213         {RT5677_EQ_CTRL2                , 0x0000},
 214         {RT5677_EQ_CTRL3                , 0x0000},
 215         {RT5677_SOFT_VOL_ZERO_CROSS1    , 0x0009},
 216         {RT5677_JD_CTRL1                , 0x0000},
 217         {RT5677_JD_CTRL2                , 0x0000},
 218         {RT5677_JD_CTRL3                , 0x0000},
 219         {RT5677_IRQ_CTRL1               , 0x0000},
 220         {RT5677_IRQ_CTRL2               , 0x0000},
 221         {RT5677_GPIO_ST                 , 0x0000},
 222         {RT5677_GPIO_CTRL1              , 0x0000},
 223         {RT5677_GPIO_CTRL2              , 0x0000},
 224         {RT5677_GPIO_CTRL3              , 0x0000},
 225         {RT5677_STO1_ADC_HI_FILTER1     , 0xb320},
 226         {RT5677_STO1_ADC_HI_FILTER2     , 0x0000},
 227         {RT5677_MONO_ADC_HI_FILTER1     , 0xb300},
 228         {RT5677_MONO_ADC_HI_FILTER2     , 0x0000},
 229         {RT5677_STO2_ADC_HI_FILTER1     , 0xb300},
 230         {RT5677_STO2_ADC_HI_FILTER2     , 0x0000},
 231         {RT5677_STO3_ADC_HI_FILTER1     , 0xb300},
 232         {RT5677_STO3_ADC_HI_FILTER2     , 0x0000},
 233         {RT5677_STO4_ADC_HI_FILTER1     , 0xb300},
 234         {RT5677_STO4_ADC_HI_FILTER2     , 0x0000},
 235         {RT5677_MB_DRC_CTRL1            , 0x0f20},
 236         {RT5677_DRC1_CTRL1              , 0x001f},
 237         {RT5677_DRC1_CTRL2              , 0x020c},
 238         {RT5677_DRC1_CTRL3              , 0x1f00},
 239         {RT5677_DRC1_CTRL4              , 0x0000},
 240         {RT5677_DRC1_CTRL5              , 0x0000},
 241         {RT5677_DRC1_CTRL6              , 0x0029},
 242         {RT5677_DRC2_CTRL1              , 0x001f},
 243         {RT5677_DRC2_CTRL2              , 0x020c},
 244         {RT5677_DRC2_CTRL3              , 0x1f00},
 245         {RT5677_DRC2_CTRL4              , 0x0000},
 246         {RT5677_DRC2_CTRL5              , 0x0000},
 247         {RT5677_DRC2_CTRL6              , 0x0029},
 248         {RT5677_DRC1_HL_CTRL1           , 0x8000},
 249         {RT5677_DRC1_HL_CTRL2           , 0x0200},
 250         {RT5677_DRC2_HL_CTRL1           , 0x8000},
 251         {RT5677_DRC2_HL_CTRL2           , 0x0200},
 252         {RT5677_DSP_INB1_SRC_CTRL1      , 0x5800},
 253         {RT5677_DSP_INB1_SRC_CTRL2      , 0x0000},
 254         {RT5677_DSP_INB1_SRC_CTRL3      , 0x0000},
 255         {RT5677_DSP_INB1_SRC_CTRL4      , 0x0800},
 256         {RT5677_DSP_INB2_SRC_CTRL1      , 0x5800},
 257         {RT5677_DSP_INB2_SRC_CTRL2      , 0x0000},
 258         {RT5677_DSP_INB2_SRC_CTRL3      , 0x0000},
 259         {RT5677_DSP_INB2_SRC_CTRL4      , 0x0800},
 260         {RT5677_DSP_INB3_SRC_CTRL1      , 0x5800},
 261         {RT5677_DSP_INB3_SRC_CTRL2      , 0x0000},
 262         {RT5677_DSP_INB3_SRC_CTRL3      , 0x0000},
 263         {RT5677_DSP_INB3_SRC_CTRL4      , 0x0800},
 264         {RT5677_DSP_OUTB1_SRC_CTRL1     , 0x5800},
 265         {RT5677_DSP_OUTB1_SRC_CTRL2     , 0x0000},
 266         {RT5677_DSP_OUTB1_SRC_CTRL3     , 0x0000},
 267         {RT5677_DSP_OUTB1_SRC_CTRL4     , 0x0800},
 268         {RT5677_DSP_OUTB2_SRC_CTRL1     , 0x5800},
 269         {RT5677_DSP_OUTB2_SRC_CTRL2     , 0x0000},
 270         {RT5677_DSP_OUTB2_SRC_CTRL3     , 0x0000},
 271         {RT5677_DSP_OUTB2_SRC_CTRL4     , 0x0800},
 272         {RT5677_DSP_OUTB_0123_MIXER_CTRL, 0xfefe},
 273         {RT5677_DSP_OUTB_45_MIXER_CTRL  , 0xfefe},
 274         {RT5677_DSP_OUTB_67_MIXER_CTRL  , 0xfefe},
 275         {RT5677_DIG_MISC                , 0x0000},
 276         {RT5677_GEN_CTRL1               , 0x0000},
 277         {RT5677_GEN_CTRL2               , 0x0000},
 278         {RT5677_VENDOR_ID               , 0x0000},
 279         {RT5677_VENDOR_ID1              , 0x10ec},
 280         {RT5677_VENDOR_ID2              , 0x6327},
 281 };
 282
 283 static bool rt5677_volatile_register(struct device *dev, unsigned int reg)
 284 {
 285         int i;
 286
 287         for (i = 0; i < ARRAY_SIZE(rt5677_ranges); i++) {
 288                 if (reg >= rt5677_ranges[i].range_min &&
 289                         reg <= rt5677_ranges[i].range_max) {
 290                         return true;
 291                 }
 292         }
 293
 294         switch (reg) {
 295         case RT5677_RESET:
 296         case RT5677_SLIMBUS_PARAM:
 297         case RT5677_PDM_DATA_CTRL1:
 298         case RT5677_PDM_DATA_CTRL2:
 299         case RT5677_PDM1_DATA_CTRL4:
 300         case RT5677_PDM2_DATA_CTRL4:
 301         case RT5677_I2C_MASTER_CTRL1:
 302         case RT5677_I2C_MASTER_CTRL7:
 303         case RT5677_I2C_MASTER_CTRL8:
 304         case RT5677_HAP_GENE_CTRL2:
 305         case RT5677_PWR_DSP_ST:
 306         case RT5677_PRIV_DATA:
 307         case RT5677_ASRC_22:
 308         case RT5677_ASRC_23:
 309         case RT5677_VAD_CTRL5:
 310         case RT5677_ADC_EQ_CTRL1:
 311         case RT5677_EQ_CTRL1:
 312         case RT5677_IRQ_CTRL1:
 313         case RT5677_IRQ_CTRL2:
 314         case RT5677_GPIO_ST:
 315         case RT5677_GPIO_CTRL1: /* Modified by DSP firmware */
 316         case RT5677_GPIO_CTRL2: /* Modified by DSP firmware */
 317         case RT5677_DSP_INB1_SRC_CTRL4:
 318         case RT5677_DSP_INB2_SRC_CTRL4:
 319         case RT5677_DSP_INB3_SRC_CTRL4:
 320         case RT5677_DSP_OUTB1_SRC_CTRL4:
 321         case RT5677_DSP_OUTB2_SRC_CTRL4:
 322         case RT5677_VENDOR_ID:
 323         case RT5677_VENDOR_ID1:
 324         case RT5677_VENDOR_ID2:
 325                 return true;
 326         default:
 327                 return false;
 328         }
 329 }
 330
 331 static bool rt5677_readable_register(struct device *dev, unsigned int reg)
 332 {
 333         int i;
 334
 335         for (i = 0; i < ARRAY_SIZE(rt5677_ranges); i++) {
 336                 if (reg >= rt5677_ranges[i].range_min &&
 337                         reg <= rt5677_ranges[i].range_max) {
 338                         return true;
 339                 }
 340         }
 341
 342         switch (reg) {
 343         case RT5677_RESET:
 344         case RT5677_LOUT1:
 345         case RT5677_IN1:
 346         case RT5677_MICBIAS:
 347         case RT5677_SLIMBUS_PARAM:
 348         case RT5677_SLIMBUS_RX:
 349         case RT5677_SLIMBUS_CTRL:
 350         case RT5677_SIDETONE_CTRL:
 351         case RT5677_ANA_DAC1_2_3_SRC:
 352         case RT5677_IF_DSP_DAC3_4_MIXER:
 353         case RT5677_DAC4_DIG_VOL:
 354         case RT5677_DAC3_DIG_VOL:
 355         case RT5677_DAC1_DIG_VOL:
 356         case RT5677_DAC2_DIG_VOL:
 357         case RT5677_IF_DSP_DAC2_MIXER:
 358         case RT5677_STO1_ADC_DIG_VOL:
 359         case RT5677_MONO_ADC_DIG_VOL:
 360         case RT5677_STO1_2_ADC_BST:
 361         case RT5677_STO2_ADC_DIG_VOL:
 362         case RT5677_ADC_BST_CTRL2:
 363         case RT5677_STO3_4_ADC_BST:
 364         case RT5677_STO3_ADC_DIG_VOL:
 365         case RT5677_STO4_ADC_DIG_VOL:
 366         case RT5677_STO4_ADC_MIXER:
 367         case RT5677_STO3_ADC_MIXER:
 368         case RT5677_STO2_ADC_MIXER:
 369         case RT5677_STO1_ADC_MIXER:
 370         case RT5677_MONO_ADC_MIXER:
 371         case RT5677_ADC_IF_DSP_DAC1_MIXER:
 372         case RT5677_STO1_DAC_MIXER:
 373         case RT5677_MONO_DAC_MIXER:
 374         case RT5677_DD1_MIXER:
 375         case RT5677_DD2_MIXER:
 376         case RT5677_IF3_DATA:
 377         case RT5677_IF4_DATA:
 378         case RT5677_PDM_OUT_CTRL:
 379         case RT5677_PDM_DATA_CTRL1:
 380         case RT5677_PDM_DATA_CTRL2:
 381         case RT5677_PDM1_DATA_CTRL2:
 382         case RT5677_PDM1_DATA_CTRL3:
 383         case RT5677_PDM1_DATA_CTRL4:
 384         case RT5677_PDM2_DATA_CTRL2:
 385         case RT5677_PDM2_DATA_CTRL3:
 386         case RT5677_PDM2_DATA_CTRL4:
 387         case RT5677_TDM1_CTRL1:
 388         case RT5677_TDM1_CTRL2:
 389         case RT5677_TDM1_CTRL3:
 390         case RT5677_TDM1_CTRL4:
 391         case RT5677_TDM1_CTRL5:
 392         case RT5677_TDM2_CTRL1:
 393         case RT5677_TDM2_CTRL2:
 394         case RT5677_TDM2_CTRL3:
 395         case RT5677_TDM2_CTRL4:
 396         case RT5677_TDM2_CTRL5:
 397         case RT5677_I2C_MASTER_CTRL1:
 398         case RT5677_I2C_MASTER_CTRL2:
 399         case RT5677_I2C_MASTER_CTRL3:
 400         case RT5677_I2C_MASTER_CTRL4:
 401         case RT5677_I2C_MASTER_CTRL5:
 402         case RT5677_I2C_MASTER_CTRL6:
 403         case RT5677_I2C_MASTER_CTRL7:
 404         case RT5677_I2C_MASTER_CTRL8:
 405         case RT5677_DMIC_CTRL1:
 406         case RT5677_DMIC_CTRL2:
 407         case RT5677_HAP_GENE_CTRL1:
 408         case RT5677_HAP_GENE_CTRL2:
 409         case RT5677_HAP_GENE_CTRL3:
 410         case RT5677_HAP_GENE_CTRL4:
 411         case RT5677_HAP_GENE_CTRL5:
 412         case RT5677_HAP_GENE_CTRL6:
 413         case RT5677_HAP_GENE_CTRL7:
 414         case RT5677_HAP_GENE_CTRL8:
 415         case RT5677_HAP_GENE_CTRL9:
 416         case RT5677_HAP_GENE_CTRL10:
 417         case RT5677_PWR_DIG1:
 418         case RT5677_PWR_DIG2:
 419         case RT5677_PWR_ANLG1:
 420         case RT5677_PWR_ANLG2:
 421         case RT5677_PWR_DSP1:
 422         case RT5677_PWR_DSP_ST:
 423         case RT5677_PWR_DSP2:
 424         case RT5677_ADC_DAC_HPF_CTRL1:
 425         case RT5677_PRIV_INDEX:
 426         case RT5677_PRIV_DATA:
 427         case RT5677_I2S4_SDP:
 428         case RT5677_I2S1_SDP:
 429         case RT5677_I2S2_SDP:
 430         case RT5677_I2S3_SDP:
 431         case RT5677_CLK_TREE_CTRL1:
 432         case RT5677_CLK_TREE_CTRL2:
 433         case RT5677_CLK_TREE_CTRL3:
 434         case RT5677_PLL1_CTRL1:
 435         case RT5677_PLL1_CTRL2:
 436         case RT5677_PLL2_CTRL1:
 437         case RT5677_PLL2_CTRL2:
 438         case RT5677_GLB_CLK1:
 439         case RT5677_GLB_CLK2:
 440         case RT5677_ASRC_1:
 441         case RT5677_ASRC_2:
 442         case RT5677_ASRC_3:
 443         case RT5677_ASRC_4:
 444         case RT5677_ASRC_5:
 445         case RT5677_ASRC_6:
 446         case RT5677_ASRC_7:
 447         case RT5677_ASRC_8:
 448         case RT5677_ASRC_9:
 449         case RT5677_ASRC_10:
 450         case RT5677_ASRC_11:
 451         case RT5677_ASRC_12:
 452         case RT5677_ASRC_13:
 453         case RT5677_ASRC_14:
 454         case RT5677_ASRC_15:
 455         case RT5677_ASRC_16:
 456         case RT5677_ASRC_17:
 457         case RT5677_ASRC_18:
 458         case RT5677_ASRC_19:
 459         case RT5677_ASRC_20:
 460         case RT5677_ASRC_21:
 461         case RT5677_ASRC_22:
 462         case RT5677_ASRC_23:
 463         case RT5677_VAD_CTRL1:
 464         case RT5677_VAD_CTRL2:
 465         case RT5677_VAD_CTRL3:
 466         case RT5677_VAD_CTRL4:
 467         case RT5677_VAD_CTRL5:
 468         case RT5677_DSP_INB_CTRL1:
 469         case RT5677_DSP_INB_CTRL2:
 470         case RT5677_DSP_IN_OUTB_CTRL:
 471         case RT5677_DSP_OUTB0_1_DIG_VOL:
 472         case RT5677_DSP_OUTB2_3_DIG_VOL:
 473         case RT5677_DSP_OUTB4_5_DIG_VOL:
 474         case RT5677_DSP_OUTB6_7_DIG_VOL:
 475         case RT5677_ADC_EQ_CTRL1:
 476         case RT5677_ADC_EQ_CTRL2:
 477         case RT5677_EQ_CTRL1:
 478         case RT5677_EQ_CTRL2:
 479         case RT5677_EQ_CTRL3:
 480         case RT5677_SOFT_VOL_ZERO_CROSS1:
 481         case RT5677_JD_CTRL1:
 482         case RT5677_JD_CTRL2:
 483         case RT5677_JD_CTRL3:
 484         case RT5677_IRQ_CTRL1:
 485         case RT5677_IRQ_CTRL2:
 486         case RT5677_GPIO_ST:
 487         case RT5677_GPIO_CTRL1:
 488         case RT5677_GPIO_CTRL2:
 489         case RT5677_GPIO_CTRL3:
 490         case RT5677_STO1_ADC_HI_FILTER1:
 491         case RT5677_STO1_ADC_HI_FILTER2:
 492         case RT5677_MONO_ADC_HI_FILTER1:
 493         case RT5677_MONO_ADC_HI_FILTER2:
 494         case RT5677_STO2_ADC_HI_FILTER1:
 495         case RT5677_STO2_ADC_HI_FILTER2:
 496         case RT5677_STO3_ADC_HI_FILTER1:
 497         case RT5677_STO3_ADC_HI_FILTER2:
 498         case RT5677_STO4_ADC_HI_FILTER1:
 499         case RT5677_STO4_ADC_HI_FILTER2:
 500         case RT5677_MB_DRC_CTRL1:
 501         case RT5677_DRC1_CTRL1:
 502         case RT5677_DRC1_CTRL2:
 503         case RT5677_DRC1_CTRL3:
 504         case RT5677_DRC1_CTRL4:
 505         case RT5677_DRC1_CTRL5:
 506         case RT5677_DRC1_CTRL6:
 507         case RT5677_DRC2_CTRL1:
 508         case RT5677_DRC2_CTRL2:
 509         case RT5677_DRC2_CTRL3:
 510         case RT5677_DRC2_CTRL4:
 511         case RT5677_DRC2_CTRL5:
 512         case RT5677_DRC2_CTRL6:
 513         case RT5677_DRC1_HL_CTRL1:
 514         case RT5677_DRC1_HL_CTRL2:
 515         case RT5677_DRC2_HL_CTRL1:
 516         case RT5677_DRC2_HL_CTRL2:
 517         case RT5677_DSP_INB1_SRC_CTRL1:
 518         case RT5677_DSP_INB1_SRC_CTRL2:
 519         case RT5677_DSP_INB1_SRC_CTRL3:
 520         case RT5677_DSP_INB1_SRC_CTRL4:
 521         case RT5677_DSP_INB2_SRC_CTRL1:
 522         case RT5677_DSP_INB2_SRC_CTRL2:
 523         case RT5677_DSP_INB2_SRC_CTRL3:
 524         case RT5677_DSP_INB2_SRC_CTRL4:
 525         case RT5677_DSP_INB3_SRC_CTRL1:
 526         case RT5677_DSP_INB3_SRC_CTRL2:
 527         case RT5677_DSP_INB3_SRC_CTRL3:
 528         case RT5677_DSP_INB3_SRC_CTRL4:
 529         case RT5677_DSP_OUTB1_SRC_CTRL1:
 530         case RT5677_DSP_OUTB1_SRC_CTRL2:
 531         case RT5677_DSP_OUTB1_SRC_CTRL3:
 532         case RT5677_DSP_OUTB1_SRC_CTRL4:
 533         case RT5677_DSP_OUTB2_SRC_CTRL1:
 534         case RT5677_DSP_OUTB2_SRC_CTRL2:
 535         case RT5677_DSP_OUTB2_SRC_CTRL3:
 536         case RT5677_DSP_OUTB2_SRC_CTRL4:
 537         case RT5677_DSP_OUTB_0123_MIXER_CTRL:
 538         case RT5677_DSP_OUTB_45_MIXER_CTRL:
 539         case RT5677_DSP_OUTB_67_MIXER_CTRL:
 540         case RT5677_DIG_MISC:
 541         case RT5677_GEN_CTRL1:
 542         case RT5677_GEN_CTRL2:
 543         case RT5677_VENDOR_ID:
 544         case RT5677_VENDOR_ID1:
 545         case RT5677_VENDOR_ID2:
 546                 return true;
 547         default:
 548                 return false;
 549         }
 550 }
 551
 552 /**
 553  * rt5677_dsp_mode_i2c_write_addr - Write value to address on DSP mode.
 554  * @rt5677: Private Data.
 555  * @addr: Address index.
 556  * @value: Address data.
 557  * @opcode: opcode value
 558  *
 559  * Returns 0 for success or negative error code.
 560  */
 561 static int rt5677_dsp_mode_i2c_write_addr(struct rt5677_priv *rt5677,
 562                 unsigned int addr, unsigned int value, unsigned int opcode)
 563 {
 564         struct snd_soc_component *component = rt5677->component;
 565         int ret;
 566
 567         mutex_lock(&rt5677->dsp_cmd_lock);
 568
 569         ret = regmap_write(rt5677->regmap_physical, RT5677_DSP_I2C_ADDR_MSB,
 570                 addr >> 16);
 571         if (ret < 0) {
 572                 dev_err(component->dev, "Failed to set addr msb value: %d\n", ret);
 573                 goto err;
 574         }
 575
 576         ret = regmap_write(rt5677->regmap_physical, RT5677_DSP_I2C_ADDR_LSB,
 577                 addr & 0xffff);
 578         if (ret < 0) {
 579                 dev_err(component->dev, "Failed to set addr lsb value: %d\n", ret);
 580                 goto err;
 581         }
 582
 583         ret = regmap_write(rt5677->regmap_physical, RT5677_DSP_I2C_DATA_MSB,
 584                 value >> 16);
 585         if (ret < 0) {
 586                 dev_err(component->dev, "Failed to set data msb value: %d\n", ret);
 587                 goto err;
 588         }
 589
 590         ret = regmap_write(rt5677->regmap_physical, RT5677_DSP_I2C_DATA_LSB,
 591                 value & 0xffff);
 592         if (ret < 0) {
 593                 dev_err(component->dev, "Failed to set data lsb value: %d\n", ret);
 594                 goto err;
 595         }
 596
 597         ret = regmap_write(rt5677->regmap_physical, RT5677_DSP_I2C_OP_CODE,
 598                 opcode);
 599         if (ret < 0) {
 600                 dev_err(component->dev, "Failed to set op code value: %d\n", ret);
 601                 goto err;
 602         }
 603
 604 err:
 605         mutex_unlock(&rt5677->dsp_cmd_lock);
 606
 607         return ret;
 608 }
 609
 610 /**
 611  * rt5677_dsp_mode_i2c_read_addr - Read value from address on DSP mode.
 612  * @rt5677: Private Data.
 613  * @addr: Address index.
 614  * @value: Address data.
 615  *
 616  *
 617  * Returns 0 for success or negative error code.
 618  */
 619 static int rt5677_dsp_mode_i2c_read_addr(
 620         struct rt5677_priv *rt5677, unsigned int addr, unsigned int *value)
 621 {
 622         struct snd_soc_component *component = rt5677->component;
 623         int ret;
 624         unsigned int msb, lsb;
 625
 626         mutex_lock(&rt5677->dsp_cmd_lock);
 627
 628         ret = regmap_write(rt5677->regmap_physical, RT5677_DSP_I2C_ADDR_MSB,
 629                 addr >> 16);
 630         if (ret < 0) {
 631                 dev_err(component->dev, "Failed to set addr msb value: %d\n", ret);
 632                 goto err;
 633         }
 634
 635         ret = regmap_write(rt5677->regmap_physical, RT5677_DSP_I2C_ADDR_LSB,
 636                 addr & 0xffff);
 637         if (ret < 0) {
 638                 dev_err(component->dev, "Failed to set addr lsb value: %d\n", ret);
 639                 goto err;
 640         }
 641
 642         ret = regmap_write(rt5677->regmap_physical, RT5677_DSP_I2C_OP_CODE,
 643                 0x0002);
 644         if (ret < 0) {
 645                 dev_err(component->dev, "Failed to set op code value: %d\n", ret);
 646                 goto err;
 647         }
 648
 649         regmap_read(rt5677->regmap_physical, RT5677_DSP_I2C_DATA_MSB, &msb);
 650         regmap_read(rt5677->regmap_physical, RT5677_DSP_I2C_DATA_LSB, &lsb);
 651         *value = (msb << 16) | lsb;
 652
 653 err:
 654         mutex_unlock(&rt5677->dsp_cmd_lock);
 655
 656         return ret;
 657 }
 658
 659 /**
 660  * rt5677_dsp_mode_i2c_write - Write register on DSP mode.
 661  * @rt5677: Private Data.
 662  * @reg: Register index.
 663  * @value: Register data.
 664  *
 665  *
 666  * Returns 0 for success or negative error code.
 667  */
 668 static int rt5677_dsp_mode_i2c_write(struct rt5677_priv *rt5677,
 669                 unsigned int reg, unsigned int value)
 670 {
 671         return rt5677_dsp_mode_i2c_write_addr(rt5677, 0x18020000 + reg * 2,
 672                 value, 0x0001);
 673 }
 674
 675 /**
 676  * rt5677_dsp_mode_i2c_read - Read register on DSP mode.
 677  * @rt5677: Private Data
 678  * @reg: Register index.
 679  * @value: Register data.
 680  *
 681  *
 682  * Returns 0 for success or negative error code.
 683  */
 684 static int rt5677_dsp_mode_i2c_read(
 685         struct rt5677_priv *rt5677, unsigned int reg, unsigned int *value)
 686 {
 687         int ret = rt5677_dsp_mode_i2c_read_addr(rt5677, 0x18020000 + reg * 2,
 688                 value);
 689
 690         *value &= 0xffff;
 691
 692         return ret;
 693 }
 694
 695 static void rt5677_set_dsp_mode(struct rt5677_priv *rt5677, bool on)
 696 {
 697         if (on) {
 698                 regmap_update_bits(rt5677->regmap, RT5677_PWR_DSP1,
 699                         RT5677_PWR_DSP, RT5677_PWR_DSP);
 700                 rt5677->is_dsp_mode = true;
 701         } else {
 702                 regmap_update_bits(rt5677->regmap, RT5677_PWR_DSP1,
 703                         RT5677_PWR_DSP, 0x0);
 704                 rt5677->is_dsp_mode = false;
 705         }
 706 }
 707
 708 static unsigned int rt5677_set_vad_source(struct rt5677_priv *rt5677)
 709 {
 710         struct snd_soc_dapm_context *dapm =
 711                         snd_soc_component_get_dapm(rt5677->component);
 712         /* Force dapm to sync before we enable the
 713          * DSP to prevent write corruption
 714          */
 715         snd_soc_dapm_sync(dapm);
 716
 717         /* DMIC1 power = enabled
 718          * DMIC CLK = 256 * fs / 12
 719          */
 720         regmap_update_bits(rt5677->regmap, RT5677_DMIC_CTRL1,
 721                 RT5677_DMIC_CLK_MASK, 5 << RT5677_DMIC_CLK_SFT);
 722
 723         /* I2S pre divide 2 = /6 (clk_sys2) */
 724         regmap_update_bits(rt5677->regmap, RT5677_CLK_TREE_CTRL1,
 725                 RT5677_I2S_PD2_MASK, RT5677_I2S_PD2_6);
 726
 727         /* DSP Clock = MCLK1 (bypassed PLL2) */
 728         regmap_write(rt5677->regmap, RT5677_GLB_CLK2,
 729                 RT5677_DSP_CLK_SRC_BYPASS);
 730
 731         /* SAD Threshold1 */
 732         regmap_write(rt5677->regmap, RT5677_VAD_CTRL2, 0x013f);
 733         /* SAD Threshold2 */
 734         regmap_write(rt5677->regmap, RT5677_VAD_CTRL3, 0x0ae5);
 735         /* SAD Sample Rate Converter = Up 6 (8K to 48K)
 736          * SAD Output Sample Rate = Same as I2S
 737          * SAD Threshold3
 738          */
 739         regmap_update_bits(rt5677->regmap, RT5677_VAD_CTRL4,
 740                 RT5677_VAD_OUT_SRC_RATE_MASK | RT5677_VAD_OUT_SRC_MASK |
 741                 RT5677_VAD_LV_DIFF_MASK, 0x7f << RT5677_VAD_LV_DIFF_SFT);
 742         /* Minimum frame level within a pre-determined duration = 32 frames
 743          * Bypass ADPCM Encoder/Decoder = Bypass ADPCM
 744          * Automatic Push Data to SAD Buffer Once SAD Flag is triggered = enable
 745          * SAD Buffer Over-Writing = enable
 746          * SAD Buffer Pop Mode Control = disable
 747          * SAD Buffer Push Mode Control = enable
 748          * SAD Detector Control = enable
 749          * SAD Function Control = enable
 750          * SAD Function Reset = normal
 751          */
 752         regmap_write(rt5677->regmap, RT5677_VAD_CTRL1,
 753                 RT5677_VAD_FUNC_RESET | RT5677_VAD_FUNC_ENABLE |
 754                 RT5677_VAD_DET_ENABLE | RT5677_VAD_BUF_PUSH |
 755                 RT5677_VAD_BUF_OW | RT5677_VAD_FG2ENC |
 756                 RT5677_VAD_ADPCM_BYPASS | 1 << RT5677_VAD_MIN_DUR_SFT);
 757
 758         /* VAD/SAD is not routed to the IRQ output (i.e. MX-BE[14] = 0), but it
 759          * is routed to DSP_IRQ_0, so DSP firmware may use it to sleep and save
 760          * power. See ALC5677 datasheet section 9.17 "GPIO, Interrupt and Jack
 761          * Detection" for more info.
 762          */
 763
 764         /* Private register, no doc */
 765         regmap_update_bits(rt5677->regmap, RT5677_PR_BASE + RT5677_BIAS_CUR4,
 766                 0x0f00, 0x0100);
 767
 768         /* LDO2 output = 1.2V
 769          * LDO1 output = 1.2V (LDO_IN = 1.8V)
 770          */
 771         regmap_update_bits(rt5677->regmap, RT5677_PWR_ANLG1,
 772                 RT5677_LDO1_SEL_MASK | RT5677_LDO2_SEL_MASK,
 773                 5 << RT5677_LDO1_SEL_SFT | 5 << RT5677_LDO2_SEL_SFT);
 774
 775         /* Codec core power =  power on
 776          * LDO1 power = power on
 777          */
 778         regmap_update_bits(rt5677->regmap, RT5677_PWR_ANLG2,
 779                 RT5677_PWR_CORE | RT5677_PWR_LDO1,
 780                 RT5677_PWR_CORE | RT5677_PWR_LDO1);
 781
 782         /* Isolation for DCVDD4 = normal (set during probe)
 783          * Isolation for DCVDD2 = normal (set during probe)
 784          * Isolation for DSP = normal
 785          * Isolation for Band 0~7 = disable
 786          * Isolation for InBound 4~10 and OutBound 4~10 = disable
 787          */
 788         regmap_write(rt5677->regmap, RT5677_PWR_DSP2,
 789                 RT5677_PWR_CORE_ISO | RT5677_PWR_DSP_ISO |
 790                 RT5677_PWR_SR7_ISO | RT5677_PWR_SR6_ISO |
 791                 RT5677_PWR_SR5_ISO | RT5677_PWR_SR4_ISO |
 792                 RT5677_PWR_SR3_ISO | RT5677_PWR_SR2_ISO |
 793                 RT5677_PWR_SR1_ISO | RT5677_PWR_SR0_ISO |
 794                 RT5677_PWR_MLT_ISO);
 795
 796         /* System Band 0~7 = power on
 797          * InBound 4~10 and OutBound 4~10 = power on
 798          * DSP = power on
 799          * DSP CPU = stop (will be set to "run" after firmware loaded)
 800          */
 801         regmap_write(rt5677->regmap, RT5677_PWR_DSP1,
 802                 RT5677_PWR_SR7 | RT5677_PWR_SR6 |
 803                 RT5677_PWR_SR5 | RT5677_PWR_SR4 |
 804                 RT5677_PWR_SR3 | RT5677_PWR_SR2 |
 805                 RT5677_PWR_SR1 | RT5677_PWR_SR0 |
 806                 RT5677_PWR_MLT | RT5677_PWR_DSP |
 807                 RT5677_PWR_DSP_CPU);
 808
 809         return 0;
 810 }
 811
 812 static int rt5677_parse_and_load_dsp(struct rt5677_priv *rt5677, const u8 *buf,
 813                 unsigned int len)
 814 {
 815         struct snd_soc_component *component = rt5677->component;
 816         Elf32_Ehdr *elf_hdr;
 817         Elf32_Phdr *pr_hdr;
 818         Elf32_Half i;
 819         int ret = 0;
 820
 821         if (!buf || (len < sizeof(Elf32_Ehdr)))
 822                 return -ENOMEM;
 823
 824         elf_hdr = (Elf32_Ehdr *)buf;
 825 #ifndef EM_XTENSA
 826 #define EM_XTENSA       94
 827 #endif
 828         if (strncmp(elf_hdr->e_ident, ELFMAG, sizeof(ELFMAG) - 1))
 829                 dev_err(component->dev, "Wrong ELF header prefix\n");
 830         if (elf_hdr->e_ehsize != sizeof(Elf32_Ehdr))
 831                 dev_err(component->dev, "Wrong Elf header size\n");
 832         if (elf_hdr->e_machine != EM_XTENSA)
 833                 dev_err(component->dev, "Wrong DSP code file\n");
 834
 835         if (len < elf_hdr->e_phoff)
 836                 return -ENOMEM;
 837         pr_hdr = (Elf32_Phdr *)(buf + elf_hdr->e_phoff);
 838         for (i = 0; i < elf_hdr->e_phnum; i++) {
 839                 /* TODO: handle p_memsz != p_filesz */
 840                 if (pr_hdr->p_paddr && pr_hdr->p_filesz) {
 841                         dev_info(component->dev, "Load 0x%x bytes to 0x%x\n",
 842                                         pr_hdr->p_filesz, pr_hdr->p_paddr);
 843
 844                         ret = rt5677_spi_write(pr_hdr->p_paddr,
 845                                         buf + pr_hdr->p_offset,
 846                                         pr_hdr->p_filesz);
 847                         if (ret)
 848                                 dev_err(component->dev, "Load firmware failed %d\n",
 849                                                 ret);
 850                 }
 851                 pr_hdr++;
 852         }
 853         return ret;
 854 }
 855
 856 static int rt5677_load_dsp_from_file(struct rt5677_priv *rt5677)
 857 {
 858         const struct firmware *fwp;
 859         struct device *dev = rt5677->component->dev;
 860         int ret = 0;
 861
 862         /* Load dsp firmware from rt5677_elf_vad file */
 863         ret = request_firmware(&fwp, "rt5677_elf_vad", dev);
 864         if (ret) {
 865                 dev_err(dev, "Request rt5677_elf_vad failed %d\n", ret);
 866                 return ret;
 867         }
 868         dev_info(dev, "Requested rt5677_elf_vad (%zu)\n", fwp->size);
 869
 870         ret = rt5677_parse_and_load_dsp(rt5677, fwp->data, fwp->size);
 871         release_firmware(fwp);
 872         return ret;
 873 }
 874
 875 static int rt5677_set_dsp_vad(struct snd_soc_component *component, bool on)
 876 {
 877         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
 878         rt5677->dsp_vad_en = on;
 879
 880         if (!IS_ENABLED(CONFIG_SND_SOC_RT5677_SPI))
 881                 return -ENXIO;
 882
 883         schedule_delayed_work(&rt5677->dsp_work, 0);
 884         return 0;
 885 }
 886
 887 static void rt5677_dsp_work(struct work_struct *work)
 888 {
 889         struct rt5677_priv *rt5677 =
 890                 container_of(work, struct rt5677_priv, dsp_work.work);
 891         static bool activity;
 892         bool enable = rt5677->dsp_vad_en;
 893
 894
 895         dev_info(rt5677->component->dev, "DSP VAD: enable=%d, activity=%d\n",
 896                         enable, activity);
 897
 898         if (enable && !activity) {
 899                 activity = true;
 900
 901                 /* Before a hotword is detected, GPIO1 pin is configured as IRQ
 902                  * output so that jack detect works. When a hotword is detected,
 903                  * the DSP firmware configures the GPIO1 pin as GPIO1 and
 904                  * drives a 1. rt5677_irq() is called after a rising edge on
 905                  * the GPIO1 pin, due to either jack detect event or hotword
 906                  * event, or both. All possible events are checked and handled
 907                  * in rt5677_irq() where GPIO1 pin is configured back to IRQ
 908                  * output if a hotword is detected.
 909                  */
 910
 911                 rt5677_set_vad_source(rt5677);
 912                 rt5677_set_dsp_mode(rt5677, true);
 913
 914                 /* Boot the firmware from IRAM instead of SRAM0. */
 915                 rt5677_dsp_mode_i2c_write_addr(rt5677, RT5677_DSP_BOOT_VECTOR,
 916                         0x0009, 0x0003);
 917                 rt5677_dsp_mode_i2c_write_addr(rt5677, RT5677_DSP_BOOT_VECTOR,
 918                         0x0019, 0x0003);
 919                 rt5677_dsp_mode_i2c_write_addr(rt5677, RT5677_DSP_BOOT_VECTOR,
 920                         0x0009, 0x0003);
 921
 922                 rt5677_load_dsp_from_file(rt5677);
 923
 924                 /* Set DSP CPU to Run */
 925                 regmap_update_bits(rt5677->regmap, RT5677_PWR_DSP1,
 926                         RT5677_PWR_DSP_CPU, 0x0);
 927         } else if (!enable && activity) {
 928                 activity = false;
 929
 930                 /* Don't turn off the DSP while handling irqs */
 931                 mutex_lock(&rt5677->irq_lock);
 932                 /* Set DSP CPU to Stop */
 933                 regmap_update_bits(rt5677->regmap, RT5677_PWR_DSP1,
 934                         RT5677_PWR_DSP_CPU, RT5677_PWR_DSP_CPU);
 935
 936                 rt5677_set_dsp_mode(rt5677, false);
 937
 938                 /* Disable and clear VAD interrupt */
 939                 regmap_write(rt5677->regmap, RT5677_VAD_CTRL1, 0x2184);
 940
 941                 /* Set GPIO1 pin back to be IRQ output for jack detect */
 942                 regmap_update_bits(rt5677->regmap, RT5677_GPIO_CTRL1,
 943                         RT5677_GPIO1_PIN_MASK, RT5677_GPIO1_PIN_IRQ);
 944
 945                 mutex_unlock(&rt5677->irq_lock);
 946         }
 947 }
 948
 949 static const DECLARE_TLV_DB_SCALE(dac_vol_tlv, -6525, 75, 0);
 950 static const DECLARE_TLV_DB_SCALE(adc_vol_tlv, -1725, 75, 0);
 951 static const DECLARE_TLV_DB_SCALE(adc_bst_tlv, 0, 1200, 0);
 952 static const DECLARE_TLV_DB_SCALE(st_vol_tlv, -4650, 150, 0);
 953
 954 /* {0, +20, +24, +30, +35, +40, +44, +50, +52} dB */
 955 static const DECLARE_TLV_DB_RANGE(bst_tlv,
 956         0, 0, TLV_DB_SCALE_ITEM(0, 0, 0),
 957         1, 1, TLV_DB_SCALE_ITEM(2000, 0, 0),
 958         2, 2, TLV_DB_SCALE_ITEM(2400, 0, 0),
 959         3, 5, TLV_DB_SCALE_ITEM(3000, 500, 0),
 960         6, 6, TLV_DB_SCALE_ITEM(4400, 0, 0),
 961         7, 7, TLV_DB_SCALE_ITEM(5000, 0, 0),
 962         8, 8, TLV_DB_SCALE_ITEM(5200, 0, 0)
 963 );
 964
 965 static int rt5677_dsp_vad_get(struct snd_kcontrol *kcontrol,
 966                 struct snd_ctl_elem_value *ucontrol)
 967 {
 968         struct snd_soc_component *component = snd_kcontrol_chip(kcontrol);
 969         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
 970
 971         ucontrol->value.integer.value[0] = rt5677->dsp_vad_en;
 972
 973         return 0;
 974 }
 975
 976 static int rt5677_dsp_vad_put(struct snd_kcontrol *kcontrol,
 977                 struct snd_ctl_elem_value *ucontrol)
 978 {
 979         struct snd_soc_component *component = snd_kcontrol_chip(kcontrol);
 980         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
 981
 982         rt5677->dsp_vad_en = !!ucontrol->value.integer.value[0];
 983
 984         if (snd_soc_component_get_bias_level(component) == SND_SOC_BIAS_OFF)
 985                 rt5677_set_dsp_vad(component,
 986                                 !!ucontrol->value.integer.value[0]);
 987
 988         return 0;
 989 }
 990
 991 static const struct snd_kcontrol_new rt5677_snd_controls[] = {
 992         /* OUTPUT Control */
 993         SOC_SINGLE("OUT1 Playback Switch", RT5677_LOUT1,
 994                 RT5677_LOUT1_L_MUTE_SFT, 1, 1),
 995         SOC_SINGLE("OUT2 Playback Switch", RT5677_LOUT1,
 996                 RT5677_LOUT2_L_MUTE_SFT, 1, 1),
 997         SOC_SINGLE("OUT3 Playback Switch", RT5677_LOUT1,
 998                 RT5677_LOUT3_L_MUTE_SFT, 1, 1),
 999
1000         /* DAC Digital Volume */
1001         SOC_DOUBLE_TLV("DAC1 Playback Volume", RT5677_DAC1_DIG_VOL,
1002                 RT5677_L_VOL_SFT, RT5677_R_VOL_SFT, 127, 0, dac_vol_tlv),
1003         SOC_DOUBLE_TLV("DAC2 Playback Volume", RT5677_DAC2_DIG_VOL,
1004                 RT5677_L_VOL_SFT, RT5677_R_VOL_SFT, 127, 0, dac_vol_tlv),
1005         SOC_DOUBLE_TLV("DAC3 Playback Volume", RT5677_DAC3_DIG_VOL,
1006                 RT5677_L_VOL_SFT, RT5677_R_VOL_SFT, 127, 0, dac_vol_tlv),
1007         SOC_DOUBLE_TLV("DAC4 Playback Volume", RT5677_DAC4_DIG_VOL,
1008                 RT5677_L_VOL_SFT, RT5677_R_VOL_SFT, 127, 0, dac_vol_tlv),
1009
1010         /* IN1/IN2 Control */
1011         SOC_SINGLE_TLV("IN1 Boost", RT5677_IN1, RT5677_BST_SFT1, 8, 0, bst_tlv),
1012         SOC_SINGLE_TLV("IN2 Boost", RT5677_IN1, RT5677_BST_SFT2, 8, 0, bst_tlv),
1013
1014         /* ADC Digital Volume Control */
1015         SOC_DOUBLE("ADC1 Capture Switch", RT5677_STO1_ADC_DIG_VOL,
1016                 RT5677_L_MUTE_SFT, RT5677_R_MUTE_SFT, 1, 1),
1017         SOC_DOUBLE("ADC2 Capture Switch", RT5677_STO2_ADC_DIG_VOL,
1018                 RT5677_L_MUTE_SFT, RT5677_R_MUTE_SFT, 1, 1),
1019         SOC_DOUBLE("ADC3 Capture Switch", RT5677_STO3_ADC_DIG_VOL,
1020                 RT5677_L_MUTE_SFT, RT5677_R_MUTE_SFT, 1, 1),
1021         SOC_DOUBLE("ADC4 Capture Switch", RT5677_STO4_ADC_DIG_VOL,
1022                 RT5677_L_MUTE_SFT, RT5677_R_MUTE_SFT, 1, 1),
1023         SOC_DOUBLE("Mono ADC Capture Switch", RT5677_MONO_ADC_DIG_VOL,
1024                 RT5677_L_MUTE_SFT, RT5677_R_MUTE_SFT, 1, 1),
1025
1026         SOC_DOUBLE_TLV("ADC1 Capture Volume", RT5677_STO1_ADC_DIG_VOL,
1027                 RT5677_STO1_ADC_L_VOL_SFT, RT5677_STO1_ADC_R_VOL_SFT, 63, 0,
1028                 adc_vol_tlv),
1029         SOC_DOUBLE_TLV("ADC2 Capture Volume", RT5677_STO2_ADC_DIG_VOL,
1030                 RT5677_STO1_ADC_L_VOL_SFT, RT5677_STO1_ADC_R_VOL_SFT, 63, 0,
1031                 adc_vol_tlv),
1032         SOC_DOUBLE_TLV("ADC3 Capture Volume", RT5677_STO3_ADC_DIG_VOL,
1033                 RT5677_STO1_ADC_L_VOL_SFT, RT5677_STO1_ADC_R_VOL_SFT, 63, 0,
1034                 adc_vol_tlv),
1035         SOC_DOUBLE_TLV("ADC4 Capture Volume", RT5677_STO4_ADC_DIG_VOL,
1036                 RT5677_STO1_ADC_L_VOL_SFT, RT5677_STO1_ADC_R_VOL_SFT, 63, 0,
1037                 adc_vol_tlv),
1038         SOC_DOUBLE_TLV("Mono ADC Capture Volume", RT5677_MONO_ADC_DIG_VOL,
1039                 RT5677_MONO_ADC_L_VOL_SFT, RT5677_MONO_ADC_R_VOL_SFT, 63, 0,
1040                 adc_vol_tlv),
1041
1042         /* Sidetone Control */
1043         SOC_SINGLE_TLV("Sidetone Volume", RT5677_SIDETONE_CTRL,
1044                 RT5677_ST_VOL_SFT, 31, 0, st_vol_tlv),
1045
1046         /* ADC Boost Volume Control */
1047         SOC_DOUBLE_TLV("STO1 ADC Boost Volume", RT5677_STO1_2_ADC_BST,
1048                 RT5677_STO1_ADC_L_BST_SFT, RT5677_STO1_ADC_R_BST_SFT, 3, 0,
1049                 adc_bst_tlv),
1050         SOC_DOUBLE_TLV("STO2 ADC Boost Volume", RT5677_STO1_2_ADC_BST,
1051                 RT5677_STO2_ADC_L_BST_SFT, RT5677_STO2_ADC_R_BST_SFT, 3, 0,
1052                 adc_bst_tlv),
1053         SOC_DOUBLE_TLV("STO3 ADC Boost Volume", RT5677_STO3_4_ADC_BST,
1054                 RT5677_STO3_ADC_L_BST_SFT, RT5677_STO3_ADC_R_BST_SFT, 3, 0,
1055                 adc_bst_tlv),
1056         SOC_DOUBLE_TLV("STO4 ADC Boost Volume", RT5677_STO3_4_ADC_BST,
1057                 RT5677_STO4_ADC_L_BST_SFT, RT5677_STO4_ADC_R_BST_SFT, 3, 0,
1058                 adc_bst_tlv),
1059         SOC_DOUBLE_TLV("Mono ADC Boost Volume", RT5677_ADC_BST_CTRL2,
1060                 RT5677_MONO_ADC_L_BST_SFT, RT5677_MONO_ADC_R_BST_SFT, 3, 0,
1061                 adc_bst_tlv),
1062
1063         SOC_SINGLE_EXT("DSP VAD Switch", SND_SOC_NOPM, 0, 1, 0,
1064                 rt5677_dsp_vad_get, rt5677_dsp_vad_put),
1065 };
1066
1067 /**
1068  * set_dmic_clk - Set parameter of dmic.
1069  *
1070  * @w: DAPM widget.
1071  * @kcontrol: The kcontrol of this widget.
1072  * @event: Event id.
1073  *
1074  * Choose dmic clock between 1MHz and 3MHz.
1075  * It is better for clock to approximate 3MHz.
1076  */
1077 static int set_dmic_clk(struct snd_soc_dapm_widget *w,
1078         struct snd_kcontrol *kcontrol, int event)
1079 {
1080         struct snd_soc_component *component = snd_soc_dapm_to_component(w->dapm);
1081         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
1082         int idx, rate;
1083
1084         rate = rt5677->sysclk / rl6231_get_pre_div(rt5677->regmap,
1085                 RT5677_CLK_TREE_CTRL1, RT5677_I2S_PD1_SFT);
1086         idx = rl6231_calc_dmic_clk(rate);
1087         if (idx < 0)
1088                 dev_err(component->dev, "Failed to set DMIC clock\n");
1089         else
1090                 regmap_update_bits(rt5677->regmap, RT5677_DMIC_CTRL1,
1091                         RT5677_DMIC_CLK_MASK, idx << RT5677_DMIC_CLK_SFT);
1092         return idx;
1093 }
1094
1095 static int is_sys_clk_from_pll(struct snd_soc_dapm_widget *source,
1096                          struct snd_soc_dapm_widget *sink)
1097 {
1098         struct snd_soc_component *component = snd_soc_dapm_to_component(source->dapm);
1099         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
1100         unsigned int val;
1101
1102         regmap_read(rt5677->regmap, RT5677_GLB_CLK1, &val);
1103         val &= RT5677_SCLK_SRC_MASK;
1104         if (val == RT5677_SCLK_SRC_PLL1)
1105                 return 1;
1106         else
1107                 return 0;
1108 }
1109
1110 static int is_using_asrc(struct snd_soc_dapm_widget *source,
1111                          struct snd_soc_dapm_widget *sink)
1112 {
1113         struct snd_soc_component *component = snd_soc_dapm_to_component(source->dapm);
1114         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
1115         unsigned int reg, shift, val;
1116
1117         if (source->reg == RT5677_ASRC_1) {
1118                 switch (source->shift) {
1119                 case 12:
1120                         reg = RT5677_ASRC_4;
1121                         shift = 0;
1122                         break;
1123                 case 13:
1124                         reg = RT5677_ASRC_4;
1125                         shift = 4;
1126                         break;
1127                 case 14:
1128                         reg = RT5677_ASRC_4;
1129                         shift = 8;
1130                         break;
1131                 case 15:
1132                         reg = RT5677_ASRC_4;
1133                         shift = 12;
1134                         break;
1135                 default:
1136                         return 0;
1137                 }
1138         } else {
1139                 switch (source->shift) {
1140                 case 0:
1141                         reg = RT5677_ASRC_6;
1142                         shift = 8;
1143                         break;
1144                 case 1:
1145                         reg = RT5677_ASRC_6;
1146                         shift = 12;
1147                         break;
1148                 case 2:
1149                         reg = RT5677_ASRC_5;
1150                         shift = 0;
1151                         break;
1152                 case 3:
1153                         reg = RT5677_ASRC_5;
1154                         shift = 4;
1155                         break;
1156                 case 4:
1157                         reg = RT5677_ASRC_5;
1158                         shift = 8;
1159                         break;
1160                 case 5:
1161                         reg = RT5677_ASRC_5;
1162                         shift = 12;
1163                         break;
1164                 case 12:
1165                         reg = RT5677_ASRC_3;
1166                         shift = 0;
1167                         break;
1168                 case 13:
1169                         reg = RT5677_ASRC_3;
1170                         shift = 4;
1171                         break;
1172                 case 14:
1173                         reg = RT5677_ASRC_3;
1174                         shift = 12;
1175                         break;
1176                 default:
1177                         return 0;
1178                 }
1179         }
1180
1181         regmap_read(rt5677->regmap, reg, &val);
1182         val = (val >> shift) & 0xf;
1183
1184         switch (val) {
1185         case 1 ... 6:
1186                 return 1;
1187         default:
1188                 return 0;
1189         }
1190
1191 }
1192
1193 static int can_use_asrc(struct snd_soc_dapm_widget *source,
1194                          struct snd_soc_dapm_widget *sink)
1195 {
1196         struct snd_soc_component *component = snd_soc_dapm_to_component(source->dapm);
1197         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
1198
1199         if (rt5677->sysclk > rt5677->lrck[RT5677_AIF1] * 384)
1200                 return 1;
1201
1202         return 0;
1203 }
1204
1205 /**
1206  * rt5677_sel_asrc_clk_src - select ASRC clock source for a set of filters
1207  * @component: SoC audio component device.
1208  * @filter_mask: mask of filters.
1209  * @clk_src: clock source
1210  *
1211  * The ASRC function is for asynchronous MCLK and LRCK. Also, since RT5677 can
1212  * only support standard 32fs or 64fs i2s format, ASRC should be enabled to
1213  * support special i2s clock format such as Intel's 100fs(100 * sampling rate).
1214  * ASRC function will track i2s clock and generate a corresponding system clock
1215  * for codec. This function provides an API to select the clock source for a
1216  * set of filters specified by the mask. And the codec driver will turn on ASRC
1217  * for these filters if ASRC is selected as their clock source.
1218  */
1219 int rt5677_sel_asrc_clk_src(struct snd_soc_component *component,
1220                 unsigned int filter_mask, unsigned int clk_src)
1221 {
1222         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
1223         unsigned int asrc3_mask = 0, asrc3_value = 0;
1224         unsigned int asrc4_mask = 0, asrc4_value = 0;
1225         unsigned int asrc5_mask = 0, asrc5_value = 0;
1226         unsigned int asrc6_mask = 0, asrc6_value = 0;
1227         unsigned int asrc7_mask = 0, asrc7_value = 0;
1228         unsigned int asrc8_mask = 0, asrc8_value = 0;
1229
1230         switch (clk_src) {
1231         case RT5677_CLK_SEL_SYS:
1232         case RT5677_CLK_SEL_I2S1_ASRC:
1233         case RT5677_CLK_SEL_I2S2_ASRC:
1234         case RT5677_CLK_SEL_I2S3_ASRC:
1235         case RT5677_CLK_SEL_I2S4_ASRC:
1236         case RT5677_CLK_SEL_I2S5_ASRC:
1237         case RT5677_CLK_SEL_I2S6_ASRC:
1238         case RT5677_CLK_SEL_SYS2:
1239         case RT5677_CLK_SEL_SYS3:
1240         case RT5677_CLK_SEL_SYS4:
1241         case RT5677_CLK_SEL_SYS5:
1242         case RT5677_CLK_SEL_SYS6:
1243         case RT5677_CLK_SEL_SYS7:
1244                 break;
1245
1246         default:
1247                 return -EINVAL;
1248         }
1249
1250         /* ASRC 3 */
1251         if (filter_mask & RT5677_DA_STEREO_FILTER) {
1252                 asrc3_mask |= RT5677_DA_STO_CLK_SEL_MASK;
1253                 asrc3_value = (asrc3_value & ~RT5677_DA_STO_CLK_SEL_MASK)
1254                         | (clk_src << RT5677_DA_STO_CLK_SEL_SFT);
1255         }
1256
1257         if (filter_mask & RT5677_DA_MONO2_L_FILTER) {
1258                 asrc3_mask |= RT5677_DA_MONO2L_CLK_SEL_MASK;
1259                 asrc3_value = (asrc3_value & ~RT5677_DA_MONO2L_CLK_SEL_MASK)
1260                         | (clk_src << RT5677_DA_MONO2L_CLK_SEL_SFT);
1261         }
1262
1263         if (filter_mask & RT5677_DA_MONO2_R_FILTER) {
1264                 asrc3_mask |= RT5677_DA_MONO2R_CLK_SEL_MASK;
1265                 asrc3_value = (asrc3_value & ~RT5677_DA_MONO2R_CLK_SEL_MASK)
1266                         | (clk_src << RT5677_DA_MONO2R_CLK_SEL_SFT);
1267         }
1268
1269         if (asrc3_mask)
1270                 regmap_update_bits(rt5677->regmap, RT5677_ASRC_3, asrc3_mask,
1271                         asrc3_value);
1272
1273         /* ASRC 4 */
1274         if (filter_mask & RT5677_DA_MONO3_L_FILTER) {
1275                 asrc4_mask |= RT5677_DA_MONO3L_CLK_SEL_MASK;
1276                 asrc4_value = (asrc4_value & ~RT5677_DA_MONO3L_CLK_SEL_MASK)
1277                         | (clk_src << RT5677_DA_MONO3L_CLK_SEL_SFT);
1278         }
1279
1280         if (filter_mask & RT5677_DA_MONO3_R_FILTER) {
1281                 asrc4_mask |= RT5677_DA_MONO3R_CLK_SEL_MASK;
1282                 asrc4_value = (asrc4_value & ~RT5677_DA_MONO3R_CLK_SEL_MASK)
1283                         | (clk_src << RT5677_DA_MONO3R_CLK_SEL_SFT);
1284         }
1285
1286         if (filter_mask & RT5677_DA_MONO4_L_FILTER) {
1287                 asrc4_mask |= RT5677_DA_MONO4L_CLK_SEL_MASK;
1288                 asrc4_value = (asrc4_value & ~RT5677_DA_MONO4L_CLK_SEL_MASK)
1289                         | (clk_src << RT5677_DA_MONO4L_CLK_SEL_SFT);
1290         }
1291
1292         if (filter_mask & RT5677_DA_MONO4_R_FILTER) {
1293                 asrc4_mask |= RT5677_DA_MONO4R_CLK_SEL_MASK;
1294                 asrc4_value = (asrc4_value & ~RT5677_DA_MONO4R_CLK_SEL_MASK)
1295                         | (clk_src << RT5677_DA_MONO4R_CLK_SEL_SFT);
1296         }
1297
1298         if (asrc4_mask)
1299                 regmap_update_bits(rt5677->regmap, RT5677_ASRC_4, asrc4_mask,
1300                         asrc4_value);
1301
1302         /* ASRC 5 */
1303         if (filter_mask & RT5677_AD_STEREO1_FILTER) {
1304                 asrc5_mask |= RT5677_AD_STO1_CLK_SEL_MASK;
1305                 asrc5_value = (asrc5_value & ~RT5677_AD_STO1_CLK_SEL_MASK)
1306                         | (clk_src << RT5677_AD_STO1_CLK_SEL_SFT);
1307         }
1308
1309         if (filter_mask & RT5677_AD_STEREO2_FILTER) {
1310                 asrc5_mask |= RT5677_AD_STO2_CLK_SEL_MASK;
1311                 asrc5_value = (asrc5_value & ~RT5677_AD_STO2_CLK_SEL_MASK)
1312                         | (clk_src << RT5677_AD_STO2_CLK_SEL_SFT);
1313         }
1314
1315         if (filter_mask & RT5677_AD_STEREO3_FILTER) {
1316                 asrc5_mask |= RT5677_AD_STO3_CLK_SEL_MASK;
1317                 asrc5_value = (asrc5_value & ~RT5677_AD_STO3_CLK_SEL_MASK)
1318                         | (clk_src << RT5677_AD_STO3_CLK_SEL_SFT);
1319         }
1320
1321         if (filter_mask & RT5677_AD_STEREO4_FILTER) {
1322                 asrc5_mask |= RT5677_AD_STO4_CLK_SEL_MASK;
1323                 asrc5_value = (asrc5_value & ~RT5677_AD_STO4_CLK_SEL_MASK)
1324                         | (clk_src << RT5677_AD_STO4_CLK_SEL_SFT);
1325         }
1326
1327         if (asrc5_mask)
1328                 regmap_update_bits(rt5677->regmap, RT5677_ASRC_5, asrc5_mask,
1329                         asrc5_value);
1330
1331         /* ASRC 6 */
1332         if (filter_mask & RT5677_AD_MONO_L_FILTER) {
1333                 asrc6_mask |= RT5677_AD_MONOL_CLK_SEL_MASK;
1334                 asrc6_value = (asrc6_value & ~RT5677_AD_MONOL_CLK_SEL_MASK)
1335                         | (clk_src << RT5677_AD_MONOL_CLK_SEL_SFT);
1336         }
1337
1338         if (filter_mask & RT5677_AD_MONO_R_FILTER) {
1339                 asrc6_mask |= RT5677_AD_MONOR_CLK_SEL_MASK;
1340                 asrc6_value = (asrc6_value & ~RT5677_AD_MONOR_CLK_SEL_MASK)
1341                         | (clk_src << RT5677_AD_MONOR_CLK_SEL_SFT);
1342         }
1343
1344         if (asrc6_mask)
1345                 regmap_update_bits(rt5677->regmap, RT5677_ASRC_6, asrc6_mask,
1346                         asrc6_value);
1347
1348         /* ASRC 7 */
1349         if (filter_mask & RT5677_DSP_OB_0_3_FILTER) {
1350                 asrc7_mask |= RT5677_DSP_OB_0_3_CLK_SEL_MASK;
1351                 asrc7_value = (asrc7_value & ~RT5677_DSP_OB_0_3_CLK_SEL_MASK)
1352                         | (clk_src << RT5677_DSP_OB_0_3_CLK_SEL_SFT);
1353         }
1354
1355         if (filter_mask & RT5677_DSP_OB_4_7_FILTER) {
1356                 asrc7_mask |= RT5677_DSP_OB_4_7_CLK_SEL_MASK;
1357                 asrc7_value = (asrc7_value & ~RT5677_DSP_OB_4_7_CLK_SEL_MASK)
1358                         | (clk_src << RT5677_DSP_OB_4_7_CLK_SEL_SFT);
1359         }
1360
1361         if (asrc7_mask)
1362                 regmap_update_bits(rt5677->regmap, RT5677_ASRC_7, asrc7_mask,
1363                         asrc7_value);
1364
1365         /* ASRC 8 */
1366         if (filter_mask & RT5677_I2S1_SOURCE) {
1367                 asrc8_mask |= RT5677_I2S1_CLK_SEL_MASK;
1368                 asrc8_value = (asrc8_value & ~RT5677_I2S1_CLK_SEL_MASK)
1369                         | ((clk_src - 1) << RT5677_I2S1_CLK_SEL_SFT);
1370         }
1371
1372         if (filter_mask & RT5677_I2S2_SOURCE) {
1373                 asrc8_mask |= RT5677_I2S2_CLK_SEL_MASK;
1374                 asrc8_value = (asrc8_value & ~RT5677_I2S2_CLK_SEL_MASK)
1375                         | ((clk_src - 1) << RT5677_I2S2_CLK_SEL_SFT);
1376         }
1377
1378         if (filter_mask & RT5677_I2S3_SOURCE) {
1379                 asrc8_mask |= RT5677_I2S3_CLK_SEL_MASK;
1380                 asrc8_value = (asrc8_value & ~RT5677_I2S3_CLK_SEL_MASK)
1381                         | ((clk_src - 1) << RT5677_I2S3_CLK_SEL_SFT);
1382         }
1383
1384         if (filter_mask & RT5677_I2S4_SOURCE) {
1385                 asrc8_mask |= RT5677_I2S4_CLK_SEL_MASK;
1386                 asrc8_value = (asrc8_value & ~RT5677_I2S4_CLK_SEL_MASK)
1387                         | ((clk_src - 1) << RT5677_I2S4_CLK_SEL_SFT);
1388         }
1389
1390         if (asrc8_mask)
1391                 regmap_update_bits(rt5677->regmap, RT5677_ASRC_8, asrc8_mask,
1392                         asrc8_value);
1393
1394         return 0;
1395 }
1396 EXPORT_SYMBOL_GPL(rt5677_sel_asrc_clk_src);
1397
1398 static int rt5677_dmic_use_asrc(struct snd_soc_dapm_widget *source,
1399                          struct snd_soc_dapm_widget *sink)
1400 {
1401         struct snd_soc_component *component = snd_soc_dapm_to_component(source->dapm);
1402         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
1403         unsigned int asrc_setting;
1404
1405         switch (source->shift) {
1406         case 11:
1407                 regmap_read(rt5677->regmap, RT5677_ASRC_5, &asrc_setting);
1408                 asrc_setting = (asrc_setting & RT5677_AD_STO1_CLK_SEL_MASK) >>
1409                                 RT5677_AD_STO1_CLK_SEL_SFT;
1410                 break;
1411
1412         case 10:
1413                 regmap_read(rt5677->regmap, RT5677_ASRC_5, &asrc_setting);
1414                 asrc_setting = (asrc_setting & RT5677_AD_STO2_CLK_SEL_MASK) >>
1415                                 RT5677_AD_STO2_CLK_SEL_SFT;
1416                 break;
1417
1418         case 9:
1419                 regmap_read(rt5677->regmap, RT5677_ASRC_5, &asrc_setting);
1420                 asrc_setting = (asrc_setting & RT5677_AD_STO3_CLK_SEL_MASK) >>
1421                                 RT5677_AD_STO3_CLK_SEL_SFT;
1422                 break;
1423
1424         case 8:
1425                 regmap_read(rt5677->regmap, RT5677_ASRC_5, &asrc_setting);
1426                 asrc_setting = (asrc_setting & RT5677_AD_STO4_CLK_SEL_MASK) >>
1427                         RT5677_AD_STO4_CLK_SEL_SFT;
1428                 break;
1429
1430         case 7:
1431                 regmap_read(rt5677->regmap, RT5677_ASRC_6, &asrc_setting);
1432                 asrc_setting = (asrc_setting & RT5677_AD_MONOL_CLK_SEL_MASK) >>
1433                         RT5677_AD_MONOL_CLK_SEL_SFT;
1434                 break;
1435
1436         case 6:
1437                 regmap_read(rt5677->regmap, RT5677_ASRC_6, &asrc_setting);
1438                 asrc_setting = (asrc_setting & RT5677_AD_MONOR_CLK_SEL_MASK) >>
1439                         RT5677_AD_MONOR_CLK_SEL_SFT;
1440                 break;
1441
1442         default:
1443                 return 0;
1444         }
1445
1446         if (asrc_setting >= RT5677_CLK_SEL_I2S1_ASRC &&
1447             asrc_setting <= RT5677_CLK_SEL_I2S6_ASRC)
1448                 return 1;
1449
1450         return 0;
1451 }
1452
1453 /* Digital Mixer */
1454 static const struct snd_kcontrol_new rt5677_sto1_adc_l_mix[] = {
1455         SOC_DAPM_SINGLE("ADC1 Switch", RT5677_STO1_ADC_MIXER,
1456                         RT5677_M_STO1_ADC_L1_SFT, 1, 1),
1457         SOC_DAPM_SINGLE("ADC2 Switch", RT5677_STO1_ADC_MIXER,
1458                         RT5677_M_STO1_ADC_L2_SFT, 1, 1),
1459 };
1460
1461 static const struct snd_kcontrol_new rt5677_sto1_adc_r_mix[] = {
1462         SOC_DAPM_SINGLE("ADC1 Switch", RT5677_STO1_ADC_MIXER,
1463                         RT5677_M_STO1_ADC_R1_SFT, 1, 1),
1464         SOC_DAPM_SINGLE("ADC2 Switch", RT5677_STO1_ADC_MIXER,
1465                         RT5677_M_STO1_ADC_R2_SFT, 1, 1),
1466 };
1467
1468 static const struct snd_kcontrol_new rt5677_sto2_adc_l_mix[] = {
1469         SOC_DAPM_SINGLE("ADC1 Switch", RT5677_STO2_ADC_MIXER,
1470                         RT5677_M_STO2_ADC_L1_SFT, 1, 1),
1471         SOC_DAPM_SINGLE("ADC2 Switch", RT5677_STO2_ADC_MIXER,
1472                         RT5677_M_STO2_ADC_L2_SFT, 1, 1),
1473 };
1474
1475 static const struct snd_kcontrol_new rt5677_sto2_adc_r_mix[] = {
1476         SOC_DAPM_SINGLE("ADC1 Switch", RT5677_STO2_ADC_MIXER,
1477                         RT5677_M_STO2_ADC_R1_SFT, 1, 1),
1478         SOC_DAPM_SINGLE("ADC2 Switch", RT5677_STO2_ADC_MIXER,
1479                         RT5677_M_STO2_ADC_R2_SFT, 1, 1),
1480 };
1481
1482 static const struct snd_kcontrol_new rt5677_sto3_adc_l_mix[] = {
1483         SOC_DAPM_SINGLE("ADC1 Switch", RT5677_STO3_ADC_MIXER,
1484                         RT5677_M_STO3_ADC_L1_SFT, 1, 1),
1485         SOC_DAPM_SINGLE("ADC2 Switch", RT5677_STO3_ADC_MIXER,
1486                         RT5677_M_STO3_ADC_L2_SFT, 1, 1),
1487 };
1488
1489 static const struct snd_kcontrol_new rt5677_sto3_adc_r_mix[] = {
1490         SOC_DAPM_SINGLE("ADC1 Switch", RT5677_STO3_ADC_MIXER,
1491                         RT5677_M_STO3_ADC_R1_SFT, 1, 1),
1492         SOC_DAPM_SINGLE("ADC2 Switch", RT5677_STO3_ADC_MIXER,
1493                         RT5677_M_STO3_ADC_R2_SFT, 1, 1),
1494 };
1495
1496 static const struct snd_kcontrol_new rt5677_sto4_adc_l_mix[] = {
1497         SOC_DAPM_SINGLE("ADC1 Switch", RT5677_STO4_ADC_MIXER,
1498                         RT5677_M_STO4_ADC_L1_SFT, 1, 1),
1499         SOC_DAPM_SINGLE("ADC2 Switch", RT5677_STO4_ADC_MIXER,
1500                         RT5677_M_STO4_ADC_L2_SFT, 1, 1),
1501 };
1502
1503 static const struct snd_kcontrol_new rt5677_sto4_adc_r_mix[] = {
1504         SOC_DAPM_SINGLE("ADC1 Switch", RT5677_STO4_ADC_MIXER,
1505                         RT5677_M_STO4_ADC_R1_SFT, 1, 1),
1506         SOC_DAPM_SINGLE("ADC2 Switch", RT5677_STO4_ADC_MIXER,
1507                         RT5677_M_STO4_ADC_R2_SFT, 1, 1),
1508 };
1509
1510 static const struct snd_kcontrol_new rt5677_mono_adc_l_mix[] = {
1511         SOC_DAPM_SINGLE("ADC1 Switch", RT5677_MONO_ADC_MIXER,
1512                         RT5677_M_MONO_ADC_L1_SFT, 1, 1),
1513         SOC_DAPM_SINGLE("ADC2 Switch", RT5677_MONO_ADC_MIXER,
1514                         RT5677_M_MONO_ADC_L2_SFT, 1, 1),
1515 };
1516
1517 static const struct snd_kcontrol_new rt5677_mono_adc_r_mix[] = {
1518         SOC_DAPM_SINGLE("ADC1 Switch", RT5677_MONO_ADC_MIXER,
1519                         RT5677_M_MONO_ADC_R1_SFT, 1, 1),
1520         SOC_DAPM_SINGLE("ADC2 Switch", RT5677_MONO_ADC_MIXER,
1521                         RT5677_M_MONO_ADC_R2_SFT, 1, 1),
1522 };
1523
1524 static const struct snd_kcontrol_new rt5677_dac_l_mix[] = {
1525         SOC_DAPM_SINGLE("Stereo ADC Switch", RT5677_ADC_IF_DSP_DAC1_MIXER,
1526                         RT5677_M_ADDA_MIXER1_L_SFT, 1, 1),
1527         SOC_DAPM_SINGLE("DAC1 Switch", RT5677_ADC_IF_DSP_DAC1_MIXER,
1528                         RT5677_M_DAC1_L_SFT, 1, 1),
1529 };
1530
1531 static const struct snd_kcontrol_new rt5677_dac_r_mix[] = {
1532         SOC_DAPM_SINGLE("Stereo ADC Switch", RT5677_ADC_IF_DSP_DAC1_MIXER,
1533                         RT5677_M_ADDA_MIXER1_R_SFT, 1, 1),
1534         SOC_DAPM_SINGLE("DAC1 Switch", RT5677_ADC_IF_DSP_DAC1_MIXER,
1535                         RT5677_M_DAC1_R_SFT, 1, 1),
1536 };
1537
1538 static const struct snd_kcontrol_new rt5677_sto1_dac_l_mix[] = {
1539         SOC_DAPM_SINGLE_AUTODISABLE("ST L Switch", RT5677_STO1_DAC_MIXER,
1540                         RT5677_M_ST_DAC1_L_SFT, 1, 1),
1541         SOC_DAPM_SINGLE_AUTODISABLE("DAC1 L Switch", RT5677_STO1_DAC_MIXER,
1542                         RT5677_M_DAC1_L_STO_L_SFT, 1, 1),
1543         SOC_DAPM_SINGLE_AUTODISABLE("DAC2 L Switch", RT5677_STO1_DAC_MIXER,
1544                         RT5677_M_DAC2_L_STO_L_SFT, 1, 1),
1545         SOC_DAPM_SINGLE_AUTODISABLE("DAC1 R Switch", RT5677_STO1_DAC_MIXER,
1546                         RT5677_M_DAC1_R_STO_L_SFT, 1, 1),
1547 };
1548
1549 static const struct snd_kcontrol_new rt5677_sto1_dac_r_mix[] = {
1550         SOC_DAPM_SINGLE_AUTODISABLE("ST R Switch", RT5677_STO1_DAC_MIXER,
1551                         RT5677_M_ST_DAC1_R_SFT, 1, 1),
1552         SOC_DAPM_SINGLE_AUTODISABLE("DAC1 R Switch", RT5677_STO1_DAC_MIXER,
1553                         RT5677_M_DAC1_R_STO_R_SFT, 1, 1),
1554         SOC_DAPM_SINGLE_AUTODISABLE("DAC2 R Switch", RT5677_STO1_DAC_MIXER,
1555                         RT5677_M_DAC2_R_STO_R_SFT, 1, 1),
1556         SOC_DAPM_SINGLE_AUTODISABLE("DAC1 L Switch", RT5677_STO1_DAC_MIXER,
1557                         RT5677_M_DAC1_L_STO_R_SFT, 1, 1),
1558 };
1559
1560 static const struct snd_kcontrol_new rt5677_mono_dac_l_mix[] = {
1561         SOC_DAPM_SINGLE_AUTODISABLE("ST L Switch", RT5677_MONO_DAC_MIXER,
1562                         RT5677_M_ST_DAC2_L_SFT, 1, 1),
1563         SOC_DAPM_SINGLE_AUTODISABLE("DAC1 L Switch", RT5677_MONO_DAC_MIXER,
1564                         RT5677_M_DAC1_L_MONO_L_SFT, 1, 1),
1565         SOC_DAPM_SINGLE_AUTODISABLE("DAC2 L Switch", RT5677_MONO_DAC_MIXER,
1566                         RT5677_M_DAC2_L_MONO_L_SFT, 1, 1),
1567         SOC_DAPM_SINGLE_AUTODISABLE("DAC2 R Switch", RT5677_MONO_DAC_MIXER,
1568                         RT5677_M_DAC2_R_MONO_L_SFT, 1, 1),
1569 };
1570
1571 static const struct snd_kcontrol_new rt5677_mono_dac_r_mix[] = {
1572         SOC_DAPM_SINGLE_AUTODISABLE("ST R Switch", RT5677_MONO_DAC_MIXER,
1573                         RT5677_M_ST_DAC2_R_SFT, 1, 1),
1574         SOC_DAPM_SINGLE_AUTODISABLE("DAC1 R Switch", RT5677_MONO_DAC_MIXER,
1575                         RT5677_M_DAC1_R_MONO_R_SFT, 1, 1),
1576         SOC_DAPM_SINGLE_AUTODISABLE("DAC2 R Switch", RT5677_MONO_DAC_MIXER,
1577                         RT5677_M_DAC2_R_MONO_R_SFT, 1, 1),
1578         SOC_DAPM_SINGLE_AUTODISABLE("DAC2 L Switch", RT5677_MONO_DAC_MIXER,
1579                         RT5677_M_DAC2_L_MONO_R_SFT, 1, 1),
1580 };
1581
1582 static const struct snd_kcontrol_new rt5677_dd1_l_mix[] = {
1583         SOC_DAPM_SINGLE_AUTODISABLE("Sto DAC Mix L Switch", RT5677_DD1_MIXER,
1584                         RT5677_M_STO_L_DD1_L_SFT, 1, 1),
1585         SOC_DAPM_SINGLE_AUTODISABLE("Mono DAC Mix L Switch", RT5677_DD1_MIXER,
1586                         RT5677_M_MONO_L_DD1_L_SFT, 1, 1),
1587         SOC_DAPM_SINGLE_AUTODISABLE("DAC3 L Switch", RT5677_DD1_MIXER,
1588                         RT5677_M_DAC3_L_DD1_L_SFT, 1, 1),
1589         SOC_DAPM_SINGLE_AUTODISABLE("DAC3 R Switch", RT5677_DD1_MIXER,
1590                         RT5677_M_DAC3_R_DD1_L_SFT, 1, 1),
1591 };
1592
1593 static const struct snd_kcontrol_new rt5677_dd1_r_mix[] = {
1594         SOC_DAPM_SINGLE_AUTODISABLE("Sto DAC Mix R Switch", RT5677_DD1_MIXER,
1595                         RT5677_M_STO_R_DD1_R_SFT, 1, 1),
1596         SOC_DAPM_SINGLE_AUTODISABLE("Mono DAC Mix R Switch", RT5677_DD1_MIXER,
1597                         RT5677_M_MONO_R_DD1_R_SFT, 1, 1),
1598         SOC_DAPM_SINGLE_AUTODISABLE("DAC3 R Switch", RT5677_DD1_MIXER,
1599                         RT5677_M_DAC3_R_DD1_R_SFT, 1, 1),
1600         SOC_DAPM_SINGLE_AUTODISABLE("DAC3 L Switch", RT5677_DD1_MIXER,
1601                         RT5677_M_DAC3_L_DD1_R_SFT, 1, 1),
1602 };
1603
1604 static const struct snd_kcontrol_new rt5677_dd2_l_mix[] = {
1605         SOC_DAPM_SINGLE_AUTODISABLE("Sto DAC Mix L Switch", RT5677_DD2_MIXER,
1606                         RT5677_M_STO_L_DD2_L_SFT, 1, 1),
1607         SOC_DAPM_SINGLE_AUTODISABLE("Mono DAC Mix L Switch", RT5677_DD2_MIXER,
1608                         RT5677_M_MONO_L_DD2_L_SFT, 1, 1),
1609         SOC_DAPM_SINGLE_AUTODISABLE("DAC4 L Switch", RT5677_DD2_MIXER,
1610                         RT5677_M_DAC4_L_DD2_L_SFT, 1, 1),
1611         SOC_DAPM_SINGLE_AUTODISABLE("DAC4 R Switch", RT5677_DD2_MIXER,
1612                         RT5677_M_DAC4_R_DD2_L_SFT, 1, 1),
1613 };
1614
1615 static const struct snd_kcontrol_new rt5677_dd2_r_mix[] = {
1616         SOC_DAPM_SINGLE_AUTODISABLE("Sto DAC Mix R Switch", RT5677_DD2_MIXER,
1617                         RT5677_M_STO_R_DD2_R_SFT, 1, 1),
1618         SOC_DAPM_SINGLE_AUTODISABLE("Mono DAC Mix R Switch", RT5677_DD2_MIXER,
1619                         RT5677_M_MONO_R_DD2_R_SFT, 1, 1),
1620         SOC_DAPM_SINGLE_AUTODISABLE("DAC4 R Switch", RT5677_DD2_MIXER,
1621                         RT5677_M_DAC4_R_DD2_R_SFT, 1, 1),
1622         SOC_DAPM_SINGLE_AUTODISABLE("DAC4 L Switch", RT5677_DD2_MIXER,
1623                         RT5677_M_DAC4_L_DD2_R_SFT, 1, 1),
1624 };
1625
1626 static const struct snd_kcontrol_new rt5677_ob_01_mix[] = {
1627         SOC_DAPM_SINGLE("IB01 Switch", RT5677_DSP_OUTB_0123_MIXER_CTRL,
1628                         RT5677_DSP_IB_01_H_SFT, 1, 1),
1629         SOC_DAPM_SINGLE("IB23 Switch", RT5677_DSP_OUTB_0123_MIXER_CTRL,
1630                         RT5677_DSP_IB_23_H_SFT, 1, 1),
1631         SOC_DAPM_SINGLE("IB45 Switch", RT5677_DSP_OUTB_0123_MIXER_CTRL,
1632                         RT5677_DSP_IB_45_H_SFT, 1, 1),
1633         SOC_DAPM_SINGLE("IB6 Switch", RT5677_DSP_OUTB_0123_MIXER_CTRL,
1634                         RT5677_DSP_IB_6_H_SFT, 1, 1),
1635         SOC_DAPM_SINGLE("IB7 Switch", RT5677_DSP_OUTB_0123_MIXER_CTRL,
1636                         RT5677_DSP_IB_7_H_SFT, 1, 1),
1637         SOC_DAPM_SINGLE("IB8 Switch", RT5677_DSP_OUTB_0123_MIXER_CTRL,
1638                         RT5677_DSP_IB_8_H_SFT, 1, 1),
1639         SOC_DAPM_SINGLE("IB9 Switch", RT5677_DSP_OUTB_0123_MIXER_CTRL,
1640                         RT5677_DSP_IB_9_H_SFT, 1, 1),
1641 };
1642
1643 static const struct snd_kcontrol_new rt5677_ob_23_mix[] = {
1644         SOC_DAPM_SINGLE("IB01 Switch", RT5677_DSP_OUTB_0123_MIXER_CTRL,
1645                         RT5677_DSP_IB_01_L_SFT, 1, 1),
1646         SOC_DAPM_SINGLE("IB23 Switch", RT5677_DSP_OUTB_0123_MIXER_CTRL,
1647                         RT5677_DSP_IB_23_L_SFT, 1, 1),
1648         SOC_DAPM_SINGLE("IB45 Switch", RT5677_DSP_OUTB_0123_MIXER_CTRL,
1649                         RT5677_DSP_IB_45_L_SFT, 1, 1),
1650         SOC_DAPM_SINGLE("IB6 Switch", RT5677_DSP_OUTB_0123_MIXER_CTRL,
1651                         RT5677_DSP_IB_6_L_SFT, 1, 1),
1652         SOC_DAPM_SINGLE("IB7 Switch", RT5677_DSP_OUTB_0123_MIXER_CTRL,
1653                         RT5677_DSP_IB_7_L_SFT, 1, 1),
1654         SOC_DAPM_SINGLE("IB8 Switch", RT5677_DSP_OUTB_0123_MIXER_CTRL,
1655                         RT5677_DSP_IB_8_L_SFT, 1, 1),
1656         SOC_DAPM_SINGLE("IB9 Switch", RT5677_DSP_OUTB_0123_MIXER_CTRL,
1657                         RT5677_DSP_IB_9_L_SFT, 1, 1),
1658 };
1659
1660 static const struct snd_kcontrol_new rt5677_ob_4_mix[] = {
1661         SOC_DAPM_SINGLE("IB01 Switch", RT5677_DSP_OUTB_45_MIXER_CTRL,
1662                         RT5677_DSP_IB_01_H_SFT, 1, 1),
1663         SOC_DAPM_SINGLE("IB23 Switch", RT5677_DSP_OUTB_45_MIXER_CTRL,
1664                         RT5677_DSP_IB_23_H_SFT, 1, 1),
1665         SOC_DAPM_SINGLE("IB45 Switch", RT5677_DSP_OUTB_45_MIXER_CTRL,
1666                         RT5677_DSP_IB_45_H_SFT, 1, 1),
1667         SOC_DAPM_SINGLE("IB6 Switch", RT5677_DSP_OUTB_45_MIXER_CTRL,
1668                         RT5677_DSP_IB_6_H_SFT, 1, 1),
1669         SOC_DAPM_SINGLE("IB7 Switch", RT5677_DSP_OUTB_45_MIXER_CTRL,
1670                         RT5677_DSP_IB_7_H_SFT, 1, 1),
1671         SOC_DAPM_SINGLE("IB8 Switch", RT5677_DSP_OUTB_45_MIXER_CTRL,
1672                         RT5677_DSP_IB_8_H_SFT, 1, 1),
1673         SOC_DAPM_SINGLE("IB9 Switch", RT5677_DSP_OUTB_45_MIXER_CTRL,
1674                         RT5677_DSP_IB_9_H_SFT, 1, 1),
1675 };
1676
1677 static const struct snd_kcontrol_new rt5677_ob_5_mix[] = {
1678         SOC_DAPM_SINGLE("IB01 Switch", RT5677_DSP_OUTB_45_MIXER_CTRL,
1679                         RT5677_DSP_IB_01_L_SFT, 1, 1),
1680         SOC_DAPM_SINGLE("IB23 Switch", RT5677_DSP_OUTB_45_MIXER_CTRL,
1681                         RT5677_DSP_IB_23_L_SFT, 1, 1),
1682         SOC_DAPM_SINGLE("IB45 Switch", RT5677_DSP_OUTB_45_MIXER_CTRL,
1683                         RT5677_DSP_IB_45_L_SFT, 1, 1),
1684         SOC_DAPM_SINGLE("IB6 Switch", RT5677_DSP_OUTB_45_MIXER_CTRL,
1685                         RT5677_DSP_IB_6_L_SFT, 1, 1),
1686         SOC_DAPM_SINGLE("IB7 Switch", RT5677_DSP_OUTB_45_MIXER_CTRL,
1687                         RT5677_DSP_IB_7_L_SFT, 1, 1),
1688         SOC_DAPM_SINGLE("IB8 Switch", RT5677_DSP_OUTB_45_MIXER_CTRL,
1689                         RT5677_DSP_IB_8_L_SFT, 1, 1),
1690         SOC_DAPM_SINGLE("IB9 Switch", RT5677_DSP_OUTB_45_MIXER_CTRL,
1691                         RT5677_DSP_IB_9_L_SFT, 1, 1),
1692 };
1693
1694 static const struct snd_kcontrol_new rt5677_ob_6_mix[] = {
1695         SOC_DAPM_SINGLE("IB01 Switch", RT5677_DSP_OUTB_67_MIXER_CTRL,
1696                         RT5677_DSP_IB_01_H_SFT, 1, 1),
1697         SOC_DAPM_SINGLE("IB23 Switch", RT5677_DSP_OUTB_67_MIXER_CTRL,
1698                         RT5677_DSP_IB_23_H_SFT, 1, 1),
1699         SOC_DAPM_SINGLE("IB45 Switch", RT5677_DSP_OUTB_67_MIXER_CTRL,
1700                         RT5677_DSP_IB_45_H_SFT, 1, 1),
1701         SOC_DAPM_SINGLE("IB6 Switch", RT5677_DSP_OUTB_67_MIXER_CTRL,
1702                         RT5677_DSP_IB_6_H_SFT, 1, 1),
1703         SOC_DAPM_SINGLE("IB7 Switch", RT5677_DSP_OUTB_67_MIXER_CTRL,
1704                         RT5677_DSP_IB_7_H_SFT, 1, 1),
1705         SOC_DAPM_SINGLE("IB8 Switch", RT5677_DSP_OUTB_67_MIXER_CTRL,
1706                         RT5677_DSP_IB_8_H_SFT, 1, 1),
1707         SOC_DAPM_SINGLE("IB9 Switch", RT5677_DSP_OUTB_67_MIXER_CTRL,
1708                         RT5677_DSP_IB_9_H_SFT, 1, 1),
1709 };
1710
1711 static const struct snd_kcontrol_new rt5677_ob_7_mix[] = {
1712         SOC_DAPM_SINGLE("IB01 Switch", RT5677_DSP_OUTB_67_MIXER_CTRL,
1713                         RT5677_DSP_IB_01_L_SFT, 1, 1),
1714         SOC_DAPM_SINGLE("IB23 Switch", RT5677_DSP_OUTB_67_MIXER_CTRL,
1715                         RT5677_DSP_IB_23_L_SFT, 1, 1),
1716         SOC_DAPM_SINGLE("IB45 Switch", RT5677_DSP_OUTB_67_MIXER_CTRL,
1717                         RT5677_DSP_IB_45_L_SFT, 1, 1),
1718         SOC_DAPM_SINGLE("IB6 Switch", RT5677_DSP_OUTB_67_MIXER_CTRL,
1719                         RT5677_DSP_IB_6_L_SFT, 1, 1),
1720         SOC_DAPM_SINGLE("IB7 Switch", RT5677_DSP_OUTB_67_MIXER_CTRL,
1721                         RT5677_DSP_IB_7_L_SFT, 1, 1),
1722         SOC_DAPM_SINGLE("IB8 Switch", RT5677_DSP_OUTB_67_MIXER_CTRL,
1723                         RT5677_DSP_IB_8_L_SFT, 1, 1),
1724         SOC_DAPM_SINGLE("IB9 Switch", RT5677_DSP_OUTB_67_MIXER_CTRL,
1725                         RT5677_DSP_IB_9_L_SFT, 1, 1),
1726 };
1727
1728
1729 /* Mux */
1730 /* DAC1 L/R Source */ /* MX-29 [10:8] */
1731 static const char * const rt5677_dac1_src[] = {
1732         "IF1 DAC 01", "IF2 DAC 01", "IF3 DAC LR", "IF4 DAC LR", "SLB DAC 01",
1733         "OB 01"
1734 };
1735
1736 static SOC_ENUM_SINGLE_DECL(
1737         rt5677_dac1_enum, RT5677_ADC_IF_DSP_DAC1_MIXER,
1738         RT5677_DAC1_L_SEL_SFT, rt5677_dac1_src);
1739
1740 static const struct snd_kcontrol_new rt5677_dac1_mux =
1741         SOC_DAPM_ENUM("DAC1 Source", rt5677_dac1_enum);
1742
1743 /* ADDA1 L/R Source */ /* MX-29 [1:0] */
1744 static const char * const rt5677_adda1_src[] = {
1745         "STO1 ADC MIX", "STO2 ADC MIX", "OB 67",
1746 };
1747
1748 static SOC_ENUM_SINGLE_DECL(
1749         rt5677_adda1_enum, RT5677_ADC_IF_DSP_DAC1_MIXER,
1750         RT5677_ADDA1_SEL_SFT, rt5677_adda1_src);
1751
1752 static const struct snd_kcontrol_new rt5677_adda1_mux =
1753         SOC_DAPM_ENUM("ADDA1 Source", rt5677_adda1_enum);
1754
1755
1756 /*DAC2 L/R Source*/ /* MX-1B [6:4] [2:0] */
1757 static const char * const rt5677_dac2l_src[] = {
1758         "IF1 DAC 2", "IF2 DAC 2", "IF3 DAC L", "IF4 DAC L", "SLB DAC 2",
1759         "OB 2",
1760 };
1761
1762 static SOC_ENUM_SINGLE_DECL(
1763         rt5677_dac2l_enum, RT5677_IF_DSP_DAC2_MIXER,
1764         RT5677_SEL_DAC2_L_SRC_SFT, rt5677_dac2l_src);
1765
1766 static const struct snd_kcontrol_new rt5677_dac2_l_mux =
1767         SOC_DAPM_ENUM("DAC2 L Source", rt5677_dac2l_enum);
1768
1769 static const char * const rt5677_dac2r_src[] = {
1770         "IF1 DAC 3", "IF2 DAC 3", "IF3 DAC R", "IF4 DAC R", "SLB DAC 3",
1771         "OB 3", "Haptic Generator", "VAD ADC"
1772 };
1773
1774 static SOC_ENUM_SINGLE_DECL(
1775         rt5677_dac2r_enum, RT5677_IF_DSP_DAC2_MIXER,
1776         RT5677_SEL_DAC2_R_SRC_SFT, rt5677_dac2r_src);
1777
1778 static const struct snd_kcontrol_new rt5677_dac2_r_mux =
1779         SOC_DAPM_ENUM("DAC2 R Source", rt5677_dac2r_enum);
1780
1781 /*DAC3 L/R Source*/ /* MX-16 [6:4] [2:0] */
1782 static const char * const rt5677_dac3l_src[] = {
1783         "IF1 DAC 4", "IF2 DAC 4", "IF3 DAC L", "IF4 DAC L",
1784         "SLB DAC 4", "OB 4"
1785 };
1786
1787 static SOC_ENUM_SINGLE_DECL(
1788         rt5677_dac3l_enum, RT5677_IF_DSP_DAC3_4_MIXER,
1789         RT5677_SEL_DAC3_L_SRC_SFT, rt5677_dac3l_src);
1790
1791 static const struct snd_kcontrol_new rt5677_dac3_l_mux =
1792         SOC_DAPM_ENUM("DAC3 L Source", rt5677_dac3l_enum);
1793
1794 static const char * const rt5677_dac3r_src[] = {
1795         "IF1 DAC 5", "IF2 DAC 5", "IF3 DAC R", "IF4 DAC R",
1796         "SLB DAC 5", "OB 5"
1797 };
1798
1799 static SOC_ENUM_SINGLE_DECL(
1800         rt5677_dac3r_enum, RT5677_IF_DSP_DAC3_4_MIXER,
1801         RT5677_SEL_DAC3_R_SRC_SFT, rt5677_dac3r_src);
1802
1803 static const struct snd_kcontrol_new rt5677_dac3_r_mux =
1804         SOC_DAPM_ENUM("DAC3 R Source", rt5677_dac3r_enum);
1805
1806 /*DAC4 L/R Source*/ /* MX-16 [14:12] [10:8] */
1807 static const char * const rt5677_dac4l_src[] = {
1808         "IF1 DAC 6", "IF2 DAC 6", "IF3 DAC L", "IF4 DAC L",
1809         "SLB DAC 6", "OB 6"
1810 };
1811
1812 static SOC_ENUM_SINGLE_DECL(
1813         rt5677_dac4l_enum, RT5677_IF_DSP_DAC3_4_MIXER,
1814         RT5677_SEL_DAC4_L_SRC_SFT, rt5677_dac4l_src);
1815
1816 static const struct snd_kcontrol_new rt5677_dac4_l_mux =
1817         SOC_DAPM_ENUM("DAC4 L Source", rt5677_dac4l_enum);
1818
1819 static const char * const rt5677_dac4r_src[] = {
1820         "IF1 DAC 7", "IF2 DAC 7", "IF3 DAC R", "IF4 DAC R",
1821         "SLB DAC 7", "OB 7"
1822 };
1823
1824 static SOC_ENUM_SINGLE_DECL(
1825         rt5677_dac4r_enum, RT5677_IF_DSP_DAC3_4_MIXER,
1826         RT5677_SEL_DAC4_R_SRC_SFT, rt5677_dac4r_src);
1827
1828 static const struct snd_kcontrol_new rt5677_dac4_r_mux =
1829         SOC_DAPM_ENUM("DAC4 R Source", rt5677_dac4r_enum);
1830
1831 /* In/OutBound Source Pass SRC */ /* MX-A5 [3] [4] [0] [1] [2] */
1832 static const char * const rt5677_iob_bypass_src[] = {
1833         "Bypass", "Pass SRC"
1834 };
1835
1836 static SOC_ENUM_SINGLE_DECL(
1837         rt5677_ob01_bypass_src_enum, RT5677_DSP_IN_OUTB_CTRL,
1838         RT5677_SEL_SRC_OB01_SFT, rt5677_iob_bypass_src);
1839
1840 static const struct snd_kcontrol_new rt5677_ob01_bypass_src_mux =
1841         SOC_DAPM_ENUM("OB01 Bypass Source", rt5677_ob01_bypass_src_enum);
1842
1843 static SOC_ENUM_SINGLE_DECL(
1844         rt5677_ob23_bypass_src_enum, RT5677_DSP_IN_OUTB_CTRL,
1845         RT5677_SEL_SRC_OB23_SFT, rt5677_iob_bypass_src);
1846
1847 static const struct snd_kcontrol_new rt5677_ob23_bypass_src_mux =
1848         SOC_DAPM_ENUM("OB23 Bypass Source", rt5677_ob23_bypass_src_enum);
1849
1850 static SOC_ENUM_SINGLE_DECL(
1851         rt5677_ib01_bypass_src_enum, RT5677_DSP_IN_OUTB_CTRL,
1852         RT5677_SEL_SRC_IB01_SFT, rt5677_iob_bypass_src);
1853
1854 static const struct snd_kcontrol_new rt5677_ib01_bypass_src_mux =
1855         SOC_DAPM_ENUM("IB01 Bypass Source", rt5677_ib01_bypass_src_enum);
1856
1857 static SOC_ENUM_SINGLE_DECL(
1858         rt5677_ib23_bypass_src_enum, RT5677_DSP_IN_OUTB_CTRL,
1859         RT5677_SEL_SRC_IB23_SFT, rt5677_iob_bypass_src);
1860
1861 static const struct snd_kcontrol_new rt5677_ib23_bypass_src_mux =
1862         SOC_DAPM_ENUM("IB23 Bypass Source", rt5677_ib23_bypass_src_enum);
1863
1864 static SOC_ENUM_SINGLE_DECL(
1865         rt5677_ib45_bypass_src_enum, RT5677_DSP_IN_OUTB_CTRL,
1866         RT5677_SEL_SRC_IB45_SFT, rt5677_iob_bypass_src);
1867
1868 static const struct snd_kcontrol_new rt5677_ib45_bypass_src_mux =
1869         SOC_DAPM_ENUM("IB45 Bypass Source", rt5677_ib45_bypass_src_enum);
1870
1871 /* Stereo ADC Source 2 */ /* MX-27 MX26 MX25 [11:10] */
1872 static const char * const rt5677_stereo_adc2_src[] = {
1873         "DD MIX1", "DMIC", "Stereo DAC MIX"
1874 };
1875
1876 static SOC_ENUM_SINGLE_DECL(
1877         rt5677_stereo1_adc2_enum, RT5677_STO1_ADC_MIXER,
1878         RT5677_SEL_STO1_ADC2_SFT, rt5677_stereo_adc2_src);
1879
1880 static const struct snd_kcontrol_new rt5677_sto1_adc2_mux =
1881         SOC_DAPM_ENUM("Stereo1 ADC2 Source", rt5677_stereo1_adc2_enum);
1882
1883 static SOC_ENUM_SINGLE_DECL(
1884         rt5677_stereo2_adc2_enum, RT5677_STO2_ADC_MIXER,
1885         RT5677_SEL_STO2_ADC2_SFT, rt5677_stereo_adc2_src);
1886
1887 static const struct snd_kcontrol_new rt5677_sto2_adc2_mux =
1888         SOC_DAPM_ENUM("Stereo2 ADC2 Source", rt5677_stereo2_adc2_enum);
1889
1890 static SOC_ENUM_SINGLE_DECL(
1891         rt5677_stereo3_adc2_enum, RT5677_STO3_ADC_MIXER,
1892         RT5677_SEL_STO3_ADC2_SFT, rt5677_stereo_adc2_src);
1893
1894 static const struct snd_kcontrol_new rt5677_sto3_adc2_mux =
1895         SOC_DAPM_ENUM("Stereo3 ADC2 Source", rt5677_stereo3_adc2_enum);
1896
1897 /* DMIC Source */ /* MX-28 [9:8][1:0] MX-27 MX-26 MX-25 MX-24 [9:8] */
1898 static const char * const rt5677_dmic_src[] = {
1899         "DMIC1", "DMIC2", "DMIC3", "DMIC4"
1900 };
1901
1902 static SOC_ENUM_SINGLE_DECL(
1903         rt5677_mono_dmic_l_enum, RT5677_MONO_ADC_MIXER,
1904         RT5677_SEL_MONO_DMIC_L_SFT, rt5677_dmic_src);
1905
1906 static const struct snd_kcontrol_new rt5677_mono_dmic_l_mux =
1907         SOC_DAPM_ENUM("Mono DMIC L Source", rt5677_mono_dmic_l_enum);
1908
1909 static SOC_ENUM_SINGLE_DECL(
1910         rt5677_mono_dmic_r_enum, RT5677_MONO_ADC_MIXER,
1911         RT5677_SEL_MONO_DMIC_R_SFT, rt5677_dmic_src);
1912
1913 static const struct snd_kcontrol_new rt5677_mono_dmic_r_mux =
1914         SOC_DAPM_ENUM("Mono DMIC R Source", rt5677_mono_dmic_r_enum);
1915
1916 static SOC_ENUM_SINGLE_DECL(
1917         rt5677_stereo1_dmic_enum, RT5677_STO1_ADC_MIXER,
1918         RT5677_SEL_STO1_DMIC_SFT, rt5677_dmic_src);
1919
1920 static const struct snd_kcontrol_new rt5677_sto1_dmic_mux =
1921         SOC_DAPM_ENUM("Stereo1 DMIC Source", rt5677_stereo1_dmic_enum);
1922
1923 static SOC_ENUM_SINGLE_DECL(
1924         rt5677_stereo2_dmic_enum, RT5677_STO2_ADC_MIXER,
1925         RT5677_SEL_STO2_DMIC_SFT, rt5677_dmic_src);
1926
1927 static const struct snd_kcontrol_new rt5677_sto2_dmic_mux =
1928         SOC_DAPM_ENUM("Stereo2 DMIC Source", rt5677_stereo2_dmic_enum);
1929
1930 static SOC_ENUM_SINGLE_DECL(
1931         rt5677_stereo3_dmic_enum, RT5677_STO3_ADC_MIXER,
1932         RT5677_SEL_STO3_DMIC_SFT, rt5677_dmic_src);
1933
1934 static const struct snd_kcontrol_new rt5677_sto3_dmic_mux =
1935         SOC_DAPM_ENUM("Stereo3 DMIC Source", rt5677_stereo3_dmic_enum);
1936
1937 static SOC_ENUM_SINGLE_DECL(
1938         rt5677_stereo4_dmic_enum, RT5677_STO4_ADC_MIXER,
1939         RT5677_SEL_STO4_DMIC_SFT, rt5677_dmic_src);
1940
1941 static const struct snd_kcontrol_new rt5677_sto4_dmic_mux =
1942         SOC_DAPM_ENUM("Stereo4 DMIC Source", rt5677_stereo4_dmic_enum);
1943
1944 /* Stereo2 ADC Source */ /* MX-26 [0] */
1945 static const char * const rt5677_stereo2_adc_lr_src[] = {
1946         "L", "LR"
1947 };
1948
1949 static SOC_ENUM_SINGLE_DECL(
1950         rt5677_stereo2_adc_lr_enum, RT5677_STO2_ADC_MIXER,
1951         RT5677_SEL_STO2_LR_MIX_SFT, rt5677_stereo2_adc_lr_src);
1952
1953 static const struct snd_kcontrol_new rt5677_sto2_adc_lr_mux =
1954         SOC_DAPM_ENUM("Stereo2 ADC LR Source", rt5677_stereo2_adc_lr_enum);
1955
1956 /* Stereo1 ADC Source 1 */ /* MX-27 MX26 MX25 [13:12] */
1957 static const char * const rt5677_stereo_adc1_src[] = {
1958         "DD MIX1", "ADC1/2", "Stereo DAC MIX"
1959 };
1960
1961 static SOC_ENUM_SINGLE_DECL(
1962         rt5677_stereo1_adc1_enum, RT5677_STO1_ADC_MIXER,
1963         RT5677_SEL_STO1_ADC1_SFT, rt5677_stereo_adc1_src);
1964
1965 static const struct snd_kcontrol_new rt5677_sto1_adc1_mux =
1966         SOC_DAPM_ENUM("Stereo1 ADC1 Source", rt5677_stereo1_adc1_enum);
1967
1968 static SOC_ENUM_SINGLE_DECL(
1969         rt5677_stereo2_adc1_enum, RT5677_STO2_ADC_MIXER,
1970         RT5677_SEL_STO2_ADC1_SFT, rt5677_stereo_adc1_src);
1971
1972 static const struct snd_kcontrol_new rt5677_sto2_adc1_mux =
1973         SOC_DAPM_ENUM("Stereo2 ADC1 Source", rt5677_stereo2_adc1_enum);
1974
1975 static SOC_ENUM_SINGLE_DECL(
1976         rt5677_stereo3_adc1_enum, RT5677_STO3_ADC_MIXER,
1977         RT5677_SEL_STO3_ADC1_SFT, rt5677_stereo_adc1_src);
1978
1979 static const struct snd_kcontrol_new rt5677_sto3_adc1_mux =
1980         SOC_DAPM_ENUM("Stereo3 ADC1 Source", rt5677_stereo3_adc1_enum);
1981
1982 /* Mono ADC Left Source 2 */ /* MX-28 [11:10] */
1983 static const char * const rt5677_mono_adc2_l_src[] = {
1984         "DD MIX1L", "DMIC", "MONO DAC MIXL"
1985 };
1986
1987 static SOC_ENUM_SINGLE_DECL(
1988         rt5677_mono_adc2_l_enum, RT5677_MONO_ADC_MIXER,
1989         RT5677_SEL_MONO_ADC_L2_SFT, rt5677_mono_adc2_l_src);
1990
1991 static const struct snd_kcontrol_new rt5677_mono_adc2_l_mux =
1992         SOC_DAPM_ENUM("Mono ADC2 L Source", rt5677_mono_adc2_l_enum);
1993
1994 /* Mono ADC Left Source 1 */ /* MX-28 [13:12] */
1995 static const char * const rt5677_mono_adc1_l_src[] = {
1996         "DD MIX1L", "ADC1", "MONO DAC MIXL"
1997 };
1998
1999 static SOC_ENUM_SINGLE_DECL(
2000         rt5677_mono_adc1_l_enum, RT5677_MONO_ADC_MIXER,
2001         RT5677_SEL_MONO_ADC_L1_SFT, rt5677_mono_adc1_l_src);
2002
2003 static const struct snd_kcontrol_new rt5677_mono_adc1_l_mux =
2004         SOC_DAPM_ENUM("Mono ADC1 L Source", rt5677_mono_adc1_l_enum);
2005
2006 /* Mono ADC Right Source 2 */ /* MX-28 [3:2] */
2007 static const char * const rt5677_mono_adc2_r_src[] = {
2008         "DD MIX1R", "DMIC", "MONO DAC MIXR"
2009 };
2010
2011 static SOC_ENUM_SINGLE_DECL(
2012         rt5677_mono_adc2_r_enum, RT5677_MONO_ADC_MIXER,
2013         RT5677_SEL_MONO_ADC_R2_SFT, rt5677_mono_adc2_r_src);
2014
2015 static const struct snd_kcontrol_new rt5677_mono_adc2_r_mux =
2016         SOC_DAPM_ENUM("Mono ADC2 R Source", rt5677_mono_adc2_r_enum);
2017
2018 /* Mono ADC Right Source 1 */ /* MX-28 [5:4] */
2019 static const char * const rt5677_mono_adc1_r_src[] = {
2020         "DD MIX1R", "ADC2", "MONO DAC MIXR"
2021 };
2022
2023 static SOC_ENUM_SINGLE_DECL(
2024         rt5677_mono_adc1_r_enum, RT5677_MONO_ADC_MIXER,
2025         RT5677_SEL_MONO_ADC_R1_SFT, rt5677_mono_adc1_r_src);
2026
2027 static const struct snd_kcontrol_new rt5677_mono_adc1_r_mux =
2028         SOC_DAPM_ENUM("Mono ADC1 R Source", rt5677_mono_adc1_r_enum);
2029
2030 /* Stereo4 ADC Source 2 */ /* MX-24 [11:10] */
2031 static const char * const rt5677_stereo4_adc2_src[] = {
2032         "DD MIX1", "DMIC", "DD MIX2"
2033 };
2034
2035 static SOC_ENUM_SINGLE_DECL(
2036         rt5677_stereo4_adc2_enum, RT5677_STO4_ADC_MIXER,
2037         RT5677_SEL_STO4_ADC2_SFT, rt5677_stereo4_adc2_src);
2038
2039 static const struct snd_kcontrol_new rt5677_sto4_adc2_mux =
2040         SOC_DAPM_ENUM("Stereo4 ADC2 Source", rt5677_stereo4_adc2_enum);
2041
2042
2043 /* Stereo4 ADC Source 1 */ /* MX-24 [13:12] */
2044 static const char * const rt5677_stereo4_adc1_src[] = {
2045         "DD MIX1", "ADC1/2", "DD MIX2"
2046 };
2047
2048 static SOC_ENUM_SINGLE_DECL(
2049         rt5677_stereo4_adc1_enum, RT5677_STO4_ADC_MIXER,
2050         RT5677_SEL_STO4_ADC1_SFT, rt5677_stereo4_adc1_src);
2051
2052 static const struct snd_kcontrol_new rt5677_sto4_adc1_mux =
2053         SOC_DAPM_ENUM("Stereo4 ADC1 Source", rt5677_stereo4_adc1_enum);
2054
2055 /* InBound0/1 Source */ /* MX-A3 [14:12] */
2056 static const char * const rt5677_inbound01_src[] = {
2057         "IF1 DAC 01", "IF2 DAC 01", "SLB DAC 01", "STO1 ADC MIX",
2058         "VAD ADC/DAC1 FS"
2059 };
2060
2061 static SOC_ENUM_SINGLE_DECL(
2062         rt5677_inbound01_enum, RT5677_DSP_INB_CTRL1,
2063         RT5677_IB01_SRC_SFT, rt5677_inbound01_src);
2064
2065 static const struct snd_kcontrol_new rt5677_ib01_src_mux =
2066         SOC_DAPM_ENUM("InBound0/1 Source", rt5677_inbound01_enum);
2067
2068 /* InBound2/3 Source */ /* MX-A3 [10:8] */
2069 static const char * const rt5677_inbound23_src[] = {
2070         "IF1 DAC 23", "IF2 DAC 23", "SLB DAC 23", "STO2 ADC MIX",
2071         "DAC1 FS", "IF4 DAC"
2072 };
2073
2074 static SOC_ENUM_SINGLE_DECL(
2075         rt5677_inbound23_enum, RT5677_DSP_INB_CTRL1,
2076         RT5677_IB23_SRC_SFT, rt5677_inbound23_src);
2077
2078 static const struct snd_kcontrol_new rt5677_ib23_src_mux =
2079         SOC_DAPM_ENUM("InBound2/3 Source", rt5677_inbound23_enum);
2080
2081 /* InBound4/5 Source */ /* MX-A3 [6:4] */
2082 static const char * const rt5677_inbound45_src[] = {
2083         "IF1 DAC 45", "IF2 DAC 45", "SLB DAC 45", "STO3 ADC MIX",
2084         "IF3 DAC"
2085 };
2086
2087 static SOC_ENUM_SINGLE_DECL(
2088         rt5677_inbound45_enum, RT5677_DSP_INB_CTRL1,
2089         RT5677_IB45_SRC_SFT, rt5677_inbound45_src);
2090
2091 static const struct snd_kcontrol_new rt5677_ib45_src_mux =
2092         SOC_DAPM_ENUM("InBound4/5 Source", rt5677_inbound45_enum);
2093
2094 /* InBound6 Source */ /* MX-A3 [2:0] */
2095 static const char * const rt5677_inbound6_src[] = {
2096         "IF1 DAC 6", "IF2 DAC 6", "SLB DAC 6", "STO4 ADC MIX L",
2097         "IF4 DAC L", "STO1 ADC MIX L", "STO2 ADC MIX L", "STO3 ADC MIX L"
2098 };
2099
2100 static SOC_ENUM_SINGLE_DECL(
2101         rt5677_inbound6_enum, RT5677_DSP_INB_CTRL1,
2102         RT5677_IB6_SRC_SFT, rt5677_inbound6_src);
2103
2104 static const struct snd_kcontrol_new rt5677_ib6_src_mux =
2105         SOC_DAPM_ENUM("InBound6 Source", rt5677_inbound6_enum);
2106
2107 /* InBound7 Source */ /* MX-A4 [14:12] */
2108 static const char * const rt5677_inbound7_src[] = {
2109         "IF1 DAC 7", "IF2 DAC 7", "SLB DAC 7", "STO4 ADC MIX R",
2110         "IF4 DAC R", "STO1 ADC MIX R", "STO2 ADC MIX R", "STO3 ADC MIX R"
2111 };
2112
2113 static SOC_ENUM_SINGLE_DECL(
2114         rt5677_inbound7_enum, RT5677_DSP_INB_CTRL2,
2115         RT5677_IB7_SRC_SFT, rt5677_inbound7_src);
2116
2117 static const struct snd_kcontrol_new rt5677_ib7_src_mux =
2118         SOC_DAPM_ENUM("InBound7 Source", rt5677_inbound7_enum);
2119
2120 /* InBound8 Source */ /* MX-A4 [10:8] */
2121 static const char * const rt5677_inbound8_src[] = {
2122         "STO1 ADC MIX L", "STO2 ADC MIX L", "STO3 ADC MIX L", "STO4 ADC MIX L",
2123         "MONO ADC MIX L", "DACL1 FS"
2124 };
2125
2126 static SOC_ENUM_SINGLE_DECL(
2127         rt5677_inbound8_enum, RT5677_DSP_INB_CTRL2,
2128         RT5677_IB8_SRC_SFT, rt5677_inbound8_src);
2129
2130 static const struct snd_kcontrol_new rt5677_ib8_src_mux =
2131         SOC_DAPM_ENUM("InBound8 Source", rt5677_inbound8_enum);
2132
2133 /* InBound9 Source */ /* MX-A4 [6:4] */
2134 static const char * const rt5677_inbound9_src[] = {
2135         "STO1 ADC MIX R", "STO2 ADC MIX R", "STO3 ADC MIX R", "STO4 ADC MIX R",
2136         "MONO ADC MIX R", "DACR1 FS", "DAC1 FS"
2137 };
2138
2139 static SOC_ENUM_SINGLE_DECL(
2140         rt5677_inbound9_enum, RT5677_DSP_INB_CTRL2,
2141         RT5677_IB9_SRC_SFT, rt5677_inbound9_src);
2142
2143 static const struct snd_kcontrol_new rt5677_ib9_src_mux =
2144         SOC_DAPM_ENUM("InBound9 Source", rt5677_inbound9_enum);
2145
2146 /* VAD Source */ /* MX-9F [6:4] */
2147 static const char * const rt5677_vad_src[] = {
2148         "STO1 ADC MIX L", "MONO ADC MIX L", "MONO ADC MIX R", "STO2 ADC MIX L",
2149         "STO3 ADC MIX L"
2150 };
2151
2152 static SOC_ENUM_SINGLE_DECL(
2153         rt5677_vad_enum, RT5677_VAD_CTRL4,
2154         RT5677_VAD_SRC_SFT, rt5677_vad_src);
2155
2156 static const struct snd_kcontrol_new rt5677_vad_src_mux =
2157         SOC_DAPM_ENUM("VAD Source", rt5677_vad_enum);
2158
2159 /* Sidetone Source */ /* MX-13 [11:9] */
2160 static const char * const rt5677_sidetone_src[] = {
2161         "DMIC1 L", "DMIC2 L", "DMIC3 L", "DMIC4 L", "ADC1", "ADC2"
2162 };
2163
2164 static SOC_ENUM_SINGLE_DECL(
2165         rt5677_sidetone_enum, RT5677_SIDETONE_CTRL,
2166         RT5677_ST_SEL_SFT, rt5677_sidetone_src);
2167
2168 static const struct snd_kcontrol_new rt5677_sidetone_mux =
2169         SOC_DAPM_ENUM("Sidetone Source", rt5677_sidetone_enum);
2170
2171 /* DAC1/2 Source */ /* MX-15 [1:0] */
2172 static const char * const rt5677_dac12_src[] = {
2173         "STO1 DAC MIX", "MONO DAC MIX", "DD MIX1", "DD MIX2"
2174 };
2175
2176 static SOC_ENUM_SINGLE_DECL(
2177         rt5677_dac12_enum, RT5677_ANA_DAC1_2_3_SRC,
2178         RT5677_ANA_DAC1_2_SRC_SEL_SFT, rt5677_dac12_src);
2179
2180 static const struct snd_kcontrol_new rt5677_dac12_mux =
2181         SOC_DAPM_ENUM("Analog DAC1/2 Source", rt5677_dac12_enum);
2182
2183 /* DAC3 Source */ /* MX-15 [5:4] */
2184 static const char * const rt5677_dac3_src[] = {
2185         "MONO DAC MIXL", "MONO DAC MIXR", "DD MIX1L", "DD MIX2L"
2186 };
2187
2188 static SOC_ENUM_SINGLE_DECL(
2189         rt5677_dac3_enum, RT5677_ANA_DAC1_2_3_SRC,
2190         RT5677_ANA_DAC3_SRC_SEL_SFT, rt5677_dac3_src);
2191
2192 static const struct snd_kcontrol_new rt5677_dac3_mux =
2193         SOC_DAPM_ENUM("Analog DAC3 Source", rt5677_dac3_enum);
2194
2195 /* PDM channel Source */ /* MX-31 [13:12][9:8][5:4][1:0] */
2196 static const char * const rt5677_pdm_src[] = {
2197         "STO1 DAC MIX", "MONO DAC MIX", "DD MIX1", "DD MIX2"
2198 };
2199
2200 static SOC_ENUM_SINGLE_DECL(
2201         rt5677_pdm1_l_enum, RT5677_PDM_OUT_CTRL,
2202         RT5677_SEL_PDM1_L_SFT, rt5677_pdm_src);
2203
2204 static const struct snd_kcontrol_new rt5677_pdm1_l_mux =
2205         SOC_DAPM_ENUM("PDM1 Source", rt5677_pdm1_l_enum);
2206
2207 static SOC_ENUM_SINGLE_DECL(
2208         rt5677_pdm2_l_enum, RT5677_PDM_OUT_CTRL,
2209         RT5677_SEL_PDM2_L_SFT, rt5677_pdm_src);
2210
2211 static const struct snd_kcontrol_new rt5677_pdm2_l_mux =
2212         SOC_DAPM_ENUM("PDM2 Source", rt5677_pdm2_l_enum);
2213
2214 static SOC_ENUM_SINGLE_DECL(
2215         rt5677_pdm1_r_enum, RT5677_PDM_OUT_CTRL,
2216         RT5677_SEL_PDM1_R_SFT, rt5677_pdm_src);
2217
2218 static const struct snd_kcontrol_new rt5677_pdm1_r_mux =
2219         SOC_DAPM_ENUM("PDM1 Source", rt5677_pdm1_r_enum);
2220
2221 static SOC_ENUM_SINGLE_DECL(
2222         rt5677_pdm2_r_enum, RT5677_PDM_OUT_CTRL,
2223         RT5677_SEL_PDM2_R_SFT, rt5677_pdm_src);
2224
2225 static const struct snd_kcontrol_new rt5677_pdm2_r_mux =
2226         SOC_DAPM_ENUM("PDM2 Source", rt5677_pdm2_r_enum);
2227
2228 /* TDM IF1/2 SLB ADC1 Data Selection */ /* MX-3C MX-41 [5:4] MX-08 [1:0] */
2229 static const char * const rt5677_if12_adc1_src[] = {
2230         "STO1 ADC MIX", "OB01", "VAD ADC"
2231 };
2232
2233 static SOC_ENUM_SINGLE_DECL(
2234         rt5677_if1_adc1_enum, RT5677_TDM1_CTRL2,
2235         RT5677_IF1_ADC1_SFT, rt5677_if12_adc1_src);
2236
2237 static const struct snd_kcontrol_new rt5677_if1_adc1_mux =
2238         SOC_DAPM_ENUM("IF1 ADC1 Source", rt5677_if1_adc1_enum);
2239
2240 static SOC_ENUM_SINGLE_DECL(
2241         rt5677_if2_adc1_enum, RT5677_TDM2_CTRL2,
2242         RT5677_IF2_ADC1_SFT, rt5677_if12_adc1_src);
2243
2244 static const struct snd_kcontrol_new rt5677_if2_adc1_mux =
2245         SOC_DAPM_ENUM("IF2 ADC1 Source", rt5677_if2_adc1_enum);
2246
2247 static SOC_ENUM_SINGLE_DECL(
2248         rt5677_slb_adc1_enum, RT5677_SLIMBUS_RX,
2249         RT5677_SLB_ADC1_SFT, rt5677_if12_adc1_src);
2250
2251 static const struct snd_kcontrol_new rt5677_slb_adc1_mux =
2252         SOC_DAPM_ENUM("SLB ADC1 Source", rt5677_slb_adc1_enum);
2253
2254 /* TDM IF1/2 SLB ADC2 Data Selection */ /* MX-3C MX-41 [7:6] MX-08 [3:2] */
2255 static const char * const rt5677_if12_adc2_src[] = {
2256         "STO2 ADC MIX", "OB23"
2257 };
2258
2259 static SOC_ENUM_SINGLE_DECL(
2260         rt5677_if1_adc2_enum, RT5677_TDM1_CTRL2,
2261         RT5677_IF1_ADC2_SFT, rt5677_if12_adc2_src);
2262
2263 static const struct snd_kcontrol_new rt5677_if1_adc2_mux =
2264         SOC_DAPM_ENUM("IF1 ADC2 Source", rt5677_if1_adc2_enum);
2265
2266 static SOC_ENUM_SINGLE_DECL(
2267         rt5677_if2_adc2_enum, RT5677_TDM2_CTRL2,
2268         RT5677_IF2_ADC2_SFT, rt5677_if12_adc2_src);
2269
2270 static const struct snd_kcontrol_new rt5677_if2_adc2_mux =
2271         SOC_DAPM_ENUM("IF2 ADC2 Source", rt5677_if2_adc2_enum);
2272
2273 static SOC_ENUM_SINGLE_DECL(
2274         rt5677_slb_adc2_enum, RT5677_SLIMBUS_RX,
2275         RT5677_SLB_ADC2_SFT, rt5677_if12_adc2_src);
2276
2277 static const struct snd_kcontrol_new rt5677_slb_adc2_mux =
2278         SOC_DAPM_ENUM("SLB ADC2 Source", rt5677_slb_adc2_enum);
2279
2280 /* TDM IF1/2 SLB ADC3 Data Selection */ /* MX-3C MX-41 [9:8] MX-08 [5:4] */
2281 static const char * const rt5677_if12_adc3_src[] = {
2282         "STO3 ADC MIX", "MONO ADC MIX", "OB45"
2283 };
2284
2285 static SOC_ENUM_SINGLE_DECL(
2286         rt5677_if1_adc3_enum, RT5677_TDM1_CTRL2,
2287         RT5677_IF1_ADC3_SFT, rt5677_if12_adc3_src);
2288
2289 static const struct snd_kcontrol_new rt5677_if1_adc3_mux =
2290         SOC_DAPM_ENUM("IF1 ADC3 Source", rt5677_if1_adc3_enum);
2291
2292 static SOC_ENUM_SINGLE_DECL(
2293         rt5677_if2_adc3_enum, RT5677_TDM2_CTRL2,
2294         RT5677_IF2_ADC3_SFT, rt5677_if12_adc3_src);
2295
2296 static const struct snd_kcontrol_new rt5677_if2_adc3_mux =
2297         SOC_DAPM_ENUM("IF2 ADC3 Source", rt5677_if2_adc3_enum);
2298
2299 static SOC_ENUM_SINGLE_DECL(
2300         rt5677_slb_adc3_enum, RT5677_SLIMBUS_RX,
2301         RT5677_SLB_ADC3_SFT, rt5677_if12_adc3_src);
2302
2303 static const struct snd_kcontrol_new rt5677_slb_adc3_mux =
2304         SOC_DAPM_ENUM("SLB ADC3 Source", rt5677_slb_adc3_enum);
2305
2306 /* TDM IF1/2 SLB ADC4 Data Selection */ /* MX-3C MX-41 [11:10] MX-08 [7:6] */
2307 static const char * const rt5677_if12_adc4_src[] = {
2308         "STO4 ADC MIX", "OB67", "OB01"
2309 };
2310
2311 static SOC_ENUM_SINGLE_DECL(
2312         rt5677_if1_adc4_enum, RT5677_TDM1_CTRL2,
2313         RT5677_IF1_ADC4_SFT, rt5677_if12_adc4_src);
2314
2315 static const struct snd_kcontrol_new rt5677_if1_adc4_mux =
2316         SOC_DAPM_ENUM("IF1 ADC4 Source", rt5677_if1_adc4_enum);
2317
2318 static SOC_ENUM_SINGLE_DECL(
2319         rt5677_if2_adc4_enum, RT5677_TDM2_CTRL2,
2320         RT5677_IF2_ADC4_SFT, rt5677_if12_adc4_src);
2321
2322 static const struct snd_kcontrol_new rt5677_if2_adc4_mux =
2323         SOC_DAPM_ENUM("IF2 ADC4 Source", rt5677_if2_adc4_enum);
2324
2325 static SOC_ENUM_SINGLE_DECL(
2326         rt5677_slb_adc4_enum, RT5677_SLIMBUS_RX,
2327         RT5677_SLB_ADC4_SFT, rt5677_if12_adc4_src);
2328
2329 static const struct snd_kcontrol_new rt5677_slb_adc4_mux =
2330         SOC_DAPM_ENUM("SLB ADC4 Source", rt5677_slb_adc4_enum);
2331
2332 /* Interface3/4 ADC Data Input */ /* MX-2F [3:0] MX-30 [7:4] */
2333 static const char * const rt5677_if34_adc_src[] = {
2334         "STO1 ADC MIX", "STO2 ADC MIX", "STO3 ADC MIX", "STO4 ADC MIX",
2335         "MONO ADC MIX", "OB01", "OB23", "VAD ADC"
2336 };
2337
2338 static SOC_ENUM_SINGLE_DECL(
2339         rt5677_if3_adc_enum, RT5677_IF3_DATA,
2340         RT5677_IF3_ADC_IN_SFT, rt5677_if34_adc_src);
2341
2342 static const struct snd_kcontrol_new rt5677_if3_adc_mux =
2343         SOC_DAPM_ENUM("IF3 ADC Source", rt5677_if3_adc_enum);
2344
2345 static SOC_ENUM_SINGLE_DECL(
2346         rt5677_if4_adc_enum, RT5677_IF4_DATA,
2347         RT5677_IF4_ADC_IN_SFT, rt5677_if34_adc_src);
2348
2349 static const struct snd_kcontrol_new rt5677_if4_adc_mux =
2350         SOC_DAPM_ENUM("IF4 ADC Source", rt5677_if4_adc_enum);
2351
2352 /* TDM IF1/2 ADC Data Selection */ /* MX-3B MX-40 [7:6][5:4][3:2][1:0] */
2353 static const char * const rt5677_if12_adc_swap_src[] = {
2354         "L/R", "R/L", "L/L", "R/R"
2355 };
2356
2357 static SOC_ENUM_SINGLE_DECL(
2358         rt5677_if1_adc1_swap_enum, RT5677_TDM1_CTRL1,
2359         RT5677_IF1_ADC1_SWAP_SFT, rt5677_if12_adc_swap_src);
2360
2361 static const struct snd_kcontrol_new rt5677_if1_adc1_swap_mux =
2362         SOC_DAPM_ENUM("IF1 ADC1 Swap Source", rt5677_if1_adc1_swap_enum);
2363
2364 static SOC_ENUM_SINGLE_DECL(
2365         rt5677_if1_adc2_swap_enum, RT5677_TDM1_CTRL1,
2366         RT5677_IF1_ADC2_SWAP_SFT, rt5677_if12_adc_swap_src);
2367
2368 static const struct snd_kcontrol_new rt5677_if1_adc2_swap_mux =
2369         SOC_DAPM_ENUM("IF1 ADC2 Swap Source", rt5677_if1_adc2_swap_enum);
2370
2371 static SOC_ENUM_SINGLE_DECL(
2372         rt5677_if1_adc3_swap_enum, RT5677_TDM1_CTRL1,
2373         RT5677_IF1_ADC3_SWAP_SFT, rt5677_if12_adc_swap_src);
2374
2375 static const struct snd_kcontrol_new rt5677_if1_adc3_swap_mux =
2376         SOC_DAPM_ENUM("IF1 ADC3 Swap Source", rt5677_if1_adc3_swap_enum);
2377
2378 static SOC_ENUM_SINGLE_DECL(
2379         rt5677_if1_adc4_swap_enum, RT5677_TDM1_CTRL1,
2380         RT5677_IF1_ADC4_SWAP_SFT, rt5677_if12_adc_swap_src);
2381
2382 static const struct snd_kcontrol_new rt5677_if1_adc4_swap_mux =
2383         SOC_DAPM_ENUM("IF1 ADC4 Swap Source", rt5677_if1_adc4_swap_enum);
2384
2385 static SOC_ENUM_SINGLE_DECL(
2386         rt5677_if2_adc1_swap_enum, RT5677_TDM2_CTRL1,
2387         RT5677_IF1_ADC2_SWAP_SFT, rt5677_if12_adc_swap_src);
2388
2389 static const struct snd_kcontrol_new rt5677_if2_adc1_swap_mux =
2390         SOC_DAPM_ENUM("IF1 ADC2 Swap Source", rt5677_if2_adc1_swap_enum);
2391
2392 static SOC_ENUM_SINGLE_DECL(
2393         rt5677_if2_adc2_swap_enum, RT5677_TDM2_CTRL1,
2394         RT5677_IF2_ADC2_SWAP_SFT, rt5677_if12_adc_swap_src);
2395
2396 static const struct snd_kcontrol_new rt5677_if2_adc2_swap_mux =
2397         SOC_DAPM_ENUM("IF2 ADC2 Swap Source", rt5677_if2_adc2_swap_enum);
2398
2399 static SOC_ENUM_SINGLE_DECL(
2400         rt5677_if2_adc3_swap_enum, RT5677_TDM2_CTRL1,
2401         RT5677_IF2_ADC3_SWAP_SFT, rt5677_if12_adc_swap_src);
2402
2403 static const struct snd_kcontrol_new rt5677_if2_adc3_swap_mux =
2404         SOC_DAPM_ENUM("IF2 ADC3 Swap Source", rt5677_if2_adc3_swap_enum);
2405
2406 static SOC_ENUM_SINGLE_DECL(
2407         rt5677_if2_adc4_swap_enum, RT5677_TDM2_CTRL1,
2408         RT5677_IF2_ADC4_SWAP_SFT, rt5677_if12_adc_swap_src);
2409
2410 static const struct snd_kcontrol_new rt5677_if2_adc4_swap_mux =
2411         SOC_DAPM_ENUM("IF2 ADC4 Swap Source", rt5677_if2_adc4_swap_enum);
2412
2413 /* TDM IF1 ADC Data Selection */ /* MX-3C [2:0] */
2414 static const char * const rt5677_if1_adc_tdm_swap_src[] = {
2415         "1/2/3/4", "2/1/3/4", "2/3/1/4", "4/1/2/3", "1/3/2/4", "1/4/2/3",
2416         "3/1/2/4", "3/4/1/2"
2417 };
2418
2419 static SOC_ENUM_SINGLE_DECL(
2420         rt5677_if1_adc_tdm_swap_enum, RT5677_TDM1_CTRL2,
2421         RT5677_IF1_ADC_CTRL_SFT, rt5677_if1_adc_tdm_swap_src);
2422
2423 static const struct snd_kcontrol_new rt5677_if1_adc_tdm_swap_mux =
2424         SOC_DAPM_ENUM("IF1 ADC TDM Swap Source", rt5677_if1_adc_tdm_swap_enum);
2425
2426 /* TDM IF2 ADC Data Selection */ /* MX-41[2:0] */
2427 static const char * const rt5677_if2_adc_tdm_swap_src[] = {
2428         "1/2/3/4", "2/1/3/4", "3/1/2/4", "4/1/2/3", "1/3/2/4", "1/4/2/3",
2429         "2/3/1/4", "3/4/1/2"
2430 };
2431
2432 static SOC_ENUM_SINGLE_DECL(
2433         rt5677_if2_adc_tdm_swap_enum, RT5677_TDM2_CTRL2,
2434         RT5677_IF2_ADC_CTRL_SFT, rt5677_if2_adc_tdm_swap_src);
2435
2436 static const struct snd_kcontrol_new rt5677_if2_adc_tdm_swap_mux =
2437         SOC_DAPM_ENUM("IF2 ADC TDM Swap Source", rt5677_if2_adc_tdm_swap_enum);
2438
2439 /* TDM IF1/2 DAC Data Selection */ /* MX-3E[14:12][10:8][6:4][2:0]
2440                                         MX-3F[14:12][10:8][6:4][2:0]
2441                                         MX-43[14:12][10:8][6:4][2:0]
2442                                         MX-44[14:12][10:8][6:4][2:0] */
2443 static const char * const rt5677_if12_dac_tdm_sel_src[] = {
2444         "Slot0", "Slot1", "Slot2", "Slot3", "Slot4", "Slot5", "Slot6", "Slot7"
2445 };
2446
2447 static SOC_ENUM_SINGLE_DECL(
2448         rt5677_if1_dac0_tdm_sel_enum, RT5677_TDM1_CTRL4,
2449         RT5677_IF1_DAC0_SFT, rt5677_if12_dac_tdm_sel_src);
2450
2451 static const struct snd_kcontrol_new rt5677_if1_dac0_tdm_sel_mux =
2452         SOC_DAPM_ENUM("IF1 DAC0 TDM Source", rt5677_if1_dac0_tdm_sel_enum);
2453
2454 static SOC_ENUM_SINGLE_DECL(
2455         rt5677_if1_dac1_tdm_sel_enum, RT5677_TDM1_CTRL4,
2456         RT5677_IF1_DAC1_SFT, rt5677_if12_dac_tdm_sel_src);
2457
2458 static const struct snd_kcontrol_new rt5677_if1_dac1_tdm_sel_mux =
2459         SOC_DAPM_ENUM("IF1 DAC1 TDM Source", rt5677_if1_dac1_tdm_sel_enum);
2460
2461 static SOC_ENUM_SINGLE_DECL(
2462         rt5677_if1_dac2_tdm_sel_enum, RT5677_TDM1_CTRL4,
2463         RT5677_IF1_DAC2_SFT, rt5677_if12_dac_tdm_sel_src);
2464
2465 static const struct snd_kcontrol_new rt5677_if1_dac2_tdm_sel_mux =
2466         SOC_DAPM_ENUM("IF1 DAC2 TDM Source", rt5677_if1_dac2_tdm_sel_enum);
2467
2468 static SOC_ENUM_SINGLE_DECL(
2469         rt5677_if1_dac3_tdm_sel_enum, RT5677_TDM1_CTRL4,
2470         RT5677_IF1_DAC3_SFT, rt5677_if12_dac_tdm_sel_src);
2471
2472 static const struct snd_kcontrol_new rt5677_if1_dac3_tdm_sel_mux =
2473         SOC_DAPM_ENUM("IF1 DAC3 TDM Source", rt5677_if1_dac3_tdm_sel_enum);
2474
2475 static SOC_ENUM_SINGLE_DECL(
2476         rt5677_if1_dac4_tdm_sel_enum, RT5677_TDM1_CTRL5,
2477         RT5677_IF1_DAC4_SFT, rt5677_if12_dac_tdm_sel_src);
2478
2479 static const struct snd_kcontrol_new rt5677_if1_dac4_tdm_sel_mux =
2480         SOC_DAPM_ENUM("IF1 DAC4 TDM Source", rt5677_if1_dac4_tdm_sel_enum);
2481
2482 static SOC_ENUM_SINGLE_DECL(
2483         rt5677_if1_dac5_tdm_sel_enum, RT5677_TDM1_CTRL5,
2484         RT5677_IF1_DAC5_SFT, rt5677_if12_dac_tdm_sel_src);
2485
2486 static const struct snd_kcontrol_new rt5677_if1_dac5_tdm_sel_mux =
2487         SOC_DAPM_ENUM("IF1 DAC5 TDM Source", rt5677_if1_dac5_tdm_sel_enum);
2488
2489 static SOC_ENUM_SINGLE_DECL(
2490         rt5677_if1_dac6_tdm_sel_enum, RT5677_TDM1_CTRL5,
2491         RT5677_IF1_DAC6_SFT, rt5677_if12_dac_tdm_sel_src);
2492
2493 static const struct snd_kcontrol_new rt5677_if1_dac6_tdm_sel_mux =
2494         SOC_DAPM_ENUM("IF1 DAC6 TDM Source", rt5677_if1_dac6_tdm_sel_enum);
2495
2496 static SOC_ENUM_SINGLE_DECL(
2497         rt5677_if1_dac7_tdm_sel_enum, RT5677_TDM1_CTRL5,
2498         RT5677_IF1_DAC7_SFT, rt5677_if12_dac_tdm_sel_src);
2499
2500 static const struct snd_kcontrol_new rt5677_if1_dac7_tdm_sel_mux =
2501         SOC_DAPM_ENUM("IF1 DAC7 TDM Source", rt5677_if1_dac7_tdm_sel_enum);
2502
2503 static SOC_ENUM_SINGLE_DECL(
2504         rt5677_if2_dac0_tdm_sel_enum, RT5677_TDM2_CTRL4,
2505         RT5677_IF2_DAC0_SFT, rt5677_if12_dac_tdm_sel_src);
2506
2507 static const struct snd_kcontrol_new rt5677_if2_dac0_tdm_sel_mux =
2508         SOC_DAPM_ENUM("IF2 DAC0 TDM Source", rt5677_if2_dac0_tdm_sel_enum);
2509
2510 static SOC_ENUM_SINGLE_DECL(
2511         rt5677_if2_dac1_tdm_sel_enum, RT5677_TDM2_CTRL4,
2512         RT5677_IF2_DAC1_SFT, rt5677_if12_dac_tdm_sel_src);
2513
2514 static const struct snd_kcontrol_new rt5677_if2_dac1_tdm_sel_mux =
2515         SOC_DAPM_ENUM("IF2 DAC1 TDM Source", rt5677_if2_dac1_tdm_sel_enum);
2516
2517 static SOC_ENUM_SINGLE_DECL(
2518         rt5677_if2_dac2_tdm_sel_enum, RT5677_TDM2_CTRL4,
2519         RT5677_IF2_DAC2_SFT, rt5677_if12_dac_tdm_sel_src);
2520
2521 static const struct snd_kcontrol_new rt5677_if2_dac2_tdm_sel_mux =
2522         SOC_DAPM_ENUM("IF2 DAC2 TDM Source", rt5677_if2_dac2_tdm_sel_enum);
2523
2524 static SOC_ENUM_SINGLE_DECL(
2525         rt5677_if2_dac3_tdm_sel_enum, RT5677_TDM2_CTRL4,
2526         RT5677_IF2_DAC3_SFT, rt5677_if12_dac_tdm_sel_src);
2527
2528 static const struct snd_kcontrol_new rt5677_if2_dac3_tdm_sel_mux =
2529         SOC_DAPM_ENUM("IF2 DAC3 TDM Source", rt5677_if2_dac3_tdm_sel_enum);
2530
2531 static SOC_ENUM_SINGLE_DECL(
2532         rt5677_if2_dac4_tdm_sel_enum, RT5677_TDM2_CTRL5,
2533         RT5677_IF2_DAC4_SFT, rt5677_if12_dac_tdm_sel_src);
2534
2535 static const struct snd_kcontrol_new rt5677_if2_dac4_tdm_sel_mux =
2536         SOC_DAPM_ENUM("IF2 DAC4 TDM Source", rt5677_if2_dac4_tdm_sel_enum);
2537
2538 static SOC_ENUM_SINGLE_DECL(
2539         rt5677_if2_dac5_tdm_sel_enum, RT5677_TDM2_CTRL5,
2540         RT5677_IF2_DAC5_SFT, rt5677_if12_dac_tdm_sel_src);
2541
2542 static const struct snd_kcontrol_new rt5677_if2_dac5_tdm_sel_mux =
2543         SOC_DAPM_ENUM("IF2 DAC5 TDM Source", rt5677_if2_dac5_tdm_sel_enum);
2544
2545 static SOC_ENUM_SINGLE_DECL(
2546         rt5677_if2_dac6_tdm_sel_enum, RT5677_TDM2_CTRL5,
2547         RT5677_IF2_DAC6_SFT, rt5677_if12_dac_tdm_sel_src);
2548
2549 static const struct snd_kcontrol_new rt5677_if2_dac6_tdm_sel_mux =
2550         SOC_DAPM_ENUM("IF2 DAC6 TDM Source", rt5677_if2_dac6_tdm_sel_enum);
2551
2552 static SOC_ENUM_SINGLE_DECL(
2553         rt5677_if2_dac7_tdm_sel_enum, RT5677_TDM2_CTRL5,
2554         RT5677_IF2_DAC7_SFT, rt5677_if12_dac_tdm_sel_src);
2555
2556 static const struct snd_kcontrol_new rt5677_if2_dac7_tdm_sel_mux =
2557         SOC_DAPM_ENUM("IF2 DAC7 TDM Source", rt5677_if2_dac7_tdm_sel_enum);
2558
2559 static int rt5677_bst1_event(struct snd_soc_dapm_widget *w,
2560         struct snd_kcontrol *kcontrol, int event)
2561 {
2562         struct snd_soc_component *component = snd_soc_dapm_to_component(w->dapm);
2563         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
2564
2565         switch (event) {
2566         case SND_SOC_DAPM_POST_PMU:
2567                 regmap_update_bits(rt5677->regmap, RT5677_PWR_ANLG2,
2568                         RT5677_PWR_BST1_P, RT5677_PWR_BST1_P);
2569                 break;
2570
2571         case SND_SOC_DAPM_PRE_PMD:
2572                 regmap_update_bits(rt5677->regmap, RT5677_PWR_ANLG2,
2573                         RT5677_PWR_BST1_P, 0);
2574                 break;
2575
2576         default:
2577                 return 0;
2578         }
2579
2580         return 0;
2581 }
2582
2583 static int rt5677_bst2_event(struct snd_soc_dapm_widget *w,
2584         struct snd_kcontrol *kcontrol, int event)
2585 {
2586         struct snd_soc_component *component = snd_soc_dapm_to_component(w->dapm);
2587         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
2588
2589         switch (event) {
2590         case SND_SOC_DAPM_POST_PMU:
2591                 regmap_update_bits(rt5677->regmap, RT5677_PWR_ANLG2,
2592                         RT5677_PWR_BST2_P, RT5677_PWR_BST2_P);
2593                 break;
2594
2595         case SND_SOC_DAPM_PRE_PMD:
2596                 regmap_update_bits(rt5677->regmap, RT5677_PWR_ANLG2,
2597                         RT5677_PWR_BST2_P, 0);
2598                 break;
2599
2600         default:
2601                 return 0;
2602         }
2603
2604         return 0;
2605 }
2606
2607 static int rt5677_set_pll1_event(struct snd_soc_dapm_widget *w,
2608         struct snd_kcontrol *kcontrol, int event)
2609 {
2610         struct snd_soc_component *component = snd_soc_dapm_to_component(w->dapm);
2611         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
2612
2613         switch (event) {
2614         case SND_SOC_DAPM_PRE_PMU:
2615                 regmap_update_bits(rt5677->regmap, RT5677_PLL1_CTRL2, 0x2, 0x2);
2616                 break;
2617
2618         case SND_SOC_DAPM_POST_PMU:
2619                 regmap_update_bits(rt5677->regmap, RT5677_PLL1_CTRL2, 0x2, 0x0);
2620                 break;
2621
2622         default:
2623                 return 0;
2624         }
2625
2626         return 0;
2627 }
2628
2629 static int rt5677_set_pll2_event(struct snd_soc_dapm_widget *w,
2630         struct snd_kcontrol *kcontrol, int event)
2631 {
2632         struct snd_soc_component *component = snd_soc_dapm_to_component(w->dapm);
2633         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
2634
2635         switch (event) {
2636         case SND_SOC_DAPM_PRE_PMU:
2637                 regmap_update_bits(rt5677->regmap, RT5677_PLL2_CTRL2, 0x2, 0x2);
2638                 break;
2639
2640         case SND_SOC_DAPM_POST_PMU:
2641                 regmap_update_bits(rt5677->regmap, RT5677_PLL2_CTRL2, 0x2, 0x0);
2642                 break;
2643
2644         default:
2645                 return 0;
2646         }
2647
2648         return 0;
2649 }
2650
2651 static int rt5677_set_micbias1_event(struct snd_soc_dapm_widget *w,
2652         struct snd_kcontrol *kcontrol, int event)
2653 {
2654         struct snd_soc_component *component = snd_soc_dapm_to_component(w->dapm);
2655         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
2656
2657         switch (event) {
2658         case SND_SOC_DAPM_POST_PMU:
2659                 regmap_update_bits(rt5677->regmap, RT5677_PWR_ANLG2,
2660                         RT5677_PWR_CLK_MB1 | RT5677_PWR_PP_MB1 |
2661                         RT5677_PWR_CLK_MB, RT5677_PWR_CLK_MB1 |
2662                         RT5677_PWR_PP_MB1 | RT5677_PWR_CLK_MB);
2663                 break;
2664
2665         case SND_SOC_DAPM_PRE_PMD:
2666                 regmap_update_bits(rt5677->regmap, RT5677_PWR_ANLG2,
2667                         RT5677_PWR_CLK_MB1 | RT5677_PWR_PP_MB1 |
2668                         RT5677_PWR_CLK_MB, 0);
2669                 break;
2670
2671         default:
2672                 return 0;
2673         }
2674
2675         return 0;
2676 }
2677
2678 static int rt5677_if1_adc_tdm_event(struct snd_soc_dapm_widget *w,
2679         struct snd_kcontrol *kcontrol, int event)
2680 {
2681         struct snd_soc_component *component = snd_soc_dapm_to_component(w->dapm);
2682         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
2683         unsigned int value;
2684
2685         switch (event) {
2686         case SND_SOC_DAPM_PRE_PMU:
2687                 regmap_read(rt5677->regmap, RT5677_TDM1_CTRL2, &value);
2688                 if (value & RT5677_IF1_ADC_CTRL_MASK)
2689                         regmap_update_bits(rt5677->regmap, RT5677_TDM1_CTRL1,
2690                                 RT5677_IF1_ADC_MODE_MASK,
2691                                 RT5677_IF1_ADC_MODE_TDM);
2692                 break;
2693
2694         default:
2695                 return 0;
2696         }
2697
2698         return 0;
2699 }
2700
2701 static int rt5677_if2_adc_tdm_event(struct snd_soc_dapm_widget *w,
2702         struct snd_kcontrol *kcontrol, int event)
2703 {
2704         struct snd_soc_component *component = snd_soc_dapm_to_component(w->dapm);
2705         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
2706         unsigned int value;
2707
2708         switch (event) {
2709         case SND_SOC_DAPM_PRE_PMU:
2710                 regmap_read(rt5677->regmap, RT5677_TDM2_CTRL2, &value);
2711                 if (value & RT5677_IF2_ADC_CTRL_MASK)
2712                         regmap_update_bits(rt5677->regmap, RT5677_TDM2_CTRL1,
2713                                 RT5677_IF2_ADC_MODE_MASK,
2714                                 RT5677_IF2_ADC_MODE_TDM);
2715                 break;
2716
2717         default:
2718                 return 0;
2719         }
2720
2721         return 0;
2722 }
2723
2724 static int rt5677_vref_event(struct snd_soc_dapm_widget *w,
2725         struct snd_kcontrol *kcontrol, int event)
2726 {
2727         struct snd_soc_component *component = snd_soc_dapm_to_component(w->dapm);
2728         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
2729
2730         switch (event) {
2731         case SND_SOC_DAPM_POST_PMU:
2732                 if (snd_soc_component_get_bias_level(component) != SND_SOC_BIAS_ON &&
2733                         !rt5677->is_vref_slow) {
2734                         mdelay(20);
2735                         regmap_update_bits(rt5677->regmap, RT5677_PWR_ANLG1,
2736                                 RT5677_PWR_FV1 | RT5677_PWR_FV2,
2737                                 RT5677_PWR_FV1 | RT5677_PWR_FV2);
2738                         rt5677->is_vref_slow = true;
2739                 }
2740                 break;
2741
2742         default:
2743                 return 0;
2744         }
2745
2746         return 0;
2747 }
2748
2749 static int rt5677_filter_power_event(struct snd_soc_dapm_widget *w,
2750         struct snd_kcontrol *kcontrol, int event)
2751 {
2752         switch (event) {
2753         case SND_SOC_DAPM_POST_PMU:
2754                 msleep(50);
2755                 break;
2756
2757         default:
2758                 return 0;
2759         }
2760
2761         return 0;
2762 }
2763
2764 static const struct snd_soc_dapm_widget rt5677_dapm_widgets[] = {
2765         SND_SOC_DAPM_SUPPLY("PLL1", RT5677_PWR_ANLG2, RT5677_PWR_PLL1_BIT,
2766                 0, rt5677_set_pll1_event, SND_SOC_DAPM_PRE_PMU |
2767                 SND_SOC_DAPM_POST_PMU),
2768         SND_SOC_DAPM_SUPPLY("PLL2", RT5677_PWR_ANLG2, RT5677_PWR_PLL2_BIT,
2769                 0, rt5677_set_pll2_event, SND_SOC_DAPM_PRE_PMU |
2770                 SND_SOC_DAPM_POST_PMU),
2771
2772         /* ASRC */
2773         SND_SOC_DAPM_SUPPLY_S("I2S1 ASRC", 1, RT5677_ASRC_1, 0, 0, NULL, 0),
2774         SND_SOC_DAPM_SUPPLY_S("I2S2 ASRC", 1, RT5677_ASRC_1, 1, 0, NULL, 0),
2775         SND_SOC_DAPM_SUPPLY_S("I2S3 ASRC", 1, RT5677_ASRC_1, 2, 0, NULL, 0),
2776         SND_SOC_DAPM_SUPPLY_S("I2S4 ASRC", 1, RT5677_ASRC_1, 3, 0, NULL, 0),
2777         SND_SOC_DAPM_SUPPLY_S("DAC STO ASRC", 1, RT5677_ASRC_2, 14, 0,
2778                 rt5677_filter_power_event, SND_SOC_DAPM_POST_PMU),
2779         SND_SOC_DAPM_SUPPLY_S("DAC MONO2 L ASRC", 1, RT5677_ASRC_2, 13, 0, NULL,
2780                 0),
2781         SND_SOC_DAPM_SUPPLY_S("DAC MONO2 R ASRC", 1, RT5677_ASRC_2, 12, 0, NULL,
2782                 0),
2783         SND_SOC_DAPM_SUPPLY_S("DAC MONO3 L ASRC", 1, RT5677_ASRC_1, 15, 0, NULL,
2784                 0),
2785         SND_SOC_DAPM_SUPPLY_S("DAC MONO3 R ASRC", 1, RT5677_ASRC_1, 14, 0, NULL,
2786                 0),
2787         SND_SOC_DAPM_SUPPLY_S("DAC MONO4 L ASRC", 1, RT5677_ASRC_1, 13, 0, NULL,
2788                 0),
2789         SND_SOC_DAPM_SUPPLY_S("DAC MONO4 R ASRC", 1, RT5677_ASRC_1, 12, 0, NULL,
2790                 0),
2791         SND_SOC_DAPM_SUPPLY_S("DMIC STO1 ASRC", 1, RT5677_ASRC_2, 11, 0, NULL,
2792                 0),
2793         SND_SOC_DAPM_SUPPLY_S("DMIC STO2 ASRC", 1, RT5677_ASRC_2, 10, 0, NULL,
2794                 0),
2795         SND_SOC_DAPM_SUPPLY_S("DMIC STO3 ASRC", 1, RT5677_ASRC_2, 9, 0, NULL,
2796                 0),
2797         SND_SOC_DAPM_SUPPLY_S("DMIC STO4 ASRC", 1, RT5677_ASRC_2, 8, 0, NULL,
2798                 0),
2799         SND_SOC_DAPM_SUPPLY_S("DMIC MONO L ASRC", 1, RT5677_ASRC_2, 7, 0, NULL,
2800                 0),
2801         SND_SOC_DAPM_SUPPLY_S("DMIC MONO R ASRC", 1, RT5677_ASRC_2, 6, 0, NULL,
2802                 0),
2803         SND_SOC_DAPM_SUPPLY_S("ADC STO1 ASRC", 1, RT5677_ASRC_2, 5, 0, NULL, 0),
2804         SND_SOC_DAPM_SUPPLY_S("ADC STO2 ASRC", 1, RT5677_ASRC_2, 4, 0, NULL, 0),
2805         SND_SOC_DAPM_SUPPLY_S("ADC STO3 ASRC", 1, RT5677_ASRC_2, 3, 0, NULL, 0),
2806         SND_SOC_DAPM_SUPPLY_S("ADC STO4 ASRC", 1, RT5677_ASRC_2, 2, 0, NULL, 0),
2807         SND_SOC_DAPM_SUPPLY_S("ADC MONO L ASRC", 1, RT5677_ASRC_2, 1, 0, NULL,
2808                 0),
2809         SND_SOC_DAPM_SUPPLY_S("ADC MONO R ASRC", 1, RT5677_ASRC_2, 0, 0, NULL,
2810                 0),
2811
2812         /* Input Side */
2813         /* micbias */
2814         SND_SOC_DAPM_SUPPLY("MICBIAS1", RT5677_PWR_ANLG2, RT5677_PWR_MB1_BIT,
2815                 0, rt5677_set_micbias1_event, SND_SOC_DAPM_PRE_PMD |
2816                 SND_SOC_DAPM_POST_PMU),
2817
2818         /* Input Lines */
2819         SND_SOC_DAPM_INPUT("DMIC L1"),
2820         SND_SOC_DAPM_INPUT("DMIC R1"),
2821         SND_SOC_DAPM_INPUT("DMIC L2"),
2822         SND_SOC_DAPM_INPUT("DMIC R2"),
2823         SND_SOC_DAPM_INPUT("DMIC L3"),
2824         SND_SOC_DAPM_INPUT("DMIC R3"),
2825         SND_SOC_DAPM_INPUT("DMIC L4"),
2826         SND_SOC_DAPM_INPUT("DMIC R4"),
2827
2828         SND_SOC_DAPM_INPUT("IN1P"),
2829         SND_SOC_DAPM_INPUT("IN1N"),
2830         SND_SOC_DAPM_INPUT("IN2P"),
2831         SND_SOC_DAPM_INPUT("IN2N"),
2832
2833         SND_SOC_DAPM_INPUT("Haptic Generator"),
2834
2835         SND_SOC_DAPM_PGA("DMIC1", SND_SOC_NOPM, 0, 0, NULL, 0),
2836         SND_SOC_DAPM_PGA("DMIC2", SND_SOC_NOPM, 0, 0, NULL, 0),
2837         SND_SOC_DAPM_PGA("DMIC3", SND_SOC_NOPM, 0, 0, NULL, 0),
2838         SND_SOC_DAPM_PGA("DMIC4", SND_SOC_NOPM, 0, 0, NULL, 0),
2839
2840         SND_SOC_DAPM_SUPPLY("DMIC1 power", RT5677_DMIC_CTRL1,
2841                 RT5677_DMIC_1_EN_SFT, 0, NULL, 0),
2842         SND_SOC_DAPM_SUPPLY("DMIC2 power", RT5677_DMIC_CTRL1,
2843                 RT5677_DMIC_2_EN_SFT, 0, NULL, 0),
2844         SND_SOC_DAPM_SUPPLY("DMIC3 power", RT5677_DMIC_CTRL1,
2845                 RT5677_DMIC_3_EN_SFT, 0, NULL, 0),
2846         SND_SOC_DAPM_SUPPLY("DMIC4 power", RT5677_DMIC_CTRL2,
2847                 RT5677_DMIC_4_EN_SFT, 0, NULL, 0),
2848
2849         SND_SOC_DAPM_SUPPLY("DMIC CLK", SND_SOC_NOPM, 0, 0,
2850                 set_dmic_clk, SND_SOC_DAPM_PRE_PMU),
2851
2852         /* Boost */
2853         SND_SOC_DAPM_PGA_E("BST1", RT5677_PWR_ANLG2,
2854                 RT5677_PWR_BST1_BIT, 0, NULL, 0, rt5677_bst1_event,
2855                 SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2856         SND_SOC_DAPM_PGA_E("BST2", RT5677_PWR_ANLG2,
2857                 RT5677_PWR_BST2_BIT, 0, NULL, 0, rt5677_bst2_event,
2858                 SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2859
2860         /* ADCs */
2861         SND_SOC_DAPM_ADC("ADC 1", NULL, SND_SOC_NOPM,
2862                 0, 0),
2863         SND_SOC_DAPM_ADC("ADC 2", NULL, SND_SOC_NOPM,
2864                 0, 0),
2865         SND_SOC_DAPM_PGA("ADC 1_2", SND_SOC_NOPM, 0, 0, NULL, 0),
2866
2867         SND_SOC_DAPM_SUPPLY("ADC 1 power", RT5677_PWR_DIG1,
2868                 RT5677_PWR_ADC_L_BIT, 0, NULL, 0),
2869         SND_SOC_DAPM_SUPPLY("ADC 2 power", RT5677_PWR_DIG1,
2870                 RT5677_PWR_ADC_R_BIT, 0, NULL, 0),
2871         SND_SOC_DAPM_SUPPLY("ADC1 clock", RT5677_PWR_DIG1,
2872                 RT5677_PWR_ADCFED1_BIT, 0, NULL, 0),
2873         SND_SOC_DAPM_SUPPLY("ADC2 clock", RT5677_PWR_DIG1,
2874                 RT5677_PWR_ADCFED2_BIT, 0, NULL, 0),
2875
2876         /* ADC Mux */
2877         SND_SOC_DAPM_MUX("Stereo1 DMIC Mux", SND_SOC_NOPM, 0, 0,
2878                                 &rt5677_sto1_dmic_mux),
2879         SND_SOC_DAPM_MUX("Stereo1 ADC1 Mux", SND_SOC_NOPM, 0, 0,
2880                                 &rt5677_sto1_adc1_mux),
2881         SND_SOC_DAPM_MUX("Stereo1 ADC2 Mux", SND_SOC_NOPM, 0, 0,
2882                                 &rt5677_sto1_adc2_mux),
2883         SND_SOC_DAPM_MUX("Stereo2 DMIC Mux", SND_SOC_NOPM, 0, 0,
2884                                 &rt5677_sto2_dmic_mux),
2885         SND_SOC_DAPM_MUX("Stereo2 ADC1 Mux", SND_SOC_NOPM, 0, 0,
2886                                 &rt5677_sto2_adc1_mux),
2887         SND_SOC_DAPM_MUX("Stereo2 ADC2 Mux", SND_SOC_NOPM, 0, 0,
2888                                 &rt5677_sto2_adc2_mux),
2889         SND_SOC_DAPM_MUX("Stereo2 ADC LR Mux", SND_SOC_NOPM, 0, 0,
2890                                 &rt5677_sto2_adc_lr_mux),
2891         SND_SOC_DAPM_MUX("Stereo3 DMIC Mux", SND_SOC_NOPM, 0, 0,
2892                                 &rt5677_sto3_dmic_mux),
2893         SND_SOC_DAPM_MUX("Stereo3 ADC1 Mux", SND_SOC_NOPM, 0, 0,
2894                                 &rt5677_sto3_adc1_mux),
2895         SND_SOC_DAPM_MUX("Stereo3 ADC2 Mux", SND_SOC_NOPM, 0, 0,
2896                                 &rt5677_sto3_adc2_mux),
2897         SND_SOC_DAPM_MUX("Stereo4 DMIC Mux", SND_SOC_NOPM, 0, 0,
2898                                 &rt5677_sto4_dmic_mux),
2899         SND_SOC_DAPM_MUX("Stereo4 ADC1 Mux", SND_SOC_NOPM, 0, 0,
2900                                 &rt5677_sto4_adc1_mux),
2901         SND_SOC_DAPM_MUX("Stereo4 ADC2 Mux", SND_SOC_NOPM, 0, 0,
2902                                 &rt5677_sto4_adc2_mux),
2903         SND_SOC_DAPM_MUX("Mono DMIC L Mux", SND_SOC_NOPM, 0, 0,
2904                                 &rt5677_mono_dmic_l_mux),
2905         SND_SOC_DAPM_MUX("Mono DMIC R Mux", SND_SOC_NOPM, 0, 0,
2906                                 &rt5677_mono_dmic_r_mux),
2907         SND_SOC_DAPM_MUX("Mono ADC2 L Mux", SND_SOC_NOPM, 0, 0,
2908                                 &rt5677_mono_adc2_l_mux),
2909         SND_SOC_DAPM_MUX("Mono ADC1 L Mux", SND_SOC_NOPM, 0, 0,
2910                                 &rt5677_mono_adc1_l_mux),
2911         SND_SOC_DAPM_MUX("Mono ADC1 R Mux", SND_SOC_NOPM, 0, 0,
2912                                 &rt5677_mono_adc1_r_mux),
2913         SND_SOC_DAPM_MUX("Mono ADC2 R Mux", SND_SOC_NOPM, 0, 0,
2914                                 &rt5677_mono_adc2_r_mux),
2915
2916         /* ADC Mixer */
2917         SND_SOC_DAPM_SUPPLY("adc stereo1 filter", RT5677_PWR_DIG2,
2918                 RT5677_PWR_ADC_S1F_BIT, 0, NULL, 0),
2919         SND_SOC_DAPM_SUPPLY("adc stereo2 filter", RT5677_PWR_DIG2,
2920                 RT5677_PWR_ADC_S2F_BIT, 0, NULL, 0),
2921         SND_SOC_DAPM_SUPPLY("adc stereo3 filter", RT5677_PWR_DIG2,
2922                 RT5677_PWR_ADC_S3F_BIT, 0, NULL, 0),
2923         SND_SOC_DAPM_SUPPLY("adc stereo4 filter", RT5677_PWR_DIG2,
2924                 RT5677_PWR_ADC_S4F_BIT, 0, NULL, 0),
2925         SND_SOC_DAPM_MIXER("Sto1 ADC MIXL", SND_SOC_NOPM, 0, 0,
2926                 rt5677_sto1_adc_l_mix, ARRAY_SIZE(rt5677_sto1_adc_l_mix)),
2927         SND_SOC_DAPM_MIXER("Sto1 ADC MIXR", SND_SOC_NOPM, 0, 0,
2928                 rt5677_sto1_adc_r_mix, ARRAY_SIZE(rt5677_sto1_adc_r_mix)),
2929         SND_SOC_DAPM_MIXER("Sto2 ADC MIXL", SND_SOC_NOPM, 0, 0,
2930                 rt5677_sto2_adc_l_mix, ARRAY_SIZE(rt5677_sto2_adc_l_mix)),
2931         SND_SOC_DAPM_MIXER("Sto2 ADC MIXR", SND_SOC_NOPM, 0, 0,
2932                 rt5677_sto2_adc_r_mix, ARRAY_SIZE(rt5677_sto2_adc_r_mix)),
2933         SND_SOC_DAPM_MIXER("Sto3 ADC MIXL", SND_SOC_NOPM, 0, 0,
2934                 rt5677_sto3_adc_l_mix, ARRAY_SIZE(rt5677_sto3_adc_l_mix)),
2935         SND_SOC_DAPM_MIXER("Sto3 ADC MIXR", SND_SOC_NOPM, 0, 0,
2936                 rt5677_sto3_adc_r_mix, ARRAY_SIZE(rt5677_sto3_adc_r_mix)),
2937         SND_SOC_DAPM_MIXER("Sto4 ADC MIXL", SND_SOC_NOPM, 0, 0,
2938                 rt5677_sto4_adc_l_mix, ARRAY_SIZE(rt5677_sto4_adc_l_mix)),
2939         SND_SOC_DAPM_MIXER("Sto4 ADC MIXR", SND_SOC_NOPM, 0, 0,
2940                 rt5677_sto4_adc_r_mix, ARRAY_SIZE(rt5677_sto4_adc_r_mix)),
2941         SND_SOC_DAPM_SUPPLY("adc mono left filter", RT5677_PWR_DIG2,
2942                 RT5677_PWR_ADC_MF_L_BIT, 0, NULL, 0),
2943         SND_SOC_DAPM_MIXER("Mono ADC MIXL", SND_SOC_NOPM, 0, 0,
2944                 rt5677_mono_adc_l_mix, ARRAY_SIZE(rt5677_mono_adc_l_mix)),
2945         SND_SOC_DAPM_SUPPLY("adc mono right filter", RT5677_PWR_DIG2,
2946                 RT5677_PWR_ADC_MF_R_BIT, 0, NULL, 0),
2947         SND_SOC_DAPM_MIXER("Mono ADC MIXR", SND_SOC_NOPM, 0, 0,
2948                 rt5677_mono_adc_r_mix, ARRAY_SIZE(rt5677_mono_adc_r_mix)),
2949
2950         /* ADC PGA */
2951         SND_SOC_DAPM_PGA("Stereo1 ADC MIXL", SND_SOC_NOPM, 0, 0, NULL, 0),
2952         SND_SOC_DAPM_PGA("Stereo1 ADC MIXR", SND_SOC_NOPM, 0, 0, NULL, 0),
2953         SND_SOC_DAPM_PGA("Stereo1 ADC MIX", SND_SOC_NOPM, 0, 0, NULL, 0),
2954         SND_SOC_DAPM_PGA("Stereo2 ADC MIXL", SND_SOC_NOPM, 0, 0, NULL, 0),
2955         SND_SOC_DAPM_PGA("Stereo2 ADC MIXR", SND_SOC_NOPM, 0, 0, NULL, 0),
2956         SND_SOC_DAPM_PGA("Stereo2 ADC MIX", SND_SOC_NOPM, 0, 0, NULL, 0),
2957         SND_SOC_DAPM_PGA("Stereo3 ADC MIXL", SND_SOC_NOPM, 0, 0, NULL, 0),
2958         SND_SOC_DAPM_PGA("Stereo3 ADC MIXR", SND_SOC_NOPM, 0, 0, NULL, 0),
2959         SND_SOC_DAPM_PGA("Stereo3 ADC MIX", SND_SOC_NOPM, 0, 0, NULL, 0),
2960         SND_SOC_DAPM_PGA("Stereo4 ADC MIXL", SND_SOC_NOPM, 0, 0, NULL, 0),
2961         SND_SOC_DAPM_PGA("Stereo4 ADC MIXR", SND_SOC_NOPM, 0, 0, NULL, 0),
2962         SND_SOC_DAPM_PGA("Stereo4 ADC MIX", SND_SOC_NOPM, 0, 0, NULL, 0),
2963         SND_SOC_DAPM_PGA("Sto2 ADC LR MIX", SND_SOC_NOPM, 0, 0, NULL, 0),
2964         SND_SOC_DAPM_PGA("Mono ADC MIX", SND_SOC_NOPM, 0, 0, NULL, 0),
2965         SND_SOC_DAPM_PGA("IF1 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2966         SND_SOC_DAPM_PGA("IF2 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2967
2968         /* DSP */
2969         SND_SOC_DAPM_MUX("IB9 Mux", SND_SOC_NOPM, 0, 0,
2970                         &rt5677_ib9_src_mux),
2971         SND_SOC_DAPM_MUX("IB8 Mux", SND_SOC_NOPM, 0, 0,
2972                         &rt5677_ib8_src_mux),
2973         SND_SOC_DAPM_MUX("IB7 Mux", SND_SOC_NOPM, 0, 0,
2974                         &rt5677_ib7_src_mux),
2975         SND_SOC_DAPM_MUX("IB6 Mux", SND_SOC_NOPM, 0, 0,
2976                         &rt5677_ib6_src_mux),
2977         SND_SOC_DAPM_MUX("IB45 Mux", SND_SOC_NOPM, 0, 0,
2978                         &rt5677_ib45_src_mux),
2979         SND_SOC_DAPM_MUX("IB23 Mux", SND_SOC_NOPM, 0, 0,
2980                         &rt5677_ib23_src_mux),
2981         SND_SOC_DAPM_MUX("IB01 Mux", SND_SOC_NOPM, 0, 0,
2982                         &rt5677_ib01_src_mux),
2983         SND_SOC_DAPM_MUX("IB45 Bypass Mux", SND_SOC_NOPM, 0, 0,
2984                         &rt5677_ib45_bypass_src_mux),
2985         SND_SOC_DAPM_MUX("IB23 Bypass Mux", SND_SOC_NOPM, 0, 0,
2986                         &rt5677_ib23_bypass_src_mux),
2987         SND_SOC_DAPM_MUX("IB01 Bypass Mux", SND_SOC_NOPM, 0, 0,
2988                         &rt5677_ib01_bypass_src_mux),
2989         SND_SOC_DAPM_MUX("OB23 Bypass Mux", SND_SOC_NOPM, 0, 0,
2990                         &rt5677_ob23_bypass_src_mux),
2991         SND_SOC_DAPM_MUX("OB01 Bypass Mux", SND_SOC_NOPM, 0, 0,
2992                         &rt5677_ob01_bypass_src_mux),
2993
2994         SND_SOC_DAPM_PGA("OB45", SND_SOC_NOPM, 0, 0, NULL, 0),
2995         SND_SOC_DAPM_PGA("OB67", SND_SOC_NOPM, 0, 0, NULL, 0),
2996
2997         SND_SOC_DAPM_PGA("OutBound2", SND_SOC_NOPM, 0, 0, NULL, 0),
2998         SND_SOC_DAPM_PGA("OutBound3", SND_SOC_NOPM, 0, 0, NULL, 0),
2999         SND_SOC_DAPM_PGA("OutBound4", SND_SOC_NOPM, 0, 0, NULL, 0),
3000         SND_SOC_DAPM_PGA("OutBound5", SND_SOC_NOPM, 0, 0, NULL, 0),
3001         SND_SOC_DAPM_PGA("OutBound6", SND_SOC_NOPM, 0, 0, NULL, 0),
3002         SND_SOC_DAPM_PGA("OutBound7", SND_SOC_NOPM, 0, 0, NULL, 0),
3003
3004         /* Digital Interface */
3005         SND_SOC_DAPM_SUPPLY("I2S1", RT5677_PWR_DIG1,
3006                 RT5677_PWR_I2S1_BIT, 0, NULL, 0),
3007         SND_SOC_DAPM_PGA("IF1 DAC0", SND_SOC_NOPM, 0, 0, NULL, 0),
3008         SND_SOC_DAPM_PGA("IF1 DAC1", SND_SOC_NOPM, 0, 0, NULL, 0),
3009         SND_SOC_DAPM_PGA("IF1 DAC2", SND_SOC_NOPM, 0, 0, NULL, 0),
3010         SND_SOC_DAPM_PGA("IF1 DAC3", SND_SOC_NOPM, 0, 0, NULL, 0),
3011         SND_SOC_DAPM_PGA("IF1 DAC4", SND_SOC_NOPM, 0, 0, NULL, 0),
3012         SND_SOC_DAPM_PGA("IF1 DAC5", SND_SOC_NOPM, 0, 0, NULL, 0),
3013         SND_SOC_DAPM_PGA("IF1 DAC6", SND_SOC_NOPM, 0, 0, NULL, 0),
3014         SND_SOC_DAPM_PGA("IF1 DAC7", SND_SOC_NOPM, 0, 0, NULL, 0),
3015         SND_SOC_DAPM_PGA("IF1 DAC01", SND_SOC_NOPM, 0, 0, NULL, 0),
3016         SND_SOC_DAPM_PGA("IF1 DAC23", SND_SOC_NOPM, 0, 0, NULL, 0),
3017         SND_SOC_DAPM_PGA("IF1 DAC45", SND_SOC_NOPM, 0, 0, NULL, 0),
3018         SND_SOC_DAPM_PGA("IF1 DAC67", SND_SOC_NOPM, 0, 0, NULL, 0),
3019         SND_SOC_DAPM_PGA("IF1 ADC1", SND_SOC_NOPM, 0, 0, NULL, 0),
3020         SND_SOC_DAPM_PGA("IF1 ADC2", SND_SOC_NOPM, 0, 0, NULL, 0),
3021         SND_SOC_DAPM_PGA("IF1 ADC3", SND_SOC_NOPM, 0, 0, NULL, 0),
3022         SND_SOC_DAPM_PGA("IF1 ADC4", SND_SOC_NOPM, 0, 0, NULL, 0),
3023
3024         SND_SOC_DAPM_SUPPLY("I2S2", RT5677_PWR_DIG1,
3025                 RT5677_PWR_I2S2_BIT, 0, NULL, 0),
3026         SND_SOC_DAPM_PGA("IF2 DAC0", SND_SOC_NOPM, 0, 0, NULL, 0),
3027         SND_SOC_DAPM_PGA("IF2 DAC1", SND_SOC_NOPM, 0, 0, NULL, 0),
3028         SND_SOC_DAPM_PGA("IF2 DAC2", SND_SOC_NOPM, 0, 0, NULL, 0),
3029         SND_SOC_DAPM_PGA("IF2 DAC3", SND_SOC_NOPM, 0, 0, NULL, 0),
3030         SND_SOC_DAPM_PGA("IF2 DAC4", SND_SOC_NOPM, 0, 0, NULL, 0),
3031         SND_SOC_DAPM_PGA("IF2 DAC5", SND_SOC_NOPM, 0, 0, NULL, 0),
3032         SND_SOC_DAPM_PGA("IF2 DAC6", SND_SOC_NOPM, 0, 0, NULL, 0),
3033         SND_SOC_DAPM_PGA("IF2 DAC7", SND_SOC_NOPM, 0, 0, NULL, 0),
3034         SND_SOC_DAPM_PGA("IF2 DAC01", SND_SOC_NOPM, 0, 0, NULL, 0),
3035         SND_SOC_DAPM_PGA("IF2 DAC23", SND_SOC_NOPM, 0, 0, NULL, 0),
3036         SND_SOC_DAPM_PGA("IF2 DAC45", SND_SOC_NOPM, 0, 0, NULL, 0),
3037         SND_SOC_DAPM_PGA("IF2 DAC67", SND_SOC_NOPM, 0, 0, NULL, 0),
3038         SND_SOC_DAPM_PGA("IF2 ADC1", SND_SOC_NOPM, 0, 0, NULL, 0),
3039         SND_SOC_DAPM_PGA("IF2 ADC2", SND_SOC_NOPM, 0, 0, NULL, 0),
3040         SND_SOC_DAPM_PGA("IF2 ADC3", SND_SOC_NOPM, 0, 0, NULL, 0),
3041         SND_SOC_DAPM_PGA("IF2 ADC4", SND_SOC_NOPM, 0, 0, NULL, 0),
3042
3043         SND_SOC_DAPM_SUPPLY("I2S3", RT5677_PWR_DIG1,
3044                 RT5677_PWR_I2S3_BIT, 0, NULL, 0),
3045         SND_SOC_DAPM_PGA("IF3 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
3046         SND_SOC_DAPM_PGA("IF3 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
3047         SND_SOC_DAPM_PGA("IF3 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
3048         SND_SOC_DAPM_PGA("IF3 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
3049         SND_SOC_DAPM_PGA("IF3 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
3050         SND_SOC_DAPM_PGA("IF3 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
3051
3052         SND_SOC_DAPM_SUPPLY("I2S4", RT5677_PWR_DIG1,
3053                 RT5677_PWR_I2S4_BIT, 0, NULL, 0),
3054         SND_SOC_DAPM_PGA("IF4 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
3055         SND_SOC_DAPM_PGA("IF4 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
3056         SND_SOC_DAPM_PGA("IF4 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
3057         SND_SOC_DAPM_PGA("IF4 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
3058         SND_SOC_DAPM_PGA("IF4 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
3059         SND_SOC_DAPM_PGA("IF4 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
3060
3061         SND_SOC_DAPM_SUPPLY("SLB", RT5677_PWR_DIG1,
3062                 RT5677_PWR_SLB_BIT, 0, NULL, 0),
3063         SND_SOC_DAPM_PGA("SLB DAC0", SND_SOC_NOPM, 0, 0, NULL, 0),
3064         SND_SOC_DAPM_PGA("SLB DAC1", SND_SOC_NOPM, 0, 0, NULL, 0),
3065         SND_SOC_DAPM_PGA("SLB DAC2", SND_SOC_NOPM, 0, 0, NULL, 0),
3066         SND_SOC_DAPM_PGA("SLB DAC3", SND_SOC_NOPM, 0, 0, NULL, 0),
3067         SND_SOC_DAPM_PGA("SLB DAC4", SND_SOC_NOPM, 0, 0, NULL, 0),
3068         SND_SOC_DAPM_PGA("SLB DAC5", SND_SOC_NOPM, 0, 0, NULL, 0),
3069         SND_SOC_DAPM_PGA("SLB DAC6", SND_SOC_NOPM, 0, 0, NULL, 0),
3070         SND_SOC_DAPM_PGA("SLB DAC7", SND_SOC_NOPM, 0, 0, NULL, 0),
3071         SND_SOC_DAPM_PGA("SLB DAC01", SND_SOC_NOPM, 0, 0, NULL, 0),
3072         SND_SOC_DAPM_PGA("SLB DAC23", SND_SOC_NOPM, 0, 0, NULL, 0),
3073         SND_SOC_DAPM_PGA("SLB DAC45", SND_SOC_NOPM, 0, 0, NULL, 0),
3074         SND_SOC_DAPM_PGA("SLB DAC67", SND_SOC_NOPM, 0, 0, NULL, 0),
3075         SND_SOC_DAPM_PGA("SLB ADC1", SND_SOC_NOPM, 0, 0, NULL, 0),
3076         SND_SOC_DAPM_PGA("SLB ADC2", SND_SOC_NOPM, 0, 0, NULL, 0),
3077         SND_SOC_DAPM_PGA("SLB ADC3", SND_SOC_NOPM, 0, 0, NULL, 0),
3078         SND_SOC_DAPM_PGA("SLB ADC4", SND_SOC_NOPM, 0, 0, NULL, 0),
3079
3080         /* Digital Interface Select */
3081         SND_SOC_DAPM_MUX("IF1 ADC1 Mux", SND_SOC_NOPM, 0, 0,
3082                         &rt5677_if1_adc1_mux),
3083         SND_SOC_DAPM_MUX("IF1 ADC2 Mux", SND_SOC_NOPM, 0, 0,
3084                         &rt5677_if1_adc2_mux),
3085         SND_SOC_DAPM_MUX("IF1 ADC3 Mux", SND_SOC_NOPM, 0, 0,
3086                         &rt5677_if1_adc3_mux),
3087         SND_SOC_DAPM_MUX("IF1 ADC4 Mux", SND_SOC_NOPM, 0, 0,
3088                         &rt5677_if1_adc4_mux),
3089         SND_SOC_DAPM_MUX("IF1 ADC1 Swap Mux", SND_SOC_NOPM, 0, 0,
3090                         &rt5677_if1_adc1_swap_mux),
3091         SND_SOC_DAPM_MUX("IF1 ADC2 Swap Mux", SND_SOC_NOPM, 0, 0,
3092                         &rt5677_if1_adc2_swap_mux),
3093         SND_SOC_DAPM_MUX("IF1 ADC3 Swap Mux", SND_SOC_NOPM, 0, 0,
3094                         &rt5677_if1_adc3_swap_mux),
3095         SND_SOC_DAPM_MUX("IF1 ADC4 Swap Mux", SND_SOC_NOPM, 0, 0,
3096                         &rt5677_if1_adc4_swap_mux),
3097         SND_SOC_DAPM_MUX_E("IF1 ADC TDM Swap Mux", SND_SOC_NOPM, 0, 0,
3098                         &rt5677_if1_adc_tdm_swap_mux, rt5677_if1_adc_tdm_event,
3099                         SND_SOC_DAPM_PRE_PMU),
3100         SND_SOC_DAPM_MUX("IF2 ADC1 Mux", SND_SOC_NOPM, 0, 0,
3101                         &rt5677_if2_adc1_mux),
3102         SND_SOC_DAPM_MUX("IF2 ADC2 Mux", SND_SOC_NOPM, 0, 0,
3103                         &rt5677_if2_adc2_mux),
3104         SND_SOC_DAPM_MUX("IF2 ADC3 Mux", SND_SOC_NOPM, 0, 0,
3105                         &rt5677_if2_adc3_mux),
3106         SND_SOC_DAPM_MUX("IF2 ADC4 Mux", SND_SOC_NOPM, 0, 0,
3107                         &rt5677_if2_adc4_mux),
3108         SND_SOC_DAPM_MUX("IF2 ADC1 Swap Mux", SND_SOC_NOPM, 0, 0,
3109                         &rt5677_if2_adc1_swap_mux),
3110         SND_SOC_DAPM_MUX("IF2 ADC2 Swap Mux", SND_SOC_NOPM, 0, 0,
3111                         &rt5677_if2_adc2_swap_mux),
3112         SND_SOC_DAPM_MUX("IF2 ADC3 Swap Mux", SND_SOC_NOPM, 0, 0,
3113                         &rt5677_if2_adc3_swap_mux),
3114         SND_SOC_DAPM_MUX("IF2 ADC4 Swap Mux", SND_SOC_NOPM, 0, 0,
3115                         &rt5677_if2_adc4_swap_mux),
3116         SND_SOC_DAPM_MUX_E("IF2 ADC TDM Swap Mux", SND_SOC_NOPM, 0, 0,
3117                         &rt5677_if2_adc_tdm_swap_mux, rt5677_if2_adc_tdm_event,
3118                         SND_SOC_DAPM_PRE_PMU),
3119         SND_SOC_DAPM_MUX("IF3 ADC Mux", SND_SOC_NOPM, 0, 0,
3120                         &rt5677_if3_adc_mux),
3121         SND_SOC_DAPM_MUX("IF4 ADC Mux", SND_SOC_NOPM, 0, 0,
3122                         &rt5677_if4_adc_mux),
3123         SND_SOC_DAPM_MUX("SLB ADC1 Mux", SND_SOC_NOPM, 0, 0,
3124                         &rt5677_slb_adc1_mux),
3125         SND_SOC_DAPM_MUX("SLB ADC2 Mux", SND_SOC_NOPM, 0, 0,
3126                         &rt5677_slb_adc2_mux),
3127         SND_SOC_DAPM_MUX("SLB ADC3 Mux", SND_SOC_NOPM, 0, 0,
3128                         &rt5677_slb_adc3_mux),
3129         SND_SOC_DAPM_MUX("SLB ADC4 Mux", SND_SOC_NOPM, 0, 0,
3130                         &rt5677_slb_adc4_mux),
3131
3132         SND_SOC_DAPM_MUX("IF1 DAC0 Mux", SND_SOC_NOPM, 0, 0,
3133                         &rt5677_if1_dac0_tdm_sel_mux),
3134         SND_SOC_DAPM_MUX("IF1 DAC1 Mux", SND_SOC_NOPM, 0, 0,
3135                         &rt5677_if1_dac1_tdm_sel_mux),
3136         SND_SOC_DAPM_MUX("IF1 DAC2 Mux", SND_SOC_NOPM, 0, 0,
3137                         &rt5677_if1_dac2_tdm_sel_mux),
3138         SND_SOC_DAPM_MUX("IF1 DAC3 Mux", SND_SOC_NOPM, 0, 0,
3139                         &rt5677_if1_dac3_tdm_sel_mux),
3140         SND_SOC_DAPM_MUX("IF1 DAC4 Mux", SND_SOC_NOPM, 0, 0,
3141                         &rt5677_if1_dac4_tdm_sel_mux),
3142         SND_SOC_DAPM_MUX("IF1 DAC5 Mux", SND_SOC_NOPM, 0, 0,
3143                         &rt5677_if1_dac5_tdm_sel_mux),
3144         SND_SOC_DAPM_MUX("IF1 DAC6 Mux", SND_SOC_NOPM, 0, 0,
3145                         &rt5677_if1_dac6_tdm_sel_mux),
3146         SND_SOC_DAPM_MUX("IF1 DAC7 Mux", SND_SOC_NOPM, 0, 0,
3147                         &rt5677_if1_dac7_tdm_sel_mux),
3148
3149         SND_SOC_DAPM_MUX("IF2 DAC0 Mux", SND_SOC_NOPM, 0, 0,
3150                         &rt5677_if2_dac0_tdm_sel_mux),
3151         SND_SOC_DAPM_MUX("IF2 DAC1 Mux", SND_SOC_NOPM, 0, 0,
3152                         &rt5677_if2_dac1_tdm_sel_mux),
3153         SND_SOC_DAPM_MUX("IF2 DAC2 Mux", SND_SOC_NOPM, 0, 0,
3154                         &rt5677_if2_dac2_tdm_sel_mux),
3155         SND_SOC_DAPM_MUX("IF2 DAC3 Mux", SND_SOC_NOPM, 0, 0,
3156                         &rt5677_if2_dac3_tdm_sel_mux),
3157         SND_SOC_DAPM_MUX("IF2 DAC4 Mux", SND_SOC_NOPM, 0, 0,
3158                         &rt5677_if2_dac4_tdm_sel_mux),
3159         SND_SOC_DAPM_MUX("IF2 DAC5 Mux", SND_SOC_NOPM, 0, 0,
3160                         &rt5677_if2_dac5_tdm_sel_mux),
3161         SND_SOC_DAPM_MUX("IF2 DAC6 Mux", SND_SOC_NOPM, 0, 0,
3162                         &rt5677_if2_dac6_tdm_sel_mux),
3163         SND_SOC_DAPM_MUX("IF2 DAC7 Mux", SND_SOC_NOPM, 0, 0,
3164                         &rt5677_if2_dac7_tdm_sel_mux),
3165
3166         /* Audio Interface */
3167         SND_SOC_DAPM_AIF_IN("AIF1RX", "AIF1 Playback", 0, SND_SOC_NOPM, 0, 0),
3168         SND_SOC_DAPM_AIF_OUT("AIF1TX", "AIF1 Capture", 0, SND_SOC_NOPM, 0, 0),
3169         SND_SOC_DAPM_AIF_IN("AIF2RX", "AIF2 Playback", 0, SND_SOC_NOPM, 0, 0),
3170         SND_SOC_DAPM_AIF_OUT("AIF2TX", "AIF2 Capture", 0, SND_SOC_NOPM, 0, 0),
3171         SND_SOC_DAPM_AIF_IN("AIF3RX", "AIF3 Playback", 0, SND_SOC_NOPM, 0, 0),
3172         SND_SOC_DAPM_AIF_OUT("AIF3TX", "AIF3 Capture", 0, SND_SOC_NOPM, 0, 0),
3173         SND_SOC_DAPM_AIF_IN("AIF4RX", "AIF4 Playback", 0, SND_SOC_NOPM, 0, 0),
3174         SND_SOC_DAPM_AIF_OUT("AIF4TX", "AIF4 Capture", 0, SND_SOC_NOPM, 0, 0),
3175         SND_SOC_DAPM_AIF_IN("SLBRX", "SLIMBus Playback", 0, SND_SOC_NOPM, 0, 0),
3176         SND_SOC_DAPM_AIF_OUT("SLBTX", "SLIMBus Capture", 0, SND_SOC_NOPM, 0, 0),
3177         SND_SOC_DAPM_AIF_OUT("DSPTX", "DSP Buffer", 0, SND_SOC_NOPM, 0, 0),
3178
3179         /* Sidetone Mux */
3180         SND_SOC_DAPM_MUX("Sidetone Mux", SND_SOC_NOPM, 0, 0,
3181                         &rt5677_sidetone_mux),
3182         SND_SOC_DAPM_SUPPLY("Sidetone Power", RT5677_SIDETONE_CTRL,
3183                 RT5677_ST_EN_SFT, 0, NULL, 0),
3184
3185         /* VAD Mux*/
3186         SND_SOC_DAPM_MUX("VAD ADC Mux", SND_SOC_NOPM, 0, 0,
3187                         &rt5677_vad_src_mux),
3188
3189         /* Tensilica DSP */
3190         SND_SOC_DAPM_PGA("Tensilica DSP", SND_SOC_NOPM, 0, 0, NULL, 0),
3191         SND_SOC_DAPM_MIXER("OB01 MIX", SND_SOC_NOPM, 0, 0,
3192                 rt5677_ob_01_mix, ARRAY_SIZE(rt5677_ob_01_mix)),
3193         SND_SOC_DAPM_MIXER("OB23 MIX", SND_SOC_NOPM, 0, 0,
3194                 rt5677_ob_23_mix, ARRAY_SIZE(rt5677_ob_23_mix)),
3195         SND_SOC_DAPM_MIXER("OB4 MIX", SND_SOC_NOPM, 0, 0,
3196                 rt5677_ob_4_mix, ARRAY_SIZE(rt5677_ob_4_mix)),
3197         SND_SOC_DAPM_MIXER("OB5 MIX", SND_SOC_NOPM, 0, 0,
3198                 rt5677_ob_5_mix, ARRAY_SIZE(rt5677_ob_5_mix)),
3199         SND_SOC_DAPM_MIXER("OB6 MIX", SND_SOC_NOPM, 0, 0,
3200                 rt5677_ob_6_mix, ARRAY_SIZE(rt5677_ob_6_mix)),
3201         SND_SOC_DAPM_MIXER("OB7 MIX", SND_SOC_NOPM, 0, 0,
3202                 rt5677_ob_7_mix, ARRAY_SIZE(rt5677_ob_7_mix)),
3203
3204         /* Output Side */
3205         /* DAC mixer before sound effect */
3206         SND_SOC_DAPM_MIXER("DAC1 MIXL", SND_SOC_NOPM, 0, 0,
3207                 rt5677_dac_l_mix, ARRAY_SIZE(rt5677_dac_l_mix)),
3208         SND_SOC_DAPM_MIXER("DAC1 MIXR", SND_SOC_NOPM, 0, 0,
3209                 rt5677_dac_r_mix, ARRAY_SIZE(rt5677_dac_r_mix)),
3210         SND_SOC_DAPM_PGA("DAC1 FS", SND_SOC_NOPM, 0, 0, NULL, 0),
3211
3212         /* DAC Mux */
3213         SND_SOC_DAPM_MUX("DAC1 Mux", SND_SOC_NOPM, 0, 0,
3214                                 &rt5677_dac1_mux),
3215         SND_SOC_DAPM_MUX("ADDA1 Mux", SND_SOC_NOPM, 0, 0,
3216                                 &rt5677_adda1_mux),
3217         SND_SOC_DAPM_MUX("DAC12 SRC Mux", SND_SOC_NOPM, 0, 0,
3218                                 &rt5677_dac12_mux),
3219         SND_SOC_DAPM_MUX("DAC3 SRC Mux", SND_SOC_NOPM, 0, 0,
3220                                 &rt5677_dac3_mux),
3221
3222         /* DAC2 channel Mux */
3223         SND_SOC_DAPM_MUX("DAC2 L Mux", SND_SOC_NOPM, 0, 0,
3224                                 &rt5677_dac2_l_mux),
3225         SND_SOC_DAPM_MUX("DAC2 R Mux", SND_SOC_NOPM, 0, 0,
3226                                 &rt5677_dac2_r_mux),
3227
3228         /* DAC3 channel Mux */
3229         SND_SOC_DAPM_MUX("DAC3 L Mux", SND_SOC_NOPM, 0, 0,
3230                         &rt5677_dac3_l_mux),
3231         SND_SOC_DAPM_MUX("DAC3 R Mux", SND_SOC_NOPM, 0, 0,
3232                         &rt5677_dac3_r_mux),
3233
3234         /* DAC4 channel Mux */
3235         SND_SOC_DAPM_MUX("DAC4 L Mux", SND_SOC_NOPM, 0, 0,
3236                         &rt5677_dac4_l_mux),
3237         SND_SOC_DAPM_MUX("DAC4 R Mux", SND_SOC_NOPM, 0, 0,
3238                         &rt5677_dac4_r_mux),
3239
3240         /* DAC Mixer */
3241         SND_SOC_DAPM_SUPPLY("dac stereo1 filter", RT5677_PWR_DIG2,
3242                 RT5677_PWR_DAC_S1F_BIT, 0, rt5677_filter_power_event,
3243                 SND_SOC_DAPM_POST_PMU),
3244         SND_SOC_DAPM_SUPPLY("dac mono2 left filter", RT5677_PWR_DIG2,
3245                 RT5677_PWR_DAC_M2F_L_BIT, 0, rt5677_filter_power_event,
3246                 SND_SOC_DAPM_POST_PMU),
3247         SND_SOC_DAPM_SUPPLY("dac mono2 right filter", RT5677_PWR_DIG2,
3248                 RT5677_PWR_DAC_M2F_R_BIT, 0, rt5677_filter_power_event,
3249                 SND_SOC_DAPM_POST_PMU),
3250         SND_SOC_DAPM_SUPPLY("dac mono3 left filter", RT5677_PWR_DIG2,
3251                 RT5677_PWR_DAC_M3F_L_BIT, 0, rt5677_filter_power_event,
3252                 SND_SOC_DAPM_POST_PMU),
3253         SND_SOC_DAPM_SUPPLY("dac mono3 right filter", RT5677_PWR_DIG2,
3254                 RT5677_PWR_DAC_M3F_R_BIT, 0, rt5677_filter_power_event,
3255                 SND_SOC_DAPM_POST_PMU),
3256         SND_SOC_DAPM_SUPPLY("dac mono4 left filter", RT5677_PWR_DIG2,
3257                 RT5677_PWR_DAC_M4F_L_BIT, 0, rt5677_filter_power_event,
3258                 SND_SOC_DAPM_POST_PMU),
3259         SND_SOC_DAPM_SUPPLY("dac mono4 right filter", RT5677_PWR_DIG2,
3260                 RT5677_PWR_DAC_M4F_R_BIT, 0, rt5677_filter_power_event,
3261                 SND_SOC_DAPM_POST_PMU),
3262
3263         SND_SOC_DAPM_MIXER("Stereo DAC MIXL", SND_SOC_NOPM, 0, 0,
3264                 rt5677_sto1_dac_l_mix, ARRAY_SIZE(rt5677_sto1_dac_l_mix)),
3265         SND_SOC_DAPM_MIXER("Stereo DAC MIXR", SND_SOC_NOPM, 0, 0,
3266                 rt5677_sto1_dac_r_mix, ARRAY_SIZE(rt5677_sto1_dac_r_mix)),
3267         SND_SOC_DAPM_MIXER("Mono DAC MIXL", SND_SOC_NOPM, 0, 0,
3268                 rt5677_mono_dac_l_mix, ARRAY_SIZE(rt5677_mono_dac_l_mix)),
3269         SND_SOC_DAPM_MIXER("Mono DAC MIXR", SND_SOC_NOPM, 0, 0,
3270                 rt5677_mono_dac_r_mix, ARRAY_SIZE(rt5677_mono_dac_r_mix)),
3271         SND_SOC_DAPM_MIXER("DD1 MIXL", SND_SOC_NOPM, 0, 0,
3272                 rt5677_dd1_l_mix, ARRAY_SIZE(rt5677_dd1_l_mix)),
3273         SND_SOC_DAPM_MIXER("DD1 MIXR", SND_SOC_NOPM, 0, 0,
3274                 rt5677_dd1_r_mix, ARRAY_SIZE(rt5677_dd1_r_mix)),
3275         SND_SOC_DAPM_MIXER("DD2 MIXL", SND_SOC_NOPM, 0, 0,
3276                 rt5677_dd2_l_mix, ARRAY_SIZE(rt5677_dd2_l_mix)),
3277         SND_SOC_DAPM_MIXER("DD2 MIXR", SND_SOC_NOPM, 0, 0,
3278                 rt5677_dd2_r_mix, ARRAY_SIZE(rt5677_dd2_r_mix)),
3279         SND_SOC_DAPM_PGA("Stereo DAC MIX", SND_SOC_NOPM, 0, 0, NULL, 0),
3280         SND_SOC_DAPM_PGA("Mono DAC MIX", SND_SOC_NOPM, 0, 0, NULL, 0),
3281         SND_SOC_DAPM_PGA("DD1 MIX", SND_SOC_NOPM, 0, 0, NULL, 0),
3282         SND_SOC_DAPM_PGA("DD2 MIX", SND_SOC_NOPM, 0, 0, NULL, 0),
3283
3284         /* DACs */
3285         SND_SOC_DAPM_DAC("DAC 1", NULL, RT5677_PWR_DIG1,
3286                 RT5677_PWR_DAC1_BIT, 0),
3287         SND_SOC_DAPM_DAC("DAC 2", NULL, RT5677_PWR_DIG1,
3288                 RT5677_PWR_DAC2_BIT, 0),
3289         SND_SOC_DAPM_DAC("DAC 3", NULL, RT5677_PWR_DIG1,
3290                 RT5677_PWR_DAC3_BIT, 0),
3291
3292         /* PDM */
3293         SND_SOC_DAPM_SUPPLY("PDM1 Power", RT5677_PWR_DIG2,
3294                 RT5677_PWR_PDM1_BIT, 0, NULL, 0),
3295         SND_SOC_DAPM_SUPPLY("PDM2 Power", RT5677_PWR_DIG2,
3296                 RT5677_PWR_PDM2_BIT, 0, NULL, 0),
3297
3298         SND_SOC_DAPM_MUX("PDM1 L Mux", RT5677_PDM_OUT_CTRL, RT5677_M_PDM1_L_SFT,
3299                 1, &rt5677_pdm1_l_mux),
3300         SND_SOC_DAPM_MUX("PDM1 R Mux", RT5677_PDM_OUT_CTRL, RT5677_M_PDM1_R_SFT,
3301                 1, &rt5677_pdm1_r_mux),
3302         SND_SOC_DAPM_MUX("PDM2 L Mux", RT5677_PDM_OUT_CTRL, RT5677_M_PDM2_L_SFT,
3303                 1, &rt5677_pdm2_l_mux),
3304         SND_SOC_DAPM_MUX("PDM2 R Mux", RT5677_PDM_OUT_CTRL, RT5677_M_PDM2_R_SFT,
3305                 1, &rt5677_pdm2_r_mux),
3306
3307         SND_SOC_DAPM_PGA_S("LOUT1 amp", 0, RT5677_PWR_ANLG1, RT5677_PWR_LO1_BIT,
3308                 0, NULL, 0),
3309         SND_SOC_DAPM_PGA_S("LOUT2 amp", 0, RT5677_PWR_ANLG1, RT5677_PWR_LO2_BIT,
3310                 0, NULL, 0),
3311         SND_SOC_DAPM_PGA_S("LOUT3 amp", 0, RT5677_PWR_ANLG1, RT5677_PWR_LO3_BIT,
3312                 0, NULL, 0),
3313
3314         SND_SOC_DAPM_PGA_S("LOUT1 vref", 1, SND_SOC_NOPM, 0, 0,
3315                 rt5677_vref_event, SND_SOC_DAPM_POST_PMU),
3316         SND_SOC_DAPM_PGA_S("LOUT2 vref", 1, SND_SOC_NOPM, 0, 0,
3317                 rt5677_vref_event, SND_SOC_DAPM_POST_PMU),
3318         SND_SOC_DAPM_PGA_S("LOUT3 vref", 1, SND_SOC_NOPM, 0, 0,
3319                 rt5677_vref_event, SND_SOC_DAPM_POST_PMU),
3320
3321         /* Output Lines */
3322         SND_SOC_DAPM_OUTPUT("LOUT1"),
3323         SND_SOC_DAPM_OUTPUT("LOUT2"),
3324         SND_SOC_DAPM_OUTPUT("LOUT3"),
3325         SND_SOC_DAPM_OUTPUT("PDM1L"),
3326         SND_SOC_DAPM_OUTPUT("PDM1R"),
3327         SND_SOC_DAPM_OUTPUT("PDM2L"),
3328         SND_SOC_DAPM_OUTPUT("PDM2R"),
3329
3330         SND_SOC_DAPM_POST("vref", rt5677_vref_event),
3331 };
3332
3333 static const struct snd_soc_dapm_route rt5677_dapm_routes[] = {
3334         { "Stereo1 DMIC Mux", NULL, "DMIC STO1 ASRC", rt5677_dmic_use_asrc },
3335         { "Stereo2 DMIC Mux", NULL, "DMIC STO2 ASRC", rt5677_dmic_use_asrc },
3336         { "Stereo3 DMIC Mux", NULL, "DMIC STO3 ASRC", rt5677_dmic_use_asrc },
3337         { "Stereo4 DMIC Mux", NULL, "DMIC STO4 ASRC", rt5677_dmic_use_asrc },
3338         { "Mono DMIC L Mux", NULL, "DMIC MONO L ASRC", rt5677_dmic_use_asrc },
3339         { "Mono DMIC R Mux", NULL, "DMIC MONO R ASRC", rt5677_dmic_use_asrc },
3340         { "I2S1", NULL, "I2S1 ASRC", can_use_asrc},
3341         { "I2S2", NULL, "I2S2 ASRC", can_use_asrc},
3342         { "I2S3", NULL, "I2S3 ASRC", can_use_asrc},
3343         { "I2S4", NULL, "I2S4 ASRC", can_use_asrc},
3344
3345         { "dac stereo1 filter", NULL, "DAC STO ASRC", is_using_asrc },
3346         { "dac mono2 left filter", NULL, "DAC MONO2 L ASRC", is_using_asrc },
3347         { "dac mono2 right filter", NULL, "DAC MONO2 R ASRC", is_using_asrc },
3348         { "dac mono3 left filter", NULL, "DAC MONO3 L ASRC", is_using_asrc },
3349         { "dac mono3 right filter", NULL, "DAC MONO3 R ASRC", is_using_asrc },
3350         { "dac mono4 left filter", NULL, "DAC MONO4 L ASRC", is_using_asrc },
3351         { "dac mono4 right filter", NULL, "DAC MONO4 R ASRC", is_using_asrc },
3352         { "adc stereo1 filter", NULL, "ADC STO1 ASRC", is_using_asrc },
3353         { "adc stereo2 filter", NULL, "ADC STO2 ASRC", is_using_asrc },
3354         { "adc stereo3 filter", NULL, "ADC STO3 ASRC", is_using_asrc },
3355         { "adc stereo4 filter", NULL, "ADC STO4 ASRC", is_using_asrc },
3356         { "adc mono left filter", NULL, "ADC MONO L ASRC", is_using_asrc },
3357         { "adc mono right filter", NULL, "ADC MONO R ASRC", is_using_asrc },
3358
3359         { "DMIC1", NULL, "DMIC L1" },
3360         { "DMIC1", NULL, "DMIC R1" },
3361         { "DMIC2", NULL, "DMIC L2" },
3362         { "DMIC2", NULL, "DMIC R2" },
3363         { "DMIC3", NULL, "DMIC L3" },
3364         { "DMIC3", NULL, "DMIC R3" },
3365         { "DMIC4", NULL, "DMIC L4" },
3366         { "DMIC4", NULL, "DMIC R4" },
3367
3368         { "DMIC L1", NULL, "DMIC CLK" },
3369         { "DMIC R1", NULL, "DMIC CLK" },
3370         { "DMIC L2", NULL, "DMIC CLK" },
3371         { "DMIC R2", NULL, "DMIC CLK" },
3372         { "DMIC L3", NULL, "DMIC CLK" },
3373         { "DMIC R3", NULL, "DMIC CLK" },
3374         { "DMIC L4", NULL, "DMIC CLK" },
3375         { "DMIC R4", NULL, "DMIC CLK" },
3376
3377         { "DMIC L1", NULL, "DMIC1 power" },
3378         { "DMIC R1", NULL, "DMIC1 power" },
3379         { "DMIC L3", NULL, "DMIC3 power" },
3380         { "DMIC R3", NULL, "DMIC3 power" },
3381         { "DMIC L4", NULL, "DMIC4 power" },
3382         { "DMIC R4", NULL, "DMIC4 power" },
3383
3384         { "BST1", NULL, "IN1P" },
3385         { "BST1", NULL, "IN1N" },
3386         { "BST2", NULL, "IN2P" },
3387         { "BST2", NULL, "IN2N" },
3388
3389         { "IN1P", NULL, "MICBIAS1" },
3390         { "IN1N", NULL, "MICBIAS1" },
3391         { "IN2P", NULL, "MICBIAS1" },
3392         { "IN2N", NULL, "MICBIAS1" },
3393
3394         { "ADC 1", NULL, "BST1" },
3395         { "ADC 1", NULL, "ADC 1 power" },
3396         { "ADC 1", NULL, "ADC1 clock" },
3397         { "ADC 2", NULL, "BST2" },
3398         { "ADC 2", NULL, "ADC 2 power" },
3399         { "ADC 2", NULL, "ADC2 clock" },
3400
3401         { "Stereo1 DMIC Mux", "DMIC1", "DMIC1" },
3402         { "Stereo1 DMIC Mux", "DMIC2", "DMIC2" },
3403         { "Stereo1 DMIC Mux", "DMIC3", "DMIC3" },
3404         { "Stereo1 DMIC Mux", "DMIC4", "DMIC4" },
3405
3406         { "Stereo2 DMIC Mux", "DMIC1", "DMIC1" },
3407         { "Stereo2 DMIC Mux", "DMIC2", "DMIC2" },
3408         { "Stereo2 DMIC Mux", "DMIC3", "DMIC3" },
3409         { "Stereo2 DMIC Mux", "DMIC4", "DMIC4" },
3410
3411         { "Stereo3 DMIC Mux", "DMIC1", "DMIC1" },
3412         { "Stereo3 DMIC Mux", "DMIC2", "DMIC2" },
3413         { "Stereo3 DMIC Mux", "DMIC3", "DMIC3" },
3414         { "Stereo3 DMIC Mux", "DMIC4", "DMIC4" },
3415
3416         { "Stereo4 DMIC Mux", "DMIC1", "DMIC1" },
3417         { "Stereo4 DMIC Mux", "DMIC2", "DMIC2" },
3418         { "Stereo4 DMIC Mux", "DMIC3", "DMIC3" },
3419         { "Stereo4 DMIC Mux", "DMIC4", "DMIC4" },
3420
3421         { "Mono DMIC L Mux", "DMIC1", "DMIC1" },
3422         { "Mono DMIC L Mux", "DMIC2", "DMIC2" },
3423         { "Mono DMIC L Mux", "DMIC3", "DMIC3" },
3424         { "Mono DMIC L Mux", "DMIC4", "DMIC4" },
3425
3426         { "Mono DMIC R Mux", "DMIC1", "DMIC1" },
3427         { "Mono DMIC R Mux", "DMIC2", "DMIC2" },
3428         { "Mono DMIC R Mux", "DMIC3", "DMIC3" },
3429         { "Mono DMIC R Mux", "DMIC4", "DMIC4" },
3430
3431         { "ADC 1_2", NULL, "ADC 1" },
3432         { "ADC 1_2", NULL, "ADC 2" },
3433
3434         { "Stereo1 ADC1 Mux", "DD MIX1", "DD1 MIX" },
3435         { "Stereo1 ADC1 Mux", "ADC1/2", "ADC 1_2" },
3436         { "Stereo1 ADC1 Mux", "Stereo DAC MIX", "Stereo DAC MIX" },
3437
3438         { "Stereo1 ADC2 Mux", "DD MIX1", "DD1 MIX" },
3439         { "Stereo1 ADC2 Mux", "DMIC", "Stereo1 DMIC Mux" },
3440         { "Stereo1 ADC2 Mux", "Stereo DAC MIX", "Stereo DAC MIX" },
3441
3442         { "Stereo2 ADC1 Mux", "DD MIX1", "DD1 MIX" },
3443         { "Stereo2 ADC1 Mux", "ADC1/2", "ADC 1_2" },
3444         { "Stereo2 ADC1 Mux", "Stereo DAC MIX", "Stereo DAC MIX" },
3445
3446         { "Stereo2 ADC2 Mux", "DD MIX1", "DD1 MIX" },
3447         { "Stereo2 ADC2 Mux", "DMIC", "Stereo2 DMIC Mux" },
3448         { "Stereo2 ADC2 Mux", "Stereo DAC MIX", "Stereo DAC MIX" },
3449
3450         { "Stereo3 ADC1 Mux", "DD MIX1", "DD1 MIX" },
3451         { "Stereo3 ADC1 Mux", "ADC1/2", "ADC 1_2" },
3452         { "Stereo3 ADC1 Mux", "Stereo DAC MIX", "Stereo DAC MIX" },
3453
3454         { "Stereo3 ADC2 Mux", "DD MIX1", "DD1 MIX" },
3455         { "Stereo3 ADC2 Mux", "DMIC", "Stereo3 DMIC Mux" },
3456         { "Stereo3 ADC2 Mux", "Stereo DAC MIX", "Stereo DAC MIX" },
3457
3458         { "Stereo4 ADC1 Mux", "DD MIX1", "DD1 MIX" },
3459         { "Stereo4 ADC1 Mux", "ADC1/2", "ADC 1_2" },
3460         { "Stereo4 ADC1 Mux", "DD MIX2", "DD2 MIX" },
3461
3462         { "Stereo4 ADC2 Mux", "DD MIX1", "DD1 MIX" },
3463         { "Stereo4 ADC2 Mux", "DMIC", "Stereo3 DMIC Mux" },
3464         { "Stereo4 ADC2 Mux", "DD MIX2", "DD2 MIX" },
3465
3466         { "Mono ADC2 L Mux", "DD MIX1L", "DD1 MIXL" },
3467         { "Mono ADC2 L Mux", "DMIC", "Mono DMIC L Mux" },
3468         { "Mono ADC2 L Mux", "MONO DAC MIXL", "Mono DAC MIXL" },
3469
3470         { "Mono ADC1 L Mux", "DD MIX1L", "DD1 MIXL" },
3471         { "Mono ADC1 L Mux", "ADC1", "ADC 1" },
3472         { "Mono ADC1 L Mux", "MONO DAC MIXL", "Mono DAC MIXL" },
3473
3474         { "Mono ADC1 R Mux", "DD MIX1R", "DD1 MIXR" },
3475         { "Mono ADC1 R Mux", "ADC2", "ADC 2" },
3476         { "Mono ADC1 R Mux", "MONO DAC MIXR", "Mono DAC MIXR" },
3477
3478         { "Mono ADC2 R Mux", "DD MIX1R", "DD1 MIXR" },
3479         { "Mono ADC2 R Mux", "DMIC", "Mono DMIC R Mux" },
3480         { "Mono ADC2 R Mux", "MONO DAC MIXR", "Mono DAC MIXR" },
3481
3482         { "Sto1 ADC MIXL", "ADC1 Switch", "Stereo1 ADC1 Mux" },
3483         { "Sto1 ADC MIXL", "ADC2 Switch", "Stereo1 ADC2 Mux" },
3484         { "Sto1 ADC MIXR", "ADC1 Switch", "Stereo1 ADC1 Mux" },
3485         { "Sto1 ADC MIXR", "ADC2 Switch", "Stereo1 ADC2 Mux" },
3486
3487         { "Stereo1 ADC MIXL", NULL, "Sto1 ADC MIXL" },
3488         { "Stereo1 ADC MIXL", NULL, "adc stereo1 filter" },
3489         { "Stereo1 ADC MIXR", NULL, "Sto1 ADC MIXR" },
3490         { "Stereo1 ADC MIXR", NULL, "adc stereo1 filter" },
3491         { "adc stereo1 filter", NULL, "PLL1", is_sys_clk_from_pll },
3492
3493         { "Stereo1 ADC MIX", NULL, "Stereo1 ADC MIXL" },
3494         { "Stereo1 ADC MIX", NULL, "Stereo1 ADC MIXR" },
3495
3496         { "Sto2 ADC MIXL", "ADC1 Switch", "Stereo2 ADC1 Mux" },
3497         { "Sto2 ADC MIXL", "ADC2 Switch", "Stereo2 ADC2 Mux" },
3498         { "Sto2 ADC MIXR", "ADC1 Switch", "Stereo2 ADC1 Mux" },
3499         { "Sto2 ADC MIXR", "ADC2 Switch", "Stereo2 ADC2 Mux" },
3500
3501         { "Sto2 ADC LR MIX", NULL, "Sto2 ADC MIXL" },
3502         { "Sto2 ADC LR MIX", NULL, "Sto2 ADC MIXR" },
3503
3504         { "Stereo2 ADC LR Mux", "L", "Sto2 ADC MIXL" },
3505         { "Stereo2 ADC LR Mux", "LR", "Sto2 ADC LR MIX" },
3506
3507         { "Stereo2 ADC MIXL", NULL, "Stereo2 ADC LR Mux" },
3508         { "Stereo2 ADC MIXL", NULL, "adc stereo2 filter" },
3509         { "Stereo2 ADC MIXR", NULL, "Sto2 ADC MIXR" },
3510         { "Stereo2 ADC MIXR", NULL, "adc stereo2 filter" },
3511         { "adc stereo2 filter", NULL, "PLL1", is_sys_clk_from_pll },
3512
3513         { "Stereo2 ADC MIX", NULL, "Stereo2 ADC MIXL" },
3514         { "Stereo2 ADC MIX", NULL, "Stereo2 ADC MIXR" },
3515
3516         { "Sto3 ADC MIXL", "ADC1 Switch", "Stereo3 ADC1 Mux" },
3517         { "Sto3 ADC MIXL", "ADC2 Switch", "Stereo3 ADC2 Mux" },
3518         { "Sto3 ADC MIXR", "ADC1 Switch", "Stereo3 ADC1 Mux" },
3519         { "Sto3 ADC MIXR", "ADC2 Switch", "Stereo3 ADC2 Mux" },
3520
3521         { "Stereo3 ADC MIXL", NULL, "Sto3 ADC MIXL" },
3522         { "Stereo3 ADC MIXL", NULL, "adc stereo3 filter" },
3523         { "Stereo3 ADC MIXR", NULL, "Sto3 ADC MIXR" },
3524         { "Stereo3 ADC MIXR", NULL, "adc stereo3 filter" },
3525         { "adc stereo3 filter", NULL, "PLL1", is_sys_clk_from_pll },
3526
3527         { "Stereo3 ADC MIX", NULL, "Stereo3 ADC MIXL" },
3528         { "Stereo3 ADC MIX", NULL, "Stereo3 ADC MIXR" },
3529
3530         { "Sto4 ADC MIXL", "ADC1 Switch", "Stereo4 ADC1 Mux" },
3531         { "Sto4 ADC MIXL", "ADC2 Switch", "Stereo4 ADC2 Mux" },
3532         { "Sto4 ADC MIXR", "ADC1 Switch", "Stereo4 ADC1 Mux" },
3533         { "Sto4 ADC MIXR", "ADC2 Switch", "Stereo4 ADC2 Mux" },
3534
3535         { "Stereo4 ADC MIXL", NULL, "Sto4 ADC MIXL" },
3536         { "Stereo4 ADC MIXL", NULL, "adc stereo4 filter" },
3537         { "Stereo4 ADC MIXR", NULL, "Sto4 ADC MIXR" },
3538         { "Stereo4 ADC MIXR", NULL, "adc stereo4 filter" },
3539         { "adc stereo4 filter", NULL, "PLL1", is_sys_clk_from_pll },
3540
3541         { "Stereo4 ADC MIX", NULL, "Stereo4 ADC MIXL" },
3542         { "Stereo4 ADC MIX", NULL, "Stereo4 ADC MIXR" },
3543
3544         { "Mono ADC MIXL", "ADC1 Switch", "Mono ADC1 L Mux" },
3545         { "Mono ADC MIXL", "ADC2 Switch", "Mono ADC2 L Mux" },
3546         { "Mono ADC MIXL", NULL, "adc mono left filter" },
3547         { "adc mono left filter", NULL, "PLL1", is_sys_clk_from_pll },
3548
3549         { "Mono ADC MIXR", "ADC1 Switch", "Mono ADC1 R Mux" },
3550         { "Mono ADC MIXR", "ADC2 Switch", "Mono ADC2 R Mux" },
3551         { "Mono ADC MIXR", NULL, "adc mono right filter" },
3552         { "adc mono right filter", NULL, "PLL1", is_sys_clk_from_pll },
3553
3554         { "Mono ADC MIX", NULL, "Mono ADC MIXL" },
3555         { "Mono ADC MIX", NULL, "Mono ADC MIXR" },
3556
3557         { "VAD ADC Mux", "STO1 ADC MIX L", "Stereo1 ADC MIXL" },
3558         { "VAD ADC Mux", "MONO ADC MIX L", "Mono ADC MIXL" },
3559         { "VAD ADC Mux", "MONO ADC MIX R", "Mono ADC MIXR" },
3560         { "VAD ADC Mux", "STO2 ADC MIX L", "Stereo2 ADC MIXL" },
3561         { "VAD ADC Mux", "STO3 ADC MIX L", "Stereo3 ADC MIXL" },
3562
3563         { "IF1 ADC1 Mux", "STO1 ADC MIX", "Stereo1 ADC MIX" },
3564         { "IF1 ADC1 Mux", "OB01", "OB01 Bypass Mux" },
3565         { "IF1 ADC1 Mux", "VAD ADC", "VAD ADC Mux" },
3566
3567         { "IF1 ADC2 Mux", "STO2 ADC MIX", "Stereo2 ADC MIX" },
3568         { "IF1 ADC2 Mux", "OB23", "OB23 Bypass Mux" },
3569
3570         { "IF1 ADC3 Mux", "STO3 ADC MIX", "Stereo3 ADC MIX" },
3571         { "IF1 ADC3 Mux", "MONO ADC MIX", "Mono ADC MIX" },
3572         { "IF1 ADC3 Mux", "OB45", "OB45" },
3573
3574         { "IF1 ADC4 Mux", "STO4 ADC MIX", "Stereo4 ADC MIX" },
3575         { "IF1 ADC4 Mux", "OB67", "OB67" },
3576         { "IF1 ADC4 Mux", "OB01", "OB01 Bypass Mux" },
3577
3578         { "IF1 ADC1 Swap Mux", "L/R", "IF1 ADC1 Mux" },
3579         { "IF1 ADC1 Swap Mux", "R/L", "IF1 ADC1 Mux" },
3580         { "IF1 ADC1 Swap Mux", "L/L", "IF1 ADC1 Mux" },
3581         { "IF1 ADC1 Swap Mux", "R/R", "IF1 ADC1 Mux" },
3582
3583         { "IF1 ADC2 Swap Mux", "L/R", "IF1 ADC2 Mux" },
3584         { "IF1 ADC2 Swap Mux", "R/L", "IF1 ADC2 Mux" },
3585         { "IF1 ADC2 Swap Mux", "L/L", "IF1 ADC2 Mux" },
3586         { "IF1 ADC2 Swap Mux", "R/R", "IF1 ADC2 Mux" },
3587
3588         { "IF1 ADC3 Swap Mux", "L/R", "IF1 ADC3 Mux" },
3589         { "IF1 ADC3 Swap Mux", "R/L", "IF1 ADC3 Mux" },
3590         { "IF1 ADC3 Swap Mux", "L/L", "IF1 ADC3 Mux" },
3591         { "IF1 ADC3 Swap Mux", "R/R", "IF1 ADC3 Mux" },
3592
3593         { "IF1 ADC4 Swap Mux", "L/R", "IF1 ADC4 Mux" },
3594         { "IF1 ADC4 Swap Mux", "R/L", "IF1 ADC4 Mux" },
3595         { "IF1 ADC4 Swap Mux", "L/L", "IF1 ADC4 Mux" },
3596         { "IF1 ADC4 Swap Mux", "R/R", "IF1 ADC4 Mux" },
3597
3598         { "IF1 ADC", NULL, "IF1 ADC1 Swap Mux" },
3599         { "IF1 ADC", NULL, "IF1 ADC2 Swap Mux" },
3600         { "IF1 ADC", NULL, "IF1 ADC3 Swap Mux" },
3601         { "IF1 ADC", NULL, "IF1 ADC4 Swap Mux" },
3602
3603         { "IF1 ADC TDM Swap Mux", "1/2/3/4", "IF1 ADC" },
3604         { "IF1 ADC TDM Swap Mux", "2/1/3/4", "IF1 ADC" },
3605         { "IF1 ADC TDM Swap Mux", "2/3/1/4", "IF1 ADC" },
3606         { "IF1 ADC TDM Swap Mux", "4/1/2/3", "IF1 ADC" },
3607         { "IF1 ADC TDM Swap Mux", "1/3/2/4", "IF1 ADC" },
3608         { "IF1 ADC TDM Swap Mux", "1/4/2/3", "IF1 ADC" },
3609         { "IF1 ADC TDM Swap Mux", "3/1/2/4", "IF1 ADC" },
3610         { "IF1 ADC TDM Swap Mux", "3/4/1/2", "IF1 ADC" },
3611
3612         { "AIF1TX", NULL, "I2S1" },
3613         { "AIF1TX", NULL, "IF1 ADC TDM Swap Mux" },
3614
3615         { "IF2 ADC1 Mux", "STO1 ADC MIX", "Stereo1 ADC MIX" },
3616         { "IF2 ADC1 Mux", "OB01", "OB01 Bypass Mux" },
3617         { "IF2 ADC1 Mux", "VAD ADC", "VAD ADC Mux" },
3618
3619         { "IF2 ADC2 Mux", "STO2 ADC MIX", "Stereo2 ADC MIX" },
3620         { "IF2 ADC2 Mux", "OB23", "OB23 Bypass Mux" },
3621
3622         { "IF2 ADC3 Mux", "STO3 ADC MIX", "Stereo3 ADC MIX" },
3623         { "IF2 ADC3 Mux", "MONO ADC MIX", "Mono ADC MIX" },
3624         { "IF2 ADC3 Mux", "OB45", "OB45" },
3625
3626         { "IF2 ADC4 Mux", "STO4 ADC MIX", "Stereo4 ADC MIX" },
3627         { "IF2 ADC4 Mux", "OB67", "OB67" },
3628         { "IF2 ADC4 Mux", "OB01", "OB01 Bypass Mux" },
3629
3630         { "IF2 ADC1 Swap Mux", "L/R", "IF2 ADC1 Mux" },
3631         { "IF2 ADC1 Swap Mux", "R/L", "IF2 ADC1 Mux" },
3632         { "IF2 ADC1 Swap Mux", "L/L", "IF2 ADC1 Mux" },
3633         { "IF2 ADC1 Swap Mux", "R/R", "IF2 ADC1 Mux" },
3634
3635         { "IF2 ADC2 Swap Mux", "L/R", "IF2 ADC2 Mux" },
3636         { "IF2 ADC2 Swap Mux", "R/L", "IF2 ADC2 Mux" },
3637         { "IF2 ADC2 Swap Mux", "L/L", "IF2 ADC2 Mux" },
3638         { "IF2 ADC2 Swap Mux", "R/R", "IF2 ADC2 Mux" },
3639
3640         { "IF2 ADC3 Swap Mux", "L/R", "IF2 ADC3 Mux" },
3641         { "IF2 ADC3 Swap Mux", "R/L", "IF2 ADC3 Mux" },
3642         { "IF2 ADC3 Swap Mux", "L/L", "IF2 ADC3 Mux" },
3643         { "IF2 ADC3 Swap Mux", "R/R", "IF2 ADC3 Mux" },
3644
3645         { "IF2 ADC4 Swap Mux", "L/R", "IF2 ADC4 Mux" },
3646         { "IF2 ADC4 Swap Mux", "R/L", "IF2 ADC4 Mux" },
3647         { "IF2 ADC4 Swap Mux", "L/L", "IF2 ADC4 Mux" },
3648         { "IF2 ADC4 Swap Mux", "R/R", "IF2 ADC4 Mux" },
3649
3650         { "IF2 ADC", NULL, "IF2 ADC1 Swap Mux" },
3651         { "IF2 ADC", NULL, "IF2 ADC2 Swap Mux" },
3652         { "IF2 ADC", NULL, "IF2 ADC3 Swap Mux" },
3653         { "IF2 ADC", NULL, "IF2 ADC4 Swap Mux" },
3654
3655         { "IF2 ADC TDM Swap Mux", "1/2/3/4", "IF2 ADC" },
3656         { "IF2 ADC TDM Swap Mux", "2/1/3/4", "IF2 ADC" },
3657         { "IF2 ADC TDM Swap Mux", "3/1/2/4", "IF2 ADC" },
3658         { "IF2 ADC TDM Swap Mux", "4/1/2/3", "IF2 ADC" },
3659         { "IF2 ADC TDM Swap Mux", "1/3/2/4", "IF2 ADC" },
3660         { "IF2 ADC TDM Swap Mux", "1/4/2/3", "IF2 ADC" },
3661         { "IF2 ADC TDM Swap Mux", "2/3/1/4", "IF2 ADC" },
3662         { "IF2 ADC TDM Swap Mux", "3/4/1/2", "IF2 ADC" },
3663
3664         { "AIF2TX", NULL, "I2S2" },
3665         { "AIF2TX", NULL, "IF2 ADC TDM Swap Mux" },
3666
3667         { "IF3 ADC Mux", "STO1 ADC MIX", "Stereo1 ADC MIX" },
3668         { "IF3 ADC Mux", "STO2 ADC MIX", "Stereo2 ADC MIX" },
3669         { "IF3 ADC Mux", "STO3 ADC MIX", "Stereo3 ADC MIX" },
3670         { "IF3 ADC Mux", "STO4 ADC MIX", "Stereo4 ADC MIX" },
3671         { "IF3 ADC Mux", "MONO ADC MIX", "Mono ADC MIX" },
3672         { "IF3 ADC Mux", "OB01", "OB01 Bypass Mux" },
3673         { "IF3 ADC Mux", "OB23", "OB23 Bypass Mux" },
3674         { "IF3 ADC Mux", "VAD ADC", "VAD ADC Mux" },
3675
3676         { "AIF3TX", NULL, "I2S3" },
3677         { "AIF3TX", NULL, "IF3 ADC Mux" },
3678
3679         { "IF4 ADC Mux", "STO1 ADC MIX", "Stereo1 ADC MIX" },
3680         { "IF4 ADC Mux", "STO2 ADC MIX", "Stereo2 ADC MIX" },
3681         { "IF4 ADC Mux", "STO3 ADC MIX", "Stereo3 ADC MIX" },
3682         { "IF4 ADC Mux", "STO4 ADC MIX", "Stereo4 ADC MIX" },
3683         { "IF4 ADC Mux", "MONO ADC MIX", "Mono ADC MIX" },
3684         { "IF4 ADC Mux", "OB01", "OB01 Bypass Mux" },
3685         { "IF4 ADC Mux", "OB23", "OB23 Bypass Mux" },
3686         { "IF4 ADC Mux", "VAD ADC", "VAD ADC Mux" },
3687
3688         { "AIF4TX", NULL, "I2S4" },
3689         { "AIF4TX", NULL, "IF4 ADC Mux" },
3690
3691         { "SLB ADC1 Mux", "STO1 ADC MIX", "Stereo1 ADC MIX" },
3692         { "SLB ADC1 Mux", "OB01", "OB01 Bypass Mux" },
3693         { "SLB ADC1 Mux", "VAD ADC", "VAD ADC Mux" },
3694
3695         { "SLB ADC2 Mux", "STO2 ADC MIX", "Stereo2 ADC MIX" },
3696         { "SLB ADC2 Mux", "OB23", "OB23 Bypass Mux" },
3697
3698         { "SLB ADC3 Mux", "STO3 ADC MIX", "Stereo3 ADC MIX" },
3699         { "SLB ADC3 Mux", "MONO ADC MIX", "Mono ADC MIX" },
3700         { "SLB ADC3 Mux", "OB45", "OB45" },
3701
3702         { "SLB ADC4 Mux", "STO4 ADC MIX", "Stereo4 ADC MIX" },
3703         { "SLB ADC4 Mux", "OB67", "OB67" },
3704         { "SLB ADC4 Mux", "OB01", "OB01 Bypass Mux" },
3705
3706         { "SLBTX", NULL, "SLB" },
3707         { "SLBTX", NULL, "SLB ADC1 Mux" },
3708         { "SLBTX", NULL, "SLB ADC2 Mux" },
3709         { "SLBTX", NULL, "SLB ADC3 Mux" },
3710         { "SLBTX", NULL, "SLB ADC4 Mux" },
3711
3712         { "DSPTX", NULL, "IB01 Bypass Mux" },
3713
3714         { "IB01 Mux", "IF1 DAC 01", "IF1 DAC01" },
3715         { "IB01 Mux", "IF2 DAC 01", "IF2 DAC01" },
3716         { "IB01 Mux", "SLB DAC 01", "SLB DAC01" },
3717         { "IB01 Mux", "STO1 ADC MIX", "Stereo1 ADC MIX" },
3718         /* The IB01 Mux controls the source for InBound0 and InBound1.
3719          * When the mux option "VAD ADC/DAC1 FS" is selected, "VAD ADC" goes to
3720          * InBound0 and "DAC1 FS" goes to InBound1. "VAD ADC" is used for
3721          * hotwording. "DAC1 FS" is not used currently.
3722          *
3723          * Creating a common widget node for "VAD ADC" + "DAC1 FS" and
3724          * connecting the common widget to IB01 Mux causes the issue where
3725          * there is an active path going from system playback -> "DAC1 FS" ->
3726          * IB01 Mux -> DSP Buffer -> hotword stream. This wrong path confuses
3727          * DAPM. Therefore "DAC1 FS" is ignored for now.
3728          */
3729         { "IB01 Mux", "VAD ADC/DAC1 FS", "VAD ADC Mux" },
3730
3731         { "IB01 Bypass Mux", "Bypass", "IB01 Mux" },
3732         { "IB01 Bypass Mux", "Pass SRC", "IB01 Mux" },
3733
3734         { "IB23 Mux", "IF1 DAC 23", "IF1 DAC23" },
3735         { "IB23 Mux", "IF2 DAC 23", "IF2 DAC23" },
3736         { "IB23 Mux", "SLB DAC 23", "SLB DAC23" },
3737         { "IB23 Mux", "STO2 ADC MIX", "Stereo2 ADC MIX" },
3738         { "IB23 Mux", "DAC1 FS", "DAC1 FS" },
3739         { "IB23 Mux", "IF4 DAC", "IF4 DAC" },
3740
3741         { "IB23 Bypass Mux", "Bypass", "IB23 Mux" },
3742         { "IB23 Bypass Mux", "Pass SRC", "IB23 Mux" },
3743
3744         { "IB45 Mux", "IF1 DAC 45", "IF1 DAC45" },
3745         { "IB45 Mux", "IF2 DAC 45", "IF2 DAC45" },
3746         { "IB45 Mux", "SLB DAC 45", "SLB DAC45" },
3747         { "IB45 Mux", "STO3 ADC MIX", "Stereo3 ADC MIX" },
3748         { "IB45 Mux", "IF3 DAC", "IF3 DAC" },
3749
3750         { "IB45 Bypass Mux", "Bypass", "IB45 Mux" },
3751         { "IB45 Bypass Mux", "Pass SRC", "IB45 Mux" },
3752
3753         { "IB6 Mux", "IF1 DAC 6", "IF1 DAC6 Mux" },
3754         { "IB6 Mux", "IF2 DAC 6", "IF2 DAC6 Mux" },
3755         { "IB6 Mux", "SLB DAC 6", "SLB DAC6" },
3756         { "IB6 Mux", "STO4 ADC MIX L", "Stereo4 ADC MIXL" },
3757         { "IB6 Mux", "IF4 DAC L", "IF4 DAC L" },
3758         { "IB6 Mux", "STO1 ADC MIX L", "Stereo1 ADC MIXL" },
3759         { "IB6 Mux", "STO2 ADC MIX L", "Stereo2 ADC MIXL" },
3760         { "IB6 Mux", "STO3 ADC MIX L", "Stereo3 ADC MIXL" },
3761
3762         { "IB7 Mux", "IF1 DAC 7", "IF1 DAC7 Mux" },
3763         { "IB7 Mux", "IF2 DAC 7", "IF2 DAC7 Mux" },
3764         { "IB7 Mux", "SLB DAC 7", "SLB DAC7" },
3765         { "IB7 Mux", "STO4 ADC MIX R", "Stereo4 ADC MIXR" },
3766         { "IB7 Mux", "IF4 DAC R", "IF4 DAC R" },
3767         { "IB7 Mux", "STO1 ADC MIX R", "Stereo1 ADC MIXR" },
3768         { "IB7 Mux", "STO2 ADC MIX R", "Stereo2 ADC MIXR" },
3769         { "IB7 Mux", "STO3 ADC MIX R", "Stereo3 ADC MIXR" },
3770
3771         { "IB8 Mux", "STO1 ADC MIX L", "Stereo1 ADC MIXL" },
3772         { "IB8 Mux", "STO2 ADC MIX L", "Stereo2 ADC MIXL" },
3773         { "IB8 Mux", "STO3 ADC MIX L", "Stereo3 ADC MIXL" },
3774         { "IB8 Mux", "STO4 ADC MIX L", "Stereo4 ADC MIXL" },
3775         { "IB8 Mux", "MONO ADC MIX L", "Mono ADC MIXL" },
3776         { "IB8 Mux", "DACL1 FS", "DAC1 MIXL" },
3777
3778         { "IB9 Mux", "STO1 ADC MIX R", "Stereo1 ADC MIXR" },
3779         { "IB9 Mux", "STO2 ADC MIX R", "Stereo2 ADC MIXR" },
3780         { "IB9 Mux", "STO3 ADC MIX R", "Stereo3 ADC MIXR" },
3781         { "IB9 Mux", "STO4 ADC MIX R", "Stereo4 ADC MIXR" },
3782         { "IB9 Mux", "MONO ADC MIX R", "Mono ADC MIXR" },
3783         { "IB9 Mux", "DACR1 FS", "DAC1 MIXR" },
3784         { "IB9 Mux", "DAC1 FS", "DAC1 FS" },
3785
3786         { "OB01 MIX", "IB01 Switch", "IB01 Bypass Mux" },
3787         { "OB01 MIX", "IB23 Switch", "IB23 Bypass Mux" },
3788         { "OB01 MIX", "IB45 Switch", "IB45 Bypass Mux" },
3789         { "OB01 MIX", "IB6 Switch", "IB6 Mux" },
3790         { "OB01 MIX", "IB7 Switch", "IB7 Mux" },
3791         { "OB01 MIX", "IB8 Switch", "IB8 Mux" },
3792         { "OB01 MIX", "IB9 Switch", "IB9 Mux" },
3793
3794         { "OB23 MIX", "IB01 Switch", "IB01 Bypass Mux" },
3795         { "OB23 MIX", "IB23 Switch", "IB23 Bypass Mux" },
3796         { "OB23 MIX", "IB45 Switch", "IB45 Bypass Mux" },
3797         { "OB23 MIX", "IB6 Switch", "IB6 Mux" },
3798         { "OB23 MIX", "IB7 Switch", "IB7 Mux" },
3799         { "OB23 MIX", "IB8 Switch", "IB8 Mux" },
3800         { "OB23 MIX", "IB9 Switch", "IB9 Mux" },
3801
3802         { "OB4 MIX", "IB01 Switch", "IB01 Bypass Mux" },
3803         { "OB4 MIX", "IB23 Switch", "IB23 Bypass Mux" },
3804         { "OB4 MIX", "IB45 Switch", "IB45 Bypass Mux" },
3805         { "OB4 MIX", "IB6 Switch", "IB6 Mux" },
3806         { "OB4 MIX", "IB7 Switch", "IB7 Mux" },
3807         { "OB4 MIX", "IB8 Switch", "IB8 Mux" },
3808         { "OB4 MIX", "IB9 Switch", "IB9 Mux" },
3809
3810         { "OB5 MIX", "IB01 Switch", "IB01 Bypass Mux" },
3811         { "OB5 MIX", "IB23 Switch", "IB23 Bypass Mux" },
3812         { "OB5 MIX", "IB45 Switch", "IB45 Bypass Mux" },
3813         { "OB5 MIX", "IB6 Switch", "IB6 Mux" },
3814         { "OB5 MIX", "IB7 Switch", "IB7 Mux" },
3815         { "OB5 MIX", "IB8 Switch", "IB8 Mux" },
3816         { "OB5 MIX", "IB9 Switch", "IB9 Mux" },
3817
3818         { "OB6 MIX", "IB01 Switch", "IB01 Bypass Mux" },
3819         { "OB6 MIX", "IB23 Switch", "IB23 Bypass Mux" },
3820         { "OB6 MIX", "IB45 Switch", "IB45 Bypass Mux" },
3821         { "OB6 MIX", "IB6 Switch", "IB6 Mux" },
3822         { "OB6 MIX", "IB7 Switch", "IB7 Mux" },
3823         { "OB6 MIX", "IB8 Switch", "IB8 Mux" },
3824         { "OB6 MIX", "IB9 Switch", "IB9 Mux" },
3825
3826         { "OB7 MIX", "IB01 Switch", "IB01 Bypass Mux" },
3827         { "OB7 MIX", "IB23 Switch", "IB23 Bypass Mux" },
3828         { "OB7 MIX", "IB45 Switch", "IB45 Bypass Mux" },
3829         { "OB7 MIX", "IB6 Switch", "IB6 Mux" },
3830         { "OB7 MIX", "IB7 Switch", "IB7 Mux" },
3831         { "OB7 MIX", "IB8 Switch", "IB8 Mux" },
3832         { "OB7 MIX", "IB9 Switch", "IB9 Mux" },
3833
3834         { "OB01 Bypass Mux", "Bypass", "OB01 MIX" },
3835         { "OB01 Bypass Mux", "Pass SRC", "OB01 MIX" },
3836         { "OB23 Bypass Mux", "Bypass", "OB23 MIX" },
3837         { "OB23 Bypass Mux", "Pass SRC", "OB23 MIX" },
3838
3839         { "OutBound2", NULL, "OB23 Bypass Mux" },
3840         { "OutBound3", NULL, "OB23 Bypass Mux" },
3841         { "OutBound4", NULL, "OB4 MIX" },
3842         { "OutBound5", NULL, "OB5 MIX" },
3843         { "OutBound6", NULL, "OB6 MIX" },
3844         { "OutBound7", NULL, "OB7 MIX" },
3845
3846         { "OB45", NULL, "OutBound4" },
3847         { "OB45", NULL, "OutBound5" },
3848         { "OB67", NULL, "OutBound6" },
3849         { "OB67", NULL, "OutBound7" },
3850
3851         { "IF1 DAC0", NULL, "AIF1RX" },
3852         { "IF1 DAC1", NULL, "AIF1RX" },
3853         { "IF1 DAC2", NULL, "AIF1RX" },
3854         { "IF1 DAC3", NULL, "AIF1RX" },
3855         { "IF1 DAC4", NULL, "AIF1RX" },
3856         { "IF1 DAC5", NULL, "AIF1RX" },
3857         { "IF1 DAC6", NULL, "AIF1RX" },
3858         { "IF1 DAC7", NULL, "AIF1RX" },
3859         { "IF1 DAC0", NULL, "I2S1" },
3860         { "IF1 DAC1", NULL, "I2S1" },
3861         { "IF1 DAC2", NULL, "I2S1" },
3862         { "IF1 DAC3", NULL, "I2S1" },
3863         { "IF1 DAC4", NULL, "I2S1" },
3864         { "IF1 DAC5", NULL, "I2S1" },
3865         { "IF1 DAC6", NULL, "I2S1" },
3866         { "IF1 DAC7", NULL, "I2S1" },
3867
3868         { "IF1 DAC0 Mux", "Slot0", "IF1 DAC0" },
3869         { "IF1 DAC0 Mux", "Slot1", "IF1 DAC1" },
3870         { "IF1 DAC0 Mux", "Slot2", "IF1 DAC2" },
3871         { "IF1 DAC0 Mux", "Slot3", "IF1 DAC3" },
3872         { "IF1 DAC0 Mux", "Slot4", "IF1 DAC4" },
3873         { "IF1 DAC0 Mux", "Slot5", "IF1 DAC5" },
3874         { "IF1 DAC0 Mux", "Slot6", "IF1 DAC6" },
3875         { "IF1 DAC0 Mux", "Slot7", "IF1 DAC7" },
3876
3877         { "IF1 DAC1 Mux", "Slot0", "IF1 DAC0" },
3878         { "IF1 DAC1 Mux", "Slot1", "IF1 DAC1" },
3879         { "IF1 DAC1 Mux", "Slot2", "IF1 DAC2" },
3880         { "IF1 DAC1 Mux", "Slot3", "IF1 DAC3" },
3881         { "IF1 DAC1 Mux", "Slot4", "IF1 DAC4" },
3882         { "IF1 DAC1 Mux", "Slot5", "IF1 DAC5" },
3883         { "IF1 DAC1 Mux", "Slot6", "IF1 DAC6" },
3884         { "IF1 DAC1 Mux", "Slot7", "IF1 DAC7" },
3885
3886         { "IF1 DAC2 Mux", "Slot0", "IF1 DAC0" },
3887         { "IF1 DAC2 Mux", "Slot1", "IF1 DAC1" },
3888         { "IF1 DAC2 Mux", "Slot2", "IF1 DAC2" },
3889         { "IF1 DAC2 Mux", "Slot3", "IF1 DAC3" },
3890         { "IF1 DAC2 Mux", "Slot4", "IF1 DAC4" },
3891         { "IF1 DAC2 Mux", "Slot5", "IF1 DAC5" },
3892         { "IF1 DAC2 Mux", "Slot6", "IF1 DAC6" },
3893         { "IF1 DAC2 Mux", "Slot7", "IF1 DAC7" },
3894
3895         { "IF1 DAC3 Mux", "Slot0", "IF1 DAC0" },
3896         { "IF1 DAC3 Mux", "Slot1", "IF1 DAC1" },
3897         { "IF1 DAC3 Mux", "Slot2", "IF1 DAC2" },
3898         { "IF1 DAC3 Mux", "Slot3", "IF1 DAC3" },
3899         { "IF1 DAC3 Mux", "Slot4", "IF1 DAC4" },
3900         { "IF1 DAC3 Mux", "Slot5", "IF1 DAC5" },
3901         { "IF1 DAC3 Mux", "Slot6", "IF1 DAC6" },
3902         { "IF1 DAC3 Mux", "Slot7", "IF1 DAC7" },
3903
3904         { "IF1 DAC4 Mux", "Slot0", "IF1 DAC0" },
3905         { "IF1 DAC4 Mux", "Slot1", "IF1 DAC1" },
3906         { "IF1 DAC4 Mux", "Slot2", "IF1 DAC2" },
3907         { "IF1 DAC4 Mux", "Slot3", "IF1 DAC3" },
3908         { "IF1 DAC4 Mux", "Slot4", "IF1 DAC4" },
3909         { "IF1 DAC4 Mux", "Slot5", "IF1 DAC5" },
3910         { "IF1 DAC4 Mux", "Slot6", "IF1 DAC6" },
3911         { "IF1 DAC4 Mux", "Slot7", "IF1 DAC7" },
3912
3913         { "IF1 DAC5 Mux", "Slot0", "IF1 DAC0" },
3914         { "IF1 DAC5 Mux", "Slot1", "IF1 DAC1" },
3915         { "IF1 DAC5 Mux", "Slot2", "IF1 DAC2" },
3916         { "IF1 DAC5 Mux", "Slot3", "IF1 DAC3" },
3917         { "IF1 DAC5 Mux", "Slot4", "IF1 DAC4" },
3918         { "IF1 DAC5 Mux", "Slot5", "IF1 DAC5" },
3919         { "IF1 DAC5 Mux", "Slot6", "IF1 DAC6" },
3920         { "IF1 DAC5 Mux", "Slot7", "IF1 DAC7" },
3921
3922         { "IF1 DAC6 Mux", "Slot0", "IF1 DAC0" },
3923         { "IF1 DAC6 Mux", "Slot1", "IF1 DAC1" },
3924         { "IF1 DAC6 Mux", "Slot2", "IF1 DAC2" },
3925         { "IF1 DAC6 Mux", "Slot3", "IF1 DAC3" },
3926         { "IF1 DAC6 Mux", "Slot4", "IF1 DAC4" },
3927         { "IF1 DAC6 Mux", "Slot5", "IF1 DAC5" },
3928         { "IF1 DAC6 Mux", "Slot6", "IF1 DAC6" },
3929         { "IF1 DAC6 Mux", "Slot7", "IF1 DAC7" },
3930
3931         { "IF1 DAC7 Mux", "Slot0", "IF1 DAC0" },
3932         { "IF1 DAC7 Mux", "Slot1", "IF1 DAC1" },
3933         { "IF1 DAC7 Mux", "Slot2", "IF1 DAC2" },
3934         { "IF1 DAC7 Mux", "Slot3", "IF1 DAC3" },
3935         { "IF1 DAC7 Mux", "Slot4", "IF1 DAC4" },
3936         { "IF1 DAC7 Mux", "Slot5", "IF1 DAC5" },
3937         { "IF1 DAC7 Mux", "Slot6", "IF1 DAC6" },
3938         { "IF1 DAC7 Mux", "Slot7", "IF1 DAC7" },
3939
3940         { "IF1 DAC01", NULL, "IF1 DAC0 Mux" },
3941         { "IF1 DAC01", NULL, "IF1 DAC1 Mux" },
3942         { "IF1 DAC23", NULL, "IF1 DAC2 Mux" },
3943         { "IF1 DAC23", NULL, "IF1 DAC3 Mux" },
3944         { "IF1 DAC45", NULL, "IF1 DAC4 Mux" },
3945         { "IF1 DAC45", NULL, "IF1 DAC5 Mux" },
3946         { "IF1 DAC67", NULL, "IF1 DAC6 Mux" },
3947         { "IF1 DAC67", NULL, "IF1 DAC7 Mux" },
3948
3949         { "IF2 DAC0", NULL, "AIF2RX" },
3950         { "IF2 DAC1", NULL, "AIF2RX" },
3951         { "IF2 DAC2", NULL, "AIF2RX" },
3952         { "IF2 DAC3", NULL, "AIF2RX" },
3953         { "IF2 DAC4", NULL, "AIF2RX" },
3954         { "IF2 DAC5", NULL, "AIF2RX" },
3955         { "IF2 DAC6", NULL, "AIF2RX" },
3956         { "IF2 DAC7", NULL, "AIF2RX" },
3957         { "IF2 DAC0", NULL, "I2S2" },
3958         { "IF2 DAC1", NULL, "I2S2" },
3959         { "IF2 DAC2", NULL, "I2S2" },
3960         { "IF2 DAC3", NULL, "I2S2" },
3961         { "IF2 DAC4", NULL, "I2S2" },
3962         { "IF2 DAC5", NULL, "I2S2" },
3963         { "IF2 DAC6", NULL, "I2S2" },
3964         { "IF2 DAC7", NULL, "I2S2" },
3965
3966         { "IF2 DAC0 Mux", "Slot0", "IF2 DAC0" },
3967         { "IF2 DAC0 Mux", "Slot1", "IF2 DAC1" },
3968         { "IF2 DAC0 Mux", "Slot2", "IF2 DAC2" },
3969         { "IF2 DAC0 Mux", "Slot3", "IF2 DAC3" },
3970         { "IF2 DAC0 Mux", "Slot4", "IF2 DAC4" },
3971         { "IF2 DAC0 Mux", "Slot5", "IF2 DAC5" },
3972         { "IF2 DAC0 Mux", "Slot6", "IF2 DAC6" },
3973         { "IF2 DAC0 Mux", "Slot7", "IF2 DAC7" },
3974
3975         { "IF2 DAC1 Mux", "Slot0", "IF2 DAC0" },
3976         { "IF2 DAC1 Mux", "Slot1", "IF2 DAC1" },
3977         { "IF2 DAC1 Mux", "Slot2", "IF2 DAC2" },
3978         { "IF2 DAC1 Mux", "Slot3", "IF2 DAC3" },
3979         { "IF2 DAC1 Mux", "Slot4", "IF2 DAC4" },
3980         { "IF2 DAC1 Mux", "Slot5", "IF2 DAC5" },
3981         { "IF2 DAC1 Mux", "Slot6", "IF2 DAC6" },
3982         { "IF2 DAC1 Mux", "Slot7", "IF2 DAC7" },
3983
3984         { "IF2 DAC2 Mux", "Slot0", "IF2 DAC0" },
3985         { "IF2 DAC2 Mux", "Slot1", "IF2 DAC1" },
3986         { "IF2 DAC2 Mux", "Slot2", "IF2 DAC2" },
3987         { "IF2 DAC2 Mux", "Slot3", "IF2 DAC3" },
3988         { "IF2 DAC2 Mux", "Slot4", "IF2 DAC4" },
3989         { "IF2 DAC2 Mux", "Slot5", "IF2 DAC5" },
3990         { "IF2 DAC2 Mux", "Slot6", "IF2 DAC6" },
3991         { "IF2 DAC2 Mux", "Slot7", "IF2 DAC7" },
3992
3993         { "IF2 DAC3 Mux", "Slot0", "IF2 DAC0" },
3994         { "IF2 DAC3 Mux", "Slot1", "IF2 DAC1" },
3995         { "IF2 DAC3 Mux", "Slot2", "IF2 DAC2" },
3996         { "IF2 DAC3 Mux", "Slot3", "IF2 DAC3" },
3997         { "IF2 DAC3 Mux", "Slot4", "IF2 DAC4" },
3998         { "IF2 DAC3 Mux", "Slot5", "IF2 DAC5" },
3999         { "IF2 DAC3 Mux", "Slot6", "IF2 DAC6" },
4000         { "IF2 DAC3 Mux", "Slot7", "IF2 DAC7" },
4001
4002         { "IF2 DAC4 Mux", "Slot0", "IF2 DAC0" },
4003         { "IF2 DAC4 Mux", "Slot1", "IF2 DAC1" },
4004         { "IF2 DAC4 Mux", "Slot2", "IF2 DAC2" },
4005         { "IF2 DAC4 Mux", "Slot3", "IF2 DAC3" },
4006         { "IF2 DAC4 Mux", "Slot4", "IF2 DAC4" },
4007         { "IF2 DAC4 Mux", "Slot5", "IF2 DAC5" },
4008         { "IF2 DAC4 Mux", "Slot6", "IF2 DAC6" },
4009         { "IF2 DAC4 Mux", "Slot7", "IF2 DAC7" },
4010
4011         { "IF2 DAC5 Mux", "Slot0", "IF2 DAC0" },
4012         { "IF2 DAC5 Mux", "Slot1", "IF2 DAC1" },
4013         { "IF2 DAC5 Mux", "Slot2", "IF2 DAC2" },
4014         { "IF2 DAC5 Mux", "Slot3", "IF2 DAC3" },
4015         { "IF2 DAC5 Mux", "Slot4", "IF2 DAC4" },
4016         { "IF2 DAC5 Mux", "Slot5", "IF2 DAC5" },
4017         { "IF2 DAC5 Mux", "Slot6", "IF2 DAC6" },
4018         { "IF2 DAC5 Mux", "Slot7", "IF2 DAC7" },
4019
4020         { "IF2 DAC6 Mux", "Slot0", "IF2 DAC0" },
4021         { "IF2 DAC6 Mux", "Slot1", "IF2 DAC1" },
4022         { "IF2 DAC6 Mux", "Slot2", "IF2 DAC2" },
4023         { "IF2 DAC6 Mux", "Slot3", "IF2 DAC3" },
4024         { "IF2 DAC6 Mux", "Slot4", "IF2 DAC4" },
4025         { "IF2 DAC6 Mux", "Slot5", "IF2 DAC5" },
4026         { "IF2 DAC6 Mux", "Slot6", "IF2 DAC6" },
4027         { "IF2 DAC6 Mux", "Slot7", "IF2 DAC7" },
4028
4029         { "IF2 DAC7 Mux", "Slot0", "IF2 DAC0" },
4030         { "IF2 DAC7 Mux", "Slot1", "IF2 DAC1" },
4031         { "IF2 DAC7 Mux", "Slot2", "IF2 DAC2" },
4032         { "IF2 DAC7 Mux", "Slot3", "IF2 DAC3" },
4033         { "IF2 DAC7 Mux", "Slot4", "IF2 DAC4" },
4034         { "IF2 DAC7 Mux", "Slot5", "IF2 DAC5" },
4035         { "IF2 DAC7 Mux", "Slot6", "IF2 DAC6" },
4036         { "IF2 DAC7 Mux", "Slot7", "IF2 DAC7" },
4037
4038         { "IF2 DAC01", NULL, "IF2 DAC0 Mux" },
4039         { "IF2 DAC01", NULL, "IF2 DAC1 Mux" },
4040         { "IF2 DAC23", NULL, "IF2 DAC2 Mux" },
4041         { "IF2 DAC23", NULL, "IF2 DAC3 Mux" },
4042         { "IF2 DAC45", NULL, "IF2 DAC4 Mux" },
4043         { "IF2 DAC45", NULL, "IF2 DAC5 Mux" },
4044         { "IF2 DAC67", NULL, "IF2 DAC6 Mux" },
4045         { "IF2 DAC67", NULL, "IF2 DAC7 Mux" },
4046
4047         { "IF3 DAC", NULL, "AIF3RX" },
4048         { "IF3 DAC", NULL, "I2S3" },
4049
4050         { "IF4 DAC", NULL, "AIF4RX" },
4051         { "IF4 DAC", NULL, "I2S4" },
4052
4053         { "IF3 DAC L", NULL, "IF3 DAC" },
4054         { "IF3 DAC R", NULL, "IF3 DAC" },
4055
4056         { "IF4 DAC L", NULL, "IF4 DAC" },
4057         { "IF4 DAC R", NULL, "IF4 DAC" },
4058
4059         { "SLB DAC0", NULL, "SLBRX" },
4060         { "SLB DAC1", NULL, "SLBRX" },
4061         { "SLB DAC2", NULL, "SLBRX" },
4062         { "SLB DAC3", NULL, "SLBRX" },
4063         { "SLB DAC4", NULL, "SLBRX" },
4064         { "SLB DAC5", NULL, "SLBRX" },
4065         { "SLB DAC6", NULL, "SLBRX" },
4066         { "SLB DAC7", NULL, "SLBRX" },
4067         { "SLB DAC0", NULL, "SLB" },
4068         { "SLB DAC1", NULL, "SLB" },
4069         { "SLB DAC2", NULL, "SLB" },
4070         { "SLB DAC3", NULL, "SLB" },
4071         { "SLB DAC4", NULL, "SLB" },
4072         { "SLB DAC5", NULL, "SLB" },
4073         { "SLB DAC6", NULL, "SLB" },
4074         { "SLB DAC7", NULL, "SLB" },
4075
4076         { "SLB DAC01", NULL, "SLB DAC0" },
4077         { "SLB DAC01", NULL, "SLB DAC1" },
4078         { "SLB DAC23", NULL, "SLB DAC2" },
4079         { "SLB DAC23", NULL, "SLB DAC3" },
4080         { "SLB DAC45", NULL, "SLB DAC4" },
4081         { "SLB DAC45", NULL, "SLB DAC5" },
4082         { "SLB DAC67", NULL, "SLB DAC6" },
4083         { "SLB DAC67", NULL, "SLB DAC7" },
4084
4085         { "ADDA1 Mux", "STO1 ADC MIX", "Stereo1 ADC MIX" },
4086         { "ADDA1 Mux", "STO2 ADC MIX", "Stereo2 ADC MIX" },
4087         { "ADDA1 Mux", "OB 67", "OB67" },
4088
4089         { "DAC1 Mux", "IF1 DAC 01", "IF1 DAC01" },
4090         { "DAC1 Mux", "IF2 DAC 01", "IF2 DAC01" },
4091         { "DAC1 Mux", "IF3 DAC LR", "IF3 DAC" },
4092         { "DAC1 Mux", "IF4 DAC LR", "IF4 DAC" },
4093         { "DAC1 Mux", "SLB DAC 01", "SLB DAC01" },
4094         { "DAC1 Mux", "OB 01", "OB01 Bypass Mux" },
4095
4096         { "DAC1 MIXL", "Stereo ADC Switch", "ADDA1 Mux" },
4097         { "DAC1 MIXL", "DAC1 Switch", "DAC1 Mux" },
4098         { "DAC1 MIXR", "Stereo ADC Switch", "ADDA1 Mux" },
4099         { "DAC1 MIXR", "DAC1 Switch", "DAC1 Mux" },
4100
4101         { "DAC1 FS", NULL, "DAC1 MIXL" },
4102         { "DAC1 FS", NULL, "DAC1 MIXR" },
4103
4104         { "DAC2 L Mux", "IF1 DAC 2", "IF1 DAC2 Mux" },
4105         { "DAC2 L Mux", "IF2 DAC 2", "IF2 DAC2 Mux" },
4106         { "DAC2 L Mux", "IF3 DAC L", "IF3 DAC L" },
4107         { "DAC2 L Mux", "IF4 DAC L", "IF4 DAC L" },
4108         { "DAC2 L Mux", "SLB DAC 2", "SLB DAC2" },
4109         { "DAC2 L Mux", "OB 2", "OutBound2" },
4110
4111         { "DAC2 R Mux", "IF1 DAC 3", "IF1 DAC3 Mux" },
4112         { "DAC2 R Mux", "IF2 DAC 3", "IF2 DAC3 Mux" },
4113         { "DAC2 R Mux", "IF3 DAC R", "IF3 DAC R" },
4114         { "DAC2 R Mux", "IF4 DAC R", "IF4 DAC R" },
4115         { "DAC2 R Mux", "SLB DAC 3", "SLB DAC3" },
4116         { "DAC2 R Mux", "OB 3", "OutBound3" },
4117         { "DAC2 R Mux", "Haptic Generator", "Haptic Generator" },
4118         { "DAC2 R Mux", "VAD ADC", "VAD ADC Mux" },
4119
4120         { "DAC3 L Mux", "IF1 DAC 4", "IF1 DAC4 Mux" },
4121         { "DAC3 L Mux", "IF2 DAC 4", "IF2 DAC4 Mux" },
4122         { "DAC3 L Mux", "IF3 DAC L", "IF3 DAC L" },
4123         { "DAC3 L Mux", "IF4 DAC L", "IF4 DAC L" },
4124         { "DAC3 L Mux", "SLB DAC 4", "SLB DAC4" },
4125         { "DAC3 L Mux", "OB 4", "OutBound4" },
4126
4127         { "DAC3 R Mux", "IF1 DAC 5", "IF1 DAC5 Mux" },
4128         { "DAC3 R Mux", "IF2 DAC 5", "IF2 DAC5 Mux" },
4129         { "DAC3 R Mux", "IF3 DAC R", "IF3 DAC R" },
4130         { "DAC3 R Mux", "IF4 DAC R", "IF4 DAC R" },
4131         { "DAC3 R Mux", "SLB DAC 5", "SLB DAC5" },
4132         { "DAC3 R Mux", "OB 5", "OutBound5" },
4133
4134         { "DAC4 L Mux", "IF1 DAC 6", "IF1 DAC6 Mux" },
4135         { "DAC4 L Mux", "IF2 DAC 6", "IF2 DAC6 Mux" },
4136         { "DAC4 L Mux", "IF3 DAC L", "IF3 DAC L" },
4137         { "DAC4 L Mux", "IF4 DAC L", "IF4 DAC L" },
4138         { "DAC4 L Mux", "SLB DAC 6", "SLB DAC6" },
4139         { "DAC4 L Mux", "OB 6", "OutBound6" },
4140
4141         { "DAC4 R Mux", "IF1 DAC 7", "IF1 DAC7 Mux" },
4142         { "DAC4 R Mux", "IF2 DAC 7", "IF2 DAC7 Mux" },
4143         { "DAC4 R Mux", "IF3 DAC R", "IF3 DAC R" },
4144         { "DAC4 R Mux", "IF4 DAC R", "IF4 DAC R" },
4145         { "DAC4 R Mux", "SLB DAC 7", "SLB DAC7" },
4146         { "DAC4 R Mux", "OB 7", "OutBound7" },
4147
4148         { "Sidetone Mux", "DMIC1 L", "DMIC L1" },
4149         { "Sidetone Mux", "DMIC2 L", "DMIC L2" },
4150         { "Sidetone Mux", "DMIC3 L", "DMIC L3" },
4151         { "Sidetone Mux", "DMIC4 L", "DMIC L4" },
4152         { "Sidetone Mux", "ADC1", "ADC 1" },
4153         { "Sidetone Mux", "ADC2", "ADC 2" },
4154         { "Sidetone Mux", NULL, "Sidetone Power" },
4155
4156         { "Stereo DAC MIXL", "ST L Switch", "Sidetone Mux" },
4157         { "Stereo DAC MIXL", "DAC1 L Switch", "DAC1 MIXL" },
4158         { "Stereo DAC MIXL", "DAC2 L Switch", "DAC2 L Mux" },
4159         { "Stereo DAC MIXL", "DAC1 R Switch", "DAC1 MIXR" },
4160         { "Stereo DAC MIXL", NULL, "dac stereo1 filter" },
4161         { "Stereo DAC MIXR", "ST R Switch", "Sidetone Mux" },
4162         { "Stereo DAC MIXR", "DAC1 R Switch", "DAC1 MIXR" },
4163         { "Stereo DAC MIXR", "DAC2 R Switch", "DAC2 R Mux" },
4164         { "Stereo DAC MIXR", "DAC1 L Switch", "DAC1 MIXL" },
4165         { "Stereo DAC MIXR", NULL, "dac stereo1 filter" },
4166         { "dac stereo1 filter", NULL, "PLL1", is_sys_clk_from_pll },
4167
4168         { "Mono DAC MIXL", "ST L Switch", "Sidetone Mux" },
4169         { "Mono DAC MIXL", "DAC1 L Switch", "DAC1 MIXL" },
4170         { "Mono DAC MIXL", "DAC2 L Switch", "DAC2 L Mux" },
4171         { "Mono DAC MIXL", "DAC2 R Switch", "DAC2 R Mux" },
4172         { "Mono DAC MIXL", NULL, "dac mono2 left filter" },
4173         { "dac mono2 left filter", NULL, "PLL1", is_sys_clk_from_pll },
4174         { "Mono DAC MIXR", "ST R Switch", "Sidetone Mux" },
4175         { "Mono DAC MIXR", "DAC1 R Switch", "DAC1 MIXR" },
4176         { "Mono DAC MIXR", "DAC2 R Switch", "DAC2 R Mux" },
4177         { "Mono DAC MIXR", "DAC2 L Switch", "DAC2 L Mux" },
4178         { "Mono DAC MIXR", NULL, "dac mono2 right filter" },
4179         { "dac mono2 right filter", NULL, "PLL1", is_sys_clk_from_pll },
4180
4181         { "DD1 MIXL", "Sto DAC Mix L Switch", "Stereo DAC MIXL" },
4182         { "DD1 MIXL", "Mono DAC Mix L Switch", "Mono DAC MIXL" },
4183         { "DD1 MIXL", "DAC3 L Switch", "DAC3 L Mux" },
4184         { "DD1 MIXL", "DAC3 R Switch", "DAC3 R Mux" },
4185         { "DD1 MIXL", NULL, "dac mono3 left filter" },
4186         { "dac mono3 left filter", NULL, "PLL1", is_sys_clk_from_pll },
4187         { "DD1 MIXR", "Sto DAC Mix R Switch", "Stereo DAC MIXR" },
4188         { "DD1 MIXR", "Mono DAC Mix R Switch", "Mono DAC MIXR" },
4189         { "DD1 MIXR", "DAC3 L Switch", "DAC3 L Mux" },
4190         { "DD1 MIXR", "DAC3 R Switch", "DAC3 R Mux" },
4191         { "DD1 MIXR", NULL, "dac mono3 right filter" },
4192         { "dac mono3 right filter", NULL, "PLL1", is_sys_clk_from_pll },
4193
4194         { "DD2 MIXL", "Sto DAC Mix L Switch", "Stereo DAC MIXL" },
4195         { "DD2 MIXL", "Mono DAC Mix L Switch", "Mono DAC MIXL" },
4196         { "DD2 MIXL", "DAC4 L Switch", "DAC4 L Mux" },
4197         { "DD2 MIXL", "DAC4 R Switch", "DAC4 R Mux" },
4198         { "DD2 MIXL", NULL, "dac mono4 left filter" },
4199         { "dac mono4 left filter", NULL, "PLL1", is_sys_clk_from_pll },
4200         { "DD2 MIXR", "Sto DAC Mix R Switch", "Stereo DAC MIXR" },
4201         { "DD2 MIXR", "Mono DAC Mix R Switch", "Mono DAC MIXR" },
4202         { "DD2 MIXR", "DAC4 L Switch", "DAC4 L Mux" },
4203         { "DD2 MIXR", "DAC4 R Switch", "DAC4 R Mux" },
4204         { "DD2 MIXR", NULL, "dac mono4 right filter" },
4205         { "dac mono4 right filter", NULL, "PLL1", is_sys_clk_from_pll },
4206
4207         { "Stereo DAC MIX", NULL, "Stereo DAC MIXL" },
4208         { "Stereo DAC MIX", NULL, "Stereo DAC MIXR" },
4209         { "Mono DAC MIX", NULL, "Mono DAC MIXL" },
4210         { "Mono DAC MIX", NULL, "Mono DAC MIXR" },
4211         { "DD1 MIX", NULL, "DD1 MIXL" },
4212         { "DD1 MIX", NULL, "DD1 MIXR" },
4213         { "DD2 MIX", NULL, "DD2 MIXL" },
4214         { "DD2 MIX", NULL, "DD2 MIXR" },
4215
4216         { "DAC12 SRC Mux", "STO1 DAC MIX", "Stereo DAC MIX" },
4217         { "DAC12 SRC Mux", "MONO DAC MIX", "Mono DAC MIX" },
4218         { "DAC12 SRC Mux", "DD MIX1", "DD1 MIX" },
4219         { "DAC12 SRC Mux", "DD MIX2", "DD2 MIX" },
4220
4221         { "DAC3 SRC Mux", "MONO DAC MIXL", "Mono DAC MIXL" },
4222         { "DAC3 SRC Mux", "MONO DAC MIXR", "Mono DAC MIXR" },
4223         { "DAC3 SRC Mux", "DD MIX1L", "DD1 MIXL" },
4224         { "DAC3 SRC Mux", "DD MIX2L", "DD2 MIXL" },
4225
4226         { "DAC 1", NULL, "DAC12 SRC Mux" },
4227         { "DAC 2", NULL, "DAC12 SRC Mux" },
4228         { "DAC 3", NULL, "DAC3 SRC Mux" },
4229
4230         { "PDM1 L Mux", "STO1 DAC MIX", "Stereo DAC MIXL" },
4231         { "PDM1 L Mux", "MONO DAC MIX", "Mono DAC MIXL" },
4232         { "PDM1 L Mux", "DD MIX1", "DD1 MIXL" },
4233         { "PDM1 L Mux", "DD MIX2", "DD2 MIXL" },
4234         { "PDM1 L Mux", NULL, "PDM1 Power" },
4235         { "PDM1 R Mux", "STO1 DAC MIX", "Stereo DAC MIXR" },
4236         { "PDM1 R Mux", "MONO DAC MIX", "Mono DAC MIXR" },
4237         { "PDM1 R Mux", "DD MIX1", "DD1 MIXR" },
4238         { "PDM1 R Mux", "DD MIX2", "DD2 MIXR" },
4239         { "PDM1 R Mux", NULL, "PDM1 Power" },
4240         { "PDM2 L Mux", "STO1 DAC MIX", "Stereo DAC MIXL" },
4241         { "PDM2 L Mux", "MONO DAC MIX", "Mono DAC MIXL" },
4242         { "PDM2 L Mux", "DD MIX1", "DD1 MIXL" },
4243         { "PDM2 L Mux", "DD MIX2", "DD2 MIXL" },
4244         { "PDM2 L Mux", NULL, "PDM2 Power" },
4245         { "PDM2 R Mux", "STO1 DAC MIX", "Stereo DAC MIXR" },
4246         { "PDM2 R Mux", "MONO DAC MIX", "Mono DAC MIXR" },
4247         { "PDM2 R Mux", "DD MIX1", "DD1 MIXR" },
4248         { "PDM2 R Mux", "DD MIX1", "DD2 MIXR" },
4249         { "PDM2 R Mux", NULL, "PDM2 Power" },
4250
4251         { "LOUT1 amp", NULL, "DAC 1" },
4252         { "LOUT2 amp", NULL, "DAC 2" },
4253         { "LOUT3 amp", NULL, "DAC 3" },
4254
4255         { "LOUT1 vref", NULL, "LOUT1 amp" },
4256         { "LOUT2 vref", NULL, "LOUT2 amp" },
4257         { "LOUT3 vref", NULL, "LOUT3 amp" },
4258
4259         { "LOUT1", NULL, "LOUT1 vref" },
4260         { "LOUT2", NULL, "LOUT2 vref" },
4261         { "LOUT3", NULL, "LOUT3 vref" },
4262
4263         { "PDM1L", NULL, "PDM1 L Mux" },
4264         { "PDM1R", NULL, "PDM1 R Mux" },
4265         { "PDM2L", NULL, "PDM2 L Mux" },
4266         { "PDM2R", NULL, "PDM2 R Mux" },
4267 };
4268
4269 static const struct snd_soc_dapm_route rt5677_dmic2_clk_1[] = {
4270         { "DMIC L2", NULL, "DMIC1 power" },
4271         { "DMIC R2", NULL, "DMIC1 power" },
4272 };
4273
4274 static const struct snd_soc_dapm_route rt5677_dmic2_clk_2[] = {
4275         { "DMIC L2", NULL, "DMIC2 power" },
4276         { "DMIC R2", NULL, "DMIC2 power" },
4277 };
4278
4279 static int rt5677_hw_params(struct snd_pcm_substream *substream,
4280         struct snd_pcm_hw_params *params, struct snd_soc_dai *dai)
4281 {
4282         struct snd_soc_component *component = dai->component;
4283         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
4284         unsigned int val_len = 0, val_clk, mask_clk;
4285         int pre_div, bclk_ms, frame_size;
4286
4287         rt5677->lrck[dai->id] = params_rate(params);
4288         pre_div = rl6231_get_clk_info(rt5677->sysclk, rt5677->lrck[dai->id]);
4289         if (pre_div < 0) {
4290                 dev_err(component->dev, "Unsupported clock setting: sysclk=%dHz lrck=%dHz\n",
4291                         rt5677->sysclk, rt5677->lrck[dai->id]);
4292                 return -EINVAL;
4293         }
4294         frame_size = snd_soc_params_to_frame_size(params);
4295         if (frame_size < 0) {
4296                 dev_err(component->dev, "Unsupported frame size: %d\n", frame_size);
4297                 return -EINVAL;
4298         }
4299         bclk_ms = frame_size > 32;
4300         rt5677->bclk[dai->id] = rt5677->lrck[dai->id] * (32 << bclk_ms);
4301
4302         dev_dbg(dai->dev, "bclk is %dHz and lrck is %dHz\n",
4303                 rt5677->bclk[dai->id], rt5677->lrck[dai->id]);
4304         dev_dbg(dai->dev, "bclk_ms is %d and pre_div is %d for iis %d\n",
4305                                 bclk_ms, pre_div, dai->id);
4306
4307         switch (params_width(params)) {
4308         case 16:
4309                 break;
4310         case 20:
4311                 val_len |= RT5677_I2S_DL_20;
4312                 break;
4313         case 24:
4314                 val_len |= RT5677_I2S_DL_24;
4315                 break;
4316         case 8:
4317                 val_len |= RT5677_I2S_DL_8;
4318                 break;
4319         default:
4320                 return -EINVAL;
4321         }
4322
4323         switch (dai->id) {
4324         case RT5677_AIF1:
4325                 mask_clk = RT5677_I2S_PD1_MASK;
4326                 val_clk = pre_div << RT5677_I2S_PD1_SFT;
4327                 regmap_update_bits(rt5677->regmap, RT5677_I2S1_SDP,
4328                         RT5677_I2S_DL_MASK, val_len);
4329                 regmap_update_bits(rt5677->regmap, RT5677_CLK_TREE_CTRL1,
4330                         mask_clk, val_clk);
4331                 break;
4332         case RT5677_AIF2:
4333                 mask_clk = RT5677_I2S_PD2_MASK;
4334                 val_clk = pre_div << RT5677_I2S_PD2_SFT;
4335                 regmap_update_bits(rt5677->regmap, RT5677_I2S2_SDP,
4336                         RT5677_I2S_DL_MASK, val_len);
4337                 regmap_update_bits(rt5677->regmap, RT5677_CLK_TREE_CTRL1,
4338                         mask_clk, val_clk);
4339                 break;
4340         case RT5677_AIF3:
4341                 mask_clk = RT5677_I2S_BCLK_MS3_MASK | RT5677_I2S_PD3_MASK;
4342                 val_clk = bclk_ms << RT5677_I2S_BCLK_MS3_SFT |
4343                         pre_div << RT5677_I2S_PD3_SFT;
4344                 regmap_update_bits(rt5677->regmap, RT5677_I2S3_SDP,
4345                         RT5677_I2S_DL_MASK, val_len);
4346                 regmap_update_bits(rt5677->regmap, RT5677_CLK_TREE_CTRL1,
4347                         mask_clk, val_clk);
4348                 break;
4349         case RT5677_AIF4:
4350                 mask_clk = RT5677_I2S_BCLK_MS4_MASK | RT5677_I2S_PD4_MASK;
4351                 val_clk = bclk_ms << RT5677_I2S_BCLK_MS4_SFT |
4352                         pre_div << RT5677_I2S_PD4_SFT;
4353                 regmap_update_bits(rt5677->regmap, RT5677_I2S4_SDP,
4354                         RT5677_I2S_DL_MASK, val_len);
4355                 regmap_update_bits(rt5677->regmap, RT5677_CLK_TREE_CTRL1,
4356                         mask_clk, val_clk);
4357                 break;
4358         default:
4359                 break;
4360         }
4361
4362         return 0;
4363 }
4364
4365 static int rt5677_set_dai_fmt(struct snd_soc_dai *dai, unsigned int fmt)
4366 {
4367         struct snd_soc_component *component = dai->component;
4368         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
4369         unsigned int reg_val = 0;
4370
4371         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
4372         case SND_SOC_DAIFMT_CBM_CFM:
4373                 rt5677->master[dai->id] = 1;
4374                 break;
4375         case SND_SOC_DAIFMT_CBS_CFS:
4376                 reg_val |= RT5677_I2S_MS_S;
4377                 rt5677->master[dai->id] = 0;
4378                 break;
4379         default:
4380                 return -EINVAL;
4381         }
4382
4383         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
4384         case SND_SOC_DAIFMT_NB_NF:
4385                 break;
4386         case SND_SOC_DAIFMT_IB_NF:
4387                 reg_val |= RT5677_I2S_BP_INV;
4388                 break;
4389         default:
4390                 return -EINVAL;
4391         }
4392
4393         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
4394         case SND_SOC_DAIFMT_I2S:
4395                 break;
4396         case SND_SOC_DAIFMT_LEFT_J:
4397                 reg_val |= RT5677_I2S_DF_LEFT;
4398                 break;
4399         case SND_SOC_DAIFMT_DSP_A:
4400                 reg_val |= RT5677_I2S_DF_PCM_A;
4401                 break;
4402         case SND_SOC_DAIFMT_DSP_B:
4403                 reg_val |= RT5677_I2S_DF_PCM_B;
4404                 break;
4405         default:
4406                 return -EINVAL;
4407         }
4408
4409         switch (dai->id) {
4410         case RT5677_AIF1:
4411                 regmap_update_bits(rt5677->regmap, RT5677_I2S1_SDP,
4412                         RT5677_I2S_MS_MASK | RT5677_I2S_BP_MASK |
4413                         RT5677_I2S_DF_MASK, reg_val);
4414                 break;
4415         case RT5677_AIF2:
4416                 regmap_update_bits(rt5677->regmap, RT5677_I2S2_SDP,
4417                         RT5677_I2S_MS_MASK | RT5677_I2S_BP_MASK |
4418                         RT5677_I2S_DF_MASK, reg_val);
4419                 break;
4420         case RT5677_AIF3:
4421                 regmap_update_bits(rt5677->regmap, RT5677_I2S3_SDP,
4422                         RT5677_I2S_MS_MASK | RT5677_I2S_BP_MASK |
4423                         RT5677_I2S_DF_MASK, reg_val);
4424                 break;
4425         case RT5677_AIF4:
4426                 regmap_update_bits(rt5677->regmap, RT5677_I2S4_SDP,
4427                         RT5677_I2S_MS_MASK | RT5677_I2S_BP_MASK |
4428                         RT5677_I2S_DF_MASK, reg_val);
4429                 break;
4430         default:
4431                 break;
4432         }
4433
4434
4435         return 0;
4436 }
4437
4438 static int rt5677_set_dai_sysclk(struct snd_soc_dai *dai,
4439                 int clk_id, unsigned int freq, int dir)
4440 {
4441         struct snd_soc_component *component = dai->component;
4442         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
4443         unsigned int reg_val = 0;
4444
4445         if (freq == rt5677->sysclk && clk_id == rt5677->sysclk_src)
4446                 return 0;
4447
4448         switch (clk_id) {
4449         case RT5677_SCLK_S_MCLK:
4450                 reg_val |= RT5677_SCLK_SRC_MCLK;
4451                 break;
4452         case RT5677_SCLK_S_PLL1:
4453                 reg_val |= RT5677_SCLK_SRC_PLL1;
4454                 break;
4455         case RT5677_SCLK_S_RCCLK:
4456                 reg_val |= RT5677_SCLK_SRC_RCCLK;
4457                 break;
4458         default:
4459                 dev_err(component->dev, "Invalid clock id (%d)\n", clk_id);
4460                 return -EINVAL;
4461         }
4462         regmap_update_bits(rt5677->regmap, RT5677_GLB_CLK1,
4463                 RT5677_SCLK_SRC_MASK, reg_val);
4464         rt5677->sysclk = freq;
4465         rt5677->sysclk_src = clk_id;
4466
4467         dev_dbg(dai->dev, "Sysclk is %dHz and clock id is %d\n", freq, clk_id);
4468
4469         return 0;
4470 }
4471
4472 /**
4473  * rt5677_pll_calc - Calcualte PLL M/N/K code.
4474  * @freq_in: external clock provided to codec.
4475  * @freq_out: target clock which codec works on.
4476  * @pll_code: Pointer to structure with M, N, K, bypass K and bypass M flag.
4477  *
4478  * Calcualte M/N/K code and bypass K/M flag to configure PLL for codec.
4479  *
4480  * Returns 0 for success or negative error code.
4481  */
4482 static int rt5677_pll_calc(const unsigned int freq_in,
4483         const unsigned int freq_out, struct rl6231_pll_code *pll_code)
4484 {
4485         if (RT5677_PLL_INP_MIN > freq_in)
4486                 return -EINVAL;
4487
4488         return rl6231_pll_calc(freq_in, freq_out, pll_code);
4489 }
4490
4491 static int rt5677_set_dai_pll(struct snd_soc_dai *dai, int pll_id, int source,
4492                         unsigned int freq_in, unsigned int freq_out)
4493 {
4494         struct snd_soc_component *component = dai->component;
4495         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
4496         struct rl6231_pll_code pll_code;
4497         int ret;
4498
4499         if (source == rt5677->pll_src && freq_in == rt5677->pll_in &&
4500             freq_out == rt5677->pll_out)
4501                 return 0;
4502
4503         if (!freq_in || !freq_out) {
4504                 dev_dbg(component->dev, "PLL disabled\n");
4505
4506                 rt5677->pll_in = 0;
4507                 rt5677->pll_out = 0;
4508                 regmap_update_bits(rt5677->regmap, RT5677_GLB_CLK1,
4509                         RT5677_SCLK_SRC_MASK, RT5677_SCLK_SRC_MCLK);
4510                 return 0;
4511         }
4512
4513         switch (source) {
4514         case RT5677_PLL1_S_MCLK:
4515                 regmap_update_bits(rt5677->regmap, RT5677_GLB_CLK1,
4516                         RT5677_PLL1_SRC_MASK, RT5677_PLL1_SRC_MCLK);
4517                 break;
4518         case RT5677_PLL1_S_BCLK1:
4519         case RT5677_PLL1_S_BCLK2:
4520         case RT5677_PLL1_S_BCLK3:
4521         case RT5677_PLL1_S_BCLK4:
4522                 switch (dai->id) {
4523                 case RT5677_AIF1:
4524                         regmap_update_bits(rt5677->regmap, RT5677_GLB_CLK1,
4525                                 RT5677_PLL1_SRC_MASK, RT5677_PLL1_SRC_BCLK1);
4526                         break;
4527                 case RT5677_AIF2:
4528                         regmap_update_bits(rt5677->regmap, RT5677_GLB_CLK1,
4529                                 RT5677_PLL1_SRC_MASK, RT5677_PLL1_SRC_BCLK2);
4530                         break;
4531                 case RT5677_AIF3:
4532                         regmap_update_bits(rt5677->regmap, RT5677_GLB_CLK1,
4533                                 RT5677_PLL1_SRC_MASK, RT5677_PLL1_SRC_BCLK3);
4534                         break;
4535                 case RT5677_AIF4:
4536                         regmap_update_bits(rt5677->regmap, RT5677_GLB_CLK1,
4537                                 RT5677_PLL1_SRC_MASK, RT5677_PLL1_SRC_BCLK4);
4538                         break;
4539                 default:
4540                         break;
4541                 }
4542                 break;
4543         default:
4544                 dev_err(component->dev, "Unknown PLL source %d\n", source);
4545                 return -EINVAL;
4546         }
4547
4548         ret = rt5677_pll_calc(freq_in, freq_out, &pll_code);
4549         if (ret < 0) {
4550                 dev_err(component->dev, "Unsupport input clock %d\n", freq_in);
4551                 return ret;
4552         }
4553
4554         dev_dbg(component->dev, "m_bypass=%d m=%d n=%d k=%d\n",
4555                 pll_code.m_bp, (pll_code.m_bp ? 0 : pll_code.m_code),
4556                 pll_code.n_code, pll_code.k_code);
4557
4558         regmap_write(rt5677->regmap, RT5677_PLL1_CTRL1,
4559                 pll_code.n_code << RT5677_PLL_N_SFT | pll_code.k_code);
4560         regmap_write(rt5677->regmap, RT5677_PLL1_CTRL2,
4561                 (pll_code.m_bp ? 0 : pll_code.m_code) << RT5677_PLL_M_SFT |
4562                 pll_code.m_bp << RT5677_PLL_M_BP_SFT);
4563
4564         rt5677->pll_in = freq_in;
4565         rt5677->pll_out = freq_out;
4566         rt5677->pll_src = source;
4567
4568         return 0;
4569 }
4570
4571 static int rt5677_set_tdm_slot(struct snd_soc_dai *dai, unsigned int tx_mask,
4572                         unsigned int rx_mask, int slots, int slot_width)
4573 {
4574         struct snd_soc_component *component = dai->component;
4575         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
4576         unsigned int val = 0, slot_width_25 = 0;
4577
4578         if (rx_mask || tx_mask)
4579                 val |= (1 << 12);
4580
4581         switch (slots) {
4582         case 4:
4583                 val |= (1 << 10);
4584                 break;
4585         case 6:
4586                 val |= (2 << 10);
4587                 break;
4588         case 8:
4589                 val |= (3 << 10);
4590                 break;
4591         case 2:
4592         default:
4593                 break;
4594         }
4595
4596         switch (slot_width) {
4597         case 20:
4598                 val |= (1 << 8);
4599                 break;
4600         case 25:
4601                 slot_width_25 = 0x8080;
4602                 /* fall through */
4603         case 24:
4604                 val |= (2 << 8);
4605                 break;
4606         case 32:
4607                 val |= (3 << 8);
4608                 break;
4609         case 16:
4610         default:
4611                 break;
4612         }
4613
4614         switch (dai->id) {
4615         case RT5677_AIF1:
4616                 regmap_update_bits(rt5677->regmap, RT5677_TDM1_CTRL1, 0x1f00,
4617                         val);
4618                 regmap_update_bits(rt5677->regmap, RT5677_DIG_MISC, 0x8000,
4619                         slot_width_25);
4620                 break;
4621         case RT5677_AIF2:
4622                 regmap_update_bits(rt5677->regmap, RT5677_TDM2_CTRL1, 0x1f00,
4623                         val);
4624                 regmap_update_bits(rt5677->regmap, RT5677_DIG_MISC, 0x80,
4625                         slot_width_25);
4626                 break;
4627         default:
4628                 break;
4629         }
4630
4631         return 0;
4632 }
4633
4634 static int rt5677_set_bias_level(struct snd_soc_component *component,
4635                         enum snd_soc_bias_level level)
4636 {
4637         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
4638
4639         switch (level) {
4640         case SND_SOC_BIAS_ON:
4641                 break;
4642
4643         case SND_SOC_BIAS_PREPARE:
4644                 if (snd_soc_component_get_bias_level(component) == SND_SOC_BIAS_STANDBY) {
4645                         rt5677_set_dsp_vad(component, false);
4646
4647                         regmap_update_bits(rt5677->regmap, RT5677_PWR_ANLG1,
4648                                 RT5677_LDO1_SEL_MASK | RT5677_LDO2_SEL_MASK,
4649                                 5 << RT5677_LDO1_SEL_SFT |
4650                                 5 << RT5677_LDO2_SEL_SFT);
4651                         regmap_update_bits(rt5677->regmap,
4652                                 RT5677_PR_BASE + RT5677_BIAS_CUR4,
4653                                 0x0f00, 0x0f00);
4654                         regmap_update_bits(rt5677->regmap, RT5677_PWR_ANLG1,
4655                                 RT5677_PWR_FV1 | RT5677_PWR_FV2 |
4656                                 RT5677_PWR_VREF1 | RT5677_PWR_MB |
4657                                 RT5677_PWR_BG | RT5677_PWR_VREF2,
4658                                 RT5677_PWR_VREF1 | RT5677_PWR_MB |
4659                                 RT5677_PWR_BG | RT5677_PWR_VREF2);
4660                         rt5677->is_vref_slow = false;
4661                         regmap_update_bits(rt5677->regmap, RT5677_PWR_ANLG2,
4662                                 RT5677_PWR_CORE, RT5677_PWR_CORE);
4663                         regmap_update_bits(rt5677->regmap, RT5677_DIG_MISC,
4664                                 0x1, 0x1);
4665                 }
4666                 break;
4667
4668         case SND_SOC_BIAS_STANDBY:
4669                 break;
4670
4671         case SND_SOC_BIAS_OFF:
4672                 regmap_update_bits(rt5677->regmap, RT5677_DIG_MISC, 0x1, 0x0);
4673                 regmap_write(rt5677->regmap, RT5677_PWR_DIG1, 0x0000);
4674                 regmap_write(rt5677->regmap, RT5677_PWR_ANLG1,
4675                         2 << RT5677_LDO1_SEL_SFT |
4676                         2 << RT5677_LDO2_SEL_SFT);
4677                 regmap_update_bits(rt5677->regmap, RT5677_PWR_ANLG2,
4678                         RT5677_PWR_CORE, 0);
4679                 regmap_update_bits(rt5677->regmap,
4680                         RT5677_PR_BASE + RT5677_BIAS_CUR4, 0x0f00, 0x0000);
4681
4682                 if (rt5677->dsp_vad_en)
4683                         rt5677_set_dsp_vad(component, true);
4684                 break;
4685
4686         default:
4687                 break;
4688         }
4689
4690         return 0;
4691 }
4692
4693 #ifdef CONFIG_GPIOLIB
4694 static void rt5677_gpio_set(struct gpio_chip *chip, unsigned offset, int value)
4695 {
4696         struct rt5677_priv *rt5677 = gpiochip_get_data(chip);
4697
4698         switch (offset) {
4699         case RT5677_GPIO1 ... RT5677_GPIO5:
4700                 regmap_update_bits(rt5677->regmap, RT5677_GPIO_CTRL2,
4701                         0x1 << (offset * 3 + 1), !!value << (offset * 3 + 1));
4702                 break;
4703
4704         case RT5677_GPIO6:
4705                 regmap_update_bits(rt5677->regmap, RT5677_GPIO_CTRL3,
4706                         RT5677_GPIO6_OUT_MASK, !!value << RT5677_GPIO6_OUT_SFT);
4707                 break;
4708
4709         default:
4710                 break;
4711         }
4712 }
4713
4714 static int rt5677_gpio_direction_out(struct gpio_chip *chip,
4715                                      unsigned offset, int value)
4716 {
4717         struct rt5677_priv *rt5677 = gpiochip_get_data(chip);
4718
4719         switch (offset) {
4720         case RT5677_GPIO1 ... RT5677_GPIO5:
4721                 regmap_update_bits(rt5677->regmap, RT5677_GPIO_CTRL2,
4722                         0x3 << (offset * 3 + 1),
4723                         (0x2 | !!value) << (offset * 3 + 1));
4724                 break;
4725
4726         case RT5677_GPIO6:
4727                 regmap_update_bits(rt5677->regmap, RT5677_GPIO_CTRL3,
4728                         RT5677_GPIO6_DIR_MASK | RT5677_GPIO6_OUT_MASK,
4729                         RT5677_GPIO6_DIR_OUT | !!value << RT5677_GPIO6_OUT_SFT);
4730                 break;
4731
4732         default:
4733                 break;
4734         }
4735
4736         return 0;
4737 }
4738
4739 static int rt5677_gpio_get(struct gpio_chip *chip, unsigned offset)
4740 {
4741         struct rt5677_priv *rt5677 = gpiochip_get_data(chip);
4742         int value, ret;
4743
4744         ret = regmap_read(rt5677->regmap, RT5677_GPIO_ST, &value);
4745         if (ret < 0)
4746                 return ret;
4747
4748         return (value & (0x1 << offset)) >> offset;
4749 }
4750
4751 static int rt5677_gpio_direction_in(struct gpio_chip *chip, unsigned offset)
4752 {
4753         struct rt5677_priv *rt5677 = gpiochip_get_data(chip);
4754
4755         switch (offset) {
4756         case RT5677_GPIO1 ... RT5677_GPIO5:
4757                 regmap_update_bits(rt5677->regmap, RT5677_GPIO_CTRL2,
4758                         0x1 << (offset * 3 + 2), 0x0);
4759                 break;
4760
4761         case RT5677_GPIO6:
4762                 regmap_update_bits(rt5677->regmap, RT5677_GPIO_CTRL3,
4763                         RT5677_GPIO6_DIR_MASK, RT5677_GPIO6_DIR_IN);
4764                 break;
4765
4766         default:
4767                 break;
4768         }
4769
4770         return 0;
4771 }
4772
4773 /** Configures the gpio as
4774  *   0 - floating
4775  *   1 - pull down
4776  *   2 - pull up
4777  */
4778 static void rt5677_gpio_config(struct rt5677_priv *rt5677, unsigned offset,
4779                 int value)
4780 {
4781         int shift;
4782
4783         switch (offset) {
4784         case RT5677_GPIO1 ... RT5677_GPIO2:
4785                 shift = 2 * (1 - offset);
4786                 regmap_update_bits(rt5677->regmap,
4787                         RT5677_PR_BASE + RT5677_DIG_IN_PIN_ST_CTRL2,
4788                         0x3 << shift,
4789                         (value & 0x3) << shift);
4790                 break;
4791
4792         case RT5677_GPIO3 ... RT5677_GPIO6:
4793                 shift = 2 * (9 - offset);
4794                 regmap_update_bits(rt5677->regmap,
4795                         RT5677_PR_BASE + RT5677_DIG_IN_PIN_ST_CTRL3,
4796                         0x3 << shift,
4797                         (value & 0x3) << shift);
4798                 break;
4799
4800         default:
4801                 break;
4802         }
4803 }
4804
4805 static int rt5677_to_irq(struct gpio_chip *chip, unsigned offset)
4806 {
4807         struct rt5677_priv *rt5677 = gpiochip_get_data(chip);
4808         int irq;
4809
4810         if ((rt5677->pdata.jd1_gpio == 1 && offset == RT5677_GPIO1) ||
4811                 (rt5677->pdata.jd1_gpio == 2 &&
4812                         offset == RT5677_GPIO2) ||
4813                 (rt5677->pdata.jd1_gpio == 3 &&
4814                         offset == RT5677_GPIO3)) {
4815                 irq = RT5677_IRQ_JD1;
4816         } else if ((rt5677->pdata.jd2_gpio == 1 && offset == RT5677_GPIO4) ||
4817                 (rt5677->pdata.jd2_gpio == 2 &&
4818                         offset == RT5677_GPIO5) ||
4819                 (rt5677->pdata.jd2_gpio == 3 &&
4820                         offset == RT5677_GPIO6)) {
4821                 irq = RT5677_IRQ_JD2;
4822         } else if ((rt5677->pdata.jd3_gpio == 1 &&
4823                         offset == RT5677_GPIO4) ||
4824                 (rt5677->pdata.jd3_gpio == 2 &&
4825                         offset == RT5677_GPIO5) ||
4826                 (rt5677->pdata.jd3_gpio == 3 &&
4827                         offset == RT5677_GPIO6)) {
4828                 irq = RT5677_IRQ_JD3;
4829         } else {
4830                 return -ENXIO;
4831         }
4832
4833         return irq_create_mapping(rt5677->domain, irq);
4834 }
4835
4836 static const struct gpio_chip rt5677_template_chip = {
4837         .label                  = RT5677_DRV_NAME,
4838         .owner                  = THIS_MODULE,
4839         .direction_output       = rt5677_gpio_direction_out,
4840         .set                    = rt5677_gpio_set,
4841         .direction_input        = rt5677_gpio_direction_in,
4842         .get                    = rt5677_gpio_get,
4843         .to_irq                 = rt5677_to_irq,
4844         .can_sleep              = 1,
4845 };
4846
4847 static void rt5677_init_gpio(struct i2c_client *i2c)
4848 {
4849         struct rt5677_priv *rt5677 = i2c_get_clientdata(i2c);
4850         int ret;
4851
4852         rt5677->gpio_chip = rt5677_template_chip;
4853         rt5677->gpio_chip.ngpio = RT5677_GPIO_NUM;
4854         rt5677->gpio_chip.parent = &i2c->dev;
4855         rt5677->gpio_chip.base = -1;
4856
4857         ret = gpiochip_add_data(&rt5677->gpio_chip, rt5677);
4858         if (ret != 0)
4859                 dev_err(&i2c->dev, "Failed to add GPIOs: %d\n", ret);
4860 }
4861
4862 static void rt5677_free_gpio(struct i2c_client *i2c)
4863 {
4864         struct rt5677_priv *rt5677 = i2c_get_clientdata(i2c);
4865
4866         gpiochip_remove(&rt5677->gpio_chip);
4867 }
4868 #else
4869 static void rt5677_gpio_config(struct rt5677_priv *rt5677, unsigned offset,
4870                 int value)
4871 {
4872 }
4873
4874 static void rt5677_init_gpio(struct i2c_client *i2c)
4875 {
4876 }
4877
4878 static void rt5677_free_gpio(struct i2c_client *i2c)
4879 {
4880 }
4881 #endif
4882
4883 static int rt5677_probe(struct snd_soc_component *component)
4884 {
4885         struct snd_soc_dapm_context *dapm = snd_soc_component_get_dapm(component);
4886         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
4887         int i;
4888
4889         rt5677->component = component;
4890
4891         if (rt5677->pdata.dmic2_clk_pin == RT5677_DMIC_CLK2) {
4892                 snd_soc_dapm_add_routes(dapm,
4893                         rt5677_dmic2_clk_2,
4894                         ARRAY_SIZE(rt5677_dmic2_clk_2));
4895         } else { /*use dmic1 clock by default*/
4896                 snd_soc_dapm_add_routes(dapm,
4897                         rt5677_dmic2_clk_1,
4898                         ARRAY_SIZE(rt5677_dmic2_clk_1));
4899         }
4900
4901         snd_soc_component_force_bias_level(component, SND_SOC_BIAS_OFF);
4902
4903         regmap_update_bits(rt5677->regmap, RT5677_DIG_MISC,
4904                         ~RT5677_IRQ_DEBOUNCE_SEL_MASK, 0x0020);
4905         regmap_write(rt5677->regmap, RT5677_PWR_DSP2,
4906                         RT5677_PWR_SLIM_ISO | RT5677_PWR_CORE_ISO);
4907
4908         for (i = 0; i < RT5677_GPIO_NUM; i++)
4909                 rt5677_gpio_config(rt5677, i, rt5677->pdata.gpio_config[i]);
4910
4911         mutex_init(&rt5677->dsp_cmd_lock);
4912         mutex_init(&rt5677->dsp_pri_lock);
4913
4914         return 0;
4915 }
4916
4917 static void rt5677_remove(struct snd_soc_component *component)
4918 {
4919         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
4920
4921         cancel_delayed_work_sync(&rt5677->dsp_work);
4922
4923         regmap_write(rt5677->regmap, RT5677_RESET, 0x10ec);
4924         gpiod_set_value_cansleep(rt5677->pow_ldo2, 0);
4925         gpiod_set_value_cansleep(rt5677->reset_pin, 1);
4926 }
4927
4928 #ifdef CONFIG_PM
4929 static int rt5677_suspend(struct snd_soc_component *component)
4930 {
4931         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
4932
4933         if (!rt5677->dsp_vad_en) {
4934                 regcache_cache_only(rt5677->regmap, true);
4935                 regcache_mark_dirty(rt5677->regmap);
4936
4937                 gpiod_set_value_cansleep(rt5677->pow_ldo2, 0);
4938                 gpiod_set_value_cansleep(rt5677->reset_pin, 1);
4939         }
4940
4941         return 0;
4942 }
4943
4944 static int rt5677_resume(struct snd_soc_component *component)
4945 {
4946         struct rt5677_priv *rt5677 = snd_soc_component_get_drvdata(component);
4947
4948         if (!rt5677->dsp_vad_en) {
4949                 rt5677->pll_src = 0;
4950                 rt5677->pll_in = 0;
4951                 rt5677->pll_out = 0;
4952                 gpiod_set_value_cansleep(rt5677->pow_ldo2, 1);
4953                 gpiod_set_value_cansleep(rt5677->reset_pin, 0);
4954                 if (rt5677->pow_ldo2 || rt5677->reset_pin)
4955                         msleep(10);
4956
4957                 regcache_cache_only(rt5677->regmap, false);
4958                 regcache_sync(rt5677->regmap);
4959         }
4960
4961         return 0;
4962 }
4963 #else
4964 #define rt5677_suspend NULL
4965 #define rt5677_resume NULL
4966 #endif
4967
4968 static int rt5677_read(void *context, unsigned int reg, unsigned int *val)
4969 {
4970         struct i2c_client *client = context;
4971         struct rt5677_priv *rt5677 = i2c_get_clientdata(client);
4972
4973         if (rt5677->is_dsp_mode) {
4974                 if (reg > 0xff) {
4975                         mutex_lock(&rt5677->dsp_pri_lock);
4976                         rt5677_dsp_mode_i2c_write(rt5677, RT5677_PRIV_INDEX,
4977                                 reg & 0xff);
4978                         rt5677_dsp_mode_i2c_read(rt5677, RT5677_PRIV_DATA, val);
4979                         mutex_unlock(&rt5677->dsp_pri_lock);
4980                 } else {
4981                         rt5677_dsp_mode_i2c_read(rt5677, reg, val);
4982                 }
4983         } else {
4984                 regmap_read(rt5677->regmap_physical, reg, val);
4985         }
4986
4987         return 0;
4988 }
4989
4990 static int rt5677_write(void *context, unsigned int reg, unsigned int val)
4991 {
4992         struct i2c_client *client = context;
4993         struct rt5677_priv *rt5677 = i2c_get_clientdata(client);
4994
4995         if (rt5677->is_dsp_mode) {
4996                 if (reg > 0xff) {
4997                         mutex_lock(&rt5677->dsp_pri_lock);
4998                         rt5677_dsp_mode_i2c_write(rt5677, RT5677_PRIV_INDEX,
4999                                 reg & 0xff);
5000                         rt5677_dsp_mode_i2c_write(rt5677, RT5677_PRIV_DATA,
5001                                 val);
5002                         mutex_unlock(&rt5677->dsp_pri_lock);
5003                 } else {
5004                         rt5677_dsp_mode_i2c_write(rt5677, reg, val);
5005                 }
5006         } else {
5007                 regmap_write(rt5677->regmap_physical, reg, val);
5008         }
5009
5010         return 0;
5011 }
5012
5013 #define RT5677_STEREO_RATES SNDRV_PCM_RATE_8000_96000
5014 #define RT5677_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S20_3LE | \
5015                         SNDRV_PCM_FMTBIT_S24_LE | SNDRV_PCM_FMTBIT_S8)
5016
5017 static const struct snd_soc_dai_ops rt5677_aif_dai_ops = {
5018         .hw_params = rt5677_hw_params,
5019         .set_fmt = rt5677_set_dai_fmt,
5020         .set_sysclk = rt5677_set_dai_sysclk,
5021         .set_pll = rt5677_set_dai_pll,
5022         .set_tdm_slot = rt5677_set_tdm_slot,
5023 };
5024
5025 static struct snd_soc_dai_driver rt5677_dai[] = {
5026         {
5027                 .name = "rt5677-aif1",
5028                 .id = RT5677_AIF1,
5029                 .playback = {
5030                         .stream_name = "AIF1 Playback",
5031                         .channels_min = 1,
5032                         .channels_max = 2,
5033                         .rates = RT5677_STEREO_RATES,
5034                         .formats = RT5677_FORMATS,
5035                 },
5036                 .capture = {
5037                         .stream_name = "AIF1 Capture",
5038                         .channels_min = 1,
5039                         .channels_max = 2,
5040                         .rates = RT5677_STEREO_RATES,
5041                         .formats = RT5677_FORMATS,
5042                 },
5043                 .ops = &rt5677_aif_dai_ops,
5044         },
5045         {
5046                 .name = "rt5677-aif2",
5047                 .id = RT5677_AIF2,
5048                 .playback = {
5049                         .stream_name = "AIF2 Playback",
5050                         .channels_min = 1,
5051                         .channels_max = 2,
5052                         .rates = RT5677_STEREO_RATES,
5053                         .formats = RT5677_FORMATS,
5054                 },
5055                 .capture = {
5056                         .stream_name = "AIF2 Capture",
5057                         .channels_min = 1,
5058                         .channels_max = 2,
5059                         .rates = RT5677_STEREO_RATES,
5060                         .formats = RT5677_FORMATS,
5061                 },
5062                 .ops = &rt5677_aif_dai_ops,
5063         },
5064         {
5065                 .name = "rt5677-aif3",
5066                 .id = RT5677_AIF3,
5067                 .playback = {
5068                         .stream_name = "AIF3 Playback",
5069                         .channels_min = 1,
5070                         .channels_max = 2,
5071                         .rates = RT5677_STEREO_RATES,
5072                         .formats = RT5677_FORMATS,
5073                 },
5074                 .capture = {
5075                         .stream_name = "AIF3 Capture",
5076                         .channels_min = 1,
5077                         .channels_max = 2,
5078                         .rates = RT5677_STEREO_RATES,
5079                         .formats = RT5677_FORMATS,
5080                 },
5081                 .ops = &rt5677_aif_dai_ops,
5082         },
5083         {
5084                 .name = "rt5677-aif4",
5085                 .id = RT5677_AIF4,
5086                 .playback = {
5087                         .stream_name = "AIF4 Playback",
5088                         .channels_min = 1,
5089                         .channels_max = 2,
5090                         .rates = RT5677_STEREO_RATES,
5091                         .formats = RT5677_FORMATS,
5092                 },
5093                 .capture = {
5094                         .stream_name = "AIF4 Capture",
5095                         .channels_min = 1,
5096                         .channels_max = 2,
5097                         .rates = RT5677_STEREO_RATES,
5098                         .formats = RT5677_FORMATS,
5099                 },
5100                 .ops = &rt5677_aif_dai_ops,
5101         },
5102         {
5103                 .name = "rt5677-slimbus",
5104                 .id = RT5677_AIF5,
5105                 .playback = {
5106                         .stream_name = "SLIMBus Playback",
5107                         .channels_min = 1,
5108                         .channels_max = 2,
5109                         .rates = RT5677_STEREO_RATES,
5110                         .formats = RT5677_FORMATS,
5111                 },
5112                 .capture = {
5113                         .stream_name = "SLIMBus Capture",
5114                         .channels_min = 1,
5115                         .channels_max = 2,
5116                         .rates = RT5677_STEREO_RATES,
5117                         .formats = RT5677_FORMATS,
5118                 },
5119                 .ops = &rt5677_aif_dai_ops,
5120         },
5121         {
5122                 .name = "rt5677-dspbuffer",
5123                 .id = RT5677_DSPBUFF,
5124                 .capture = {
5125                         .stream_name = "DSP Buffer",
5126                         .channels_min = 1,
5127                         .channels_max = 1,
5128                         .rates = SNDRV_PCM_RATE_16000,
5129                         .formats = SNDRV_PCM_FMTBIT_S16_LE,
5130                 },
5131         },
5132 };
5133
5134 static const struct snd_soc_component_driver soc_component_dev_rt5677 = {
5135         .name                   = RT5677_DRV_NAME,
5136         .probe                  = rt5677_probe,
5137         .remove                 = rt5677_remove,
5138         .suspend                = rt5677_suspend,
5139         .resume                 = rt5677_resume,
5140         .set_bias_level         = rt5677_set_bias_level,
5141         .controls               = rt5677_snd_controls,
5142         .num_controls           = ARRAY_SIZE(rt5677_snd_controls),
5143         .dapm_widgets           = rt5677_dapm_widgets,
5144         .num_dapm_widgets       = ARRAY_SIZE(rt5677_dapm_widgets),
5145         .dapm_routes            = rt5677_dapm_routes,
5146         .num_dapm_routes        = ARRAY_SIZE(rt5677_dapm_routes),
5147         .use_pmdown_time        = 1,
5148         .endianness             = 1,
5149         .non_legacy_dai_naming  = 1,
5150 };
5151
5152 static const struct regmap_config rt5677_regmap_physical = {
5153         .name = "physical",
5154         .reg_bits = 8,
5155         .val_bits = 16,
5156
5157         .max_register = RT5677_VENDOR_ID2 + 1 + (ARRAY_SIZE(rt5677_ranges) *
5158                                                 RT5677_PR_SPACING),
5159         .readable_reg = rt5677_readable_register,
5160
5161         .cache_type = REGCACHE_NONE,
5162         .ranges = rt5677_ranges,
5163         .num_ranges = ARRAY_SIZE(rt5677_ranges),
5164 };
5165
5166 static const struct regmap_config rt5677_regmap = {
5167         .reg_bits = 8,
5168         .val_bits = 16,
5169
5170         .max_register = RT5677_VENDOR_ID2 + 1 + (ARRAY_SIZE(rt5677_ranges) *
5171                                                 RT5677_PR_SPACING),
5172
5173         .volatile_reg = rt5677_volatile_register,
5174         .readable_reg = rt5677_readable_register,
5175         .reg_read = rt5677_read,
5176         .reg_write = rt5677_write,
5177
5178         .cache_type = REGCACHE_RBTREE,
5179         .reg_defaults = rt5677_reg,
5180         .num_reg_defaults = ARRAY_SIZE(rt5677_reg),
5181         .ranges = rt5677_ranges,
5182         .num_ranges = ARRAY_SIZE(rt5677_ranges),
5183 };
5184
5185 static const struct of_device_id rt5677_of_match[] = {
5186         { .compatible = "realtek,rt5677", .data = (const void *)RT5677 },
5187         { }
5188 };
5189 MODULE_DEVICE_TABLE(of, rt5677_of_match);
5190
5191 static const struct acpi_device_id rt5677_acpi_match[] = {
5192         { "RT5677CE", RT5677 },
5193         { }
5194 };
5195 MODULE_DEVICE_TABLE(acpi, rt5677_acpi_match);
5196
5197 static void rt5677_read_device_properties(struct rt5677_priv *rt5677,
5198                 struct device *dev)
5199 {
5200         u32 val;
5201
5202         rt5677->pdata.in1_diff =
5203                 device_property_read_bool(dev, "IN1") ||
5204                 device_property_read_bool(dev, "realtek,in1-differential");
5205
5206         rt5677->pdata.in2_diff =
5207                 device_property_read_bool(dev, "IN2") ||
5208                 device_property_read_bool(dev, "realtek,in2-differential");
5209
5210         rt5677->pdata.lout1_diff =
5211                 device_property_read_bool(dev, "OUT1") ||
5212                 device_property_read_bool(dev, "realtek,lout1-differential");
5213
5214         rt5677->pdata.lout2_diff =
5215                 device_property_read_bool(dev, "OUT2") ||
5216                 device_property_read_bool(dev, "realtek,lout2-differential");
5217
5218         rt5677->pdata.lout3_diff =
5219                 device_property_read_bool(dev, "OUT3") ||
5220                 device_property_read_bool(dev, "realtek,lout3-differential");
5221
5222         device_property_read_u8_array(dev, "realtek,gpio-config",
5223                                       rt5677->pdata.gpio_config,
5224                                       RT5677_GPIO_NUM);
5225
5226         if (!device_property_read_u32(dev, "DCLK", &val) ||
5227             !device_property_read_u32(dev, "realtek,dmic2_clk_pin", &val))
5228                 rt5677->pdata.dmic2_clk_pin = val;
5229
5230         if (!device_property_read_u32(dev, "JD1", &val) ||
5231             !device_property_read_u32(dev, "realtek,jd1-gpio", &val))
5232                 rt5677->pdata.jd1_gpio = val;
5233
5234         if (!device_property_read_u32(dev, "JD2", &val) ||
5235             !device_property_read_u32(dev, "realtek,jd2-gpio", &val))
5236                 rt5677->pdata.jd2_gpio = val;
5237
5238         if (!device_property_read_u32(dev, "JD3", &val) ||
5239             !device_property_read_u32(dev, "realtek,jd3-gpio", &val))
5240                 rt5677->pdata.jd3_gpio = val;
5241 }
5242
5243 struct rt5677_irq_desc {
5244         unsigned int enable_mask;
5245         unsigned int status_mask;
5246         unsigned int polarity_mask;
5247 };
5248
5249 static const struct rt5677_irq_desc rt5677_irq_descs[] = {
5250         [RT5677_IRQ_JD1] = {
5251                 .enable_mask = RT5677_EN_IRQ_GPIO_JD1,
5252                 .status_mask = RT5677_STA_GPIO_JD1,
5253                 .polarity_mask = RT5677_INV_GPIO_JD1,
5254         },
5255         [RT5677_IRQ_JD2] = {
5256                 .enable_mask = RT5677_EN_IRQ_GPIO_JD2,
5257                 .status_mask = RT5677_STA_GPIO_JD2,
5258                 .polarity_mask = RT5677_INV_GPIO_JD2,
5259         },
5260         [RT5677_IRQ_JD3] = {
5261                 .enable_mask = RT5677_EN_IRQ_GPIO_JD3,
5262                 .status_mask = RT5677_STA_GPIO_JD3,
5263                 .polarity_mask = RT5677_INV_GPIO_JD3,
5264         },
5265 };
5266
5267 bool rt5677_check_hotword(struct rt5677_priv *rt5677)
5268 {
5269         int reg_gpio;
5270
5271         if (!rt5677->is_dsp_mode)
5272                 return false;
5273
5274         if (regmap_read(rt5677->regmap, RT5677_GPIO_CTRL1, &reg_gpio))
5275                 return false;
5276
5277         /* Firmware sets GPIO1 pin to be GPIO1 after hotword is detected */
5278         if ((reg_gpio & RT5677_GPIO1_PIN_MASK) == RT5677_GPIO1_PIN_IRQ)
5279                 return false;
5280
5281         /* Set GPIO1 pin back to be IRQ output for jack detect */
5282         regmap_update_bits(rt5677->regmap, RT5677_GPIO_CTRL1,
5283                         RT5677_GPIO1_PIN_MASK, RT5677_GPIO1_PIN_IRQ);
5284
5285         rt5677_spi_hotword_detected();
5286         return true;
5287 }
5288
5289 static irqreturn_t rt5677_irq(int unused, void *data)
5290 {
5291         struct rt5677_priv *rt5677 = data;
5292         int ret = 0, loop, i, reg_irq, virq;
5293         bool irq_fired = false;
5294
5295         mutex_lock(&rt5677->irq_lock);
5296
5297         /*
5298          * Loop to handle interrupts until the last i2c read shows no pending
5299          * irqs. The interrupt line is shared by multiple interrupt sources.
5300          * After the regmap_read() below, a new interrupt source line may
5301          * become high before the regmap_write() finishes, so there isn't a
5302          * rising edge on the shared interrupt line for the new interrupt. Thus,
5303          * the loop is needed to avoid missing irqs.
5304          *
5305          * A safeguard of 20 loops is used to avoid hanging in the irq handler
5306          * if there is something wrong with the interrupt status update. The
5307          * interrupt sources here are audio jack plug/unplug events which
5308          * shouldn't happen at a high frequency for a long period of time.
5309          * Empirically, more than 3 loops have never been seen.
5310          */
5311         for (loop = 0; loop < 20; loop++) {
5312                 /* Read interrupt status */
5313                 ret = regmap_read(rt5677->regmap, RT5677_IRQ_CTRL1, &reg_irq);
5314                 if (ret) {
5315                         dev_err(rt5677->dev, "failed reading IRQ status: %d\n",
5316                                 ret);
5317                         goto exit;
5318                 }
5319
5320                 irq_fired = false;
5321                 for (i = 0; i < RT5677_IRQ_NUM; i++) {
5322                         if (reg_irq & rt5677_irq_descs[i].status_mask) {
5323                                 irq_fired = true;
5324                                 virq = irq_find_mapping(rt5677->domain, i);
5325                                 if (virq)
5326                                         handle_nested_irq(virq);
5327
5328                                 /* Clear the interrupt by flipping the polarity
5329                                  * of the interrupt source line that fired
5330                                  */
5331                                 reg_irq ^= rt5677_irq_descs[i].polarity_mask;
5332                         }
5333                 }
5334
5335                 /* Exit the loop only when we know for sure that GPIO1 pin
5336                  * was low at some point since irq_lock was acquired. Any event
5337                  * after that point creates a rising edge that triggers another
5338                  * call to rt5677_irq().
5339                  */
5340                 if (!irq_fired && !rt5677_check_hotword(rt5677))
5341                         goto exit;
5342
5343                 ret = regmap_write(rt5677->regmap, RT5677_IRQ_CTRL1, reg_irq);
5344                 if (ret) {
5345                         dev_err(rt5677->dev, "failed updating IRQ status: %d\n",
5346                                 ret);
5347                         goto exit;
5348                 }
5349         }
5350 exit:
5351         WARN_ON_ONCE(loop == 20);
5352         mutex_unlock(&rt5677->irq_lock);
5353         if (irq_fired)
5354                 return IRQ_HANDLED;
5355         else
5356                 return IRQ_NONE;
5357 }
5358
5359 static void rt5677_irq_bus_lock(struct irq_data *data)
5360 {
5361         struct rt5677_priv *rt5677 = irq_data_get_irq_chip_data(data);
5362
5363         mutex_lock(&rt5677->irq_lock);
5364 }
5365
5366 static void rt5677_irq_bus_sync_unlock(struct irq_data *data)
5367 {
5368         struct rt5677_priv *rt5677 = irq_data_get_irq_chip_data(data);
5369
5370         // Set the enable/disable bits for the jack detect IRQs.
5371         regmap_update_bits(rt5677->regmap, RT5677_IRQ_CTRL1,
5372                         RT5677_EN_IRQ_GPIO_JD1 | RT5677_EN_IRQ_GPIO_JD2 |
5373                         RT5677_EN_IRQ_GPIO_JD3, rt5677->irq_en);
5374         mutex_unlock(&rt5677->irq_lock);
5375 }
5376
5377 static void rt5677_irq_enable(struct irq_data *data)
5378 {
5379         struct rt5677_priv *rt5677 = irq_data_get_irq_chip_data(data);
5380
5381         rt5677->irq_en |= rt5677_irq_descs[data->hwirq].enable_mask;
5382 }
5383
5384 static void rt5677_irq_disable(struct irq_data *data)
5385 {
5386         struct rt5677_priv *rt5677 = irq_data_get_irq_chip_data(data);
5387
5388         rt5677->irq_en &= ~rt5677_irq_descs[data->hwirq].enable_mask;
5389 }
5390
5391 static struct irq_chip rt5677_irq_chip = {
5392         .name                   = "rt5677_irq_chip",
5393         .irq_bus_lock           = rt5677_irq_bus_lock,
5394         .irq_bus_sync_unlock    = rt5677_irq_bus_sync_unlock,
5395         .irq_disable            = rt5677_irq_disable,
5396         .irq_enable             = rt5677_irq_enable,
5397 };
5398
5399 static int rt5677_irq_map(struct irq_domain *h, unsigned int virq,
5400                           irq_hw_number_t hw)
5401 {
5402         struct rt5677_priv *rt5677 = h->host_data;
5403
5404         irq_set_chip_data(virq, rt5677);
5405         irq_set_chip(virq, &rt5677_irq_chip);
5406         irq_set_nested_thread(virq, 1);
5407         irq_set_noprobe(virq);
5408         return 0;
5409 }
5410
5411
5412 static const struct irq_domain_ops rt5677_domain_ops = {
5413         .map    = rt5677_irq_map,
5414         .xlate  = irq_domain_xlate_twocell,
5415 };
5416
5417 static int rt5677_init_irq(struct i2c_client *i2c)
5418 {
5419         int ret;
5420         struct rt5677_priv *rt5677 = i2c_get_clientdata(i2c);
5421         unsigned int jd_mask = 0, jd_val = 0;
5422
5423         if (!rt5677->pdata.jd1_gpio &&
5424                 !rt5677->pdata.jd2_gpio &&
5425                 !rt5677->pdata.jd3_gpio)
5426                 return 0;
5427
5428         if (!i2c->irq) {
5429                 dev_err(&i2c->dev, "No interrupt specified\n");
5430                 return -EINVAL;
5431         }
5432
5433         mutex_init(&rt5677->irq_lock);
5434
5435         /*
5436          * Select RC as the debounce clock so that GPIO works even when
5437          * MCLK is gated which happens when there is no audio stream
5438          * (SND_SOC_BIAS_OFF).
5439          */
5440         regmap_update_bits(rt5677->regmap, RT5677_DIG_MISC,
5441                         RT5677_IRQ_DEBOUNCE_SEL_MASK,
5442                         RT5677_IRQ_DEBOUNCE_SEL_RC);
5443         /* Enable auto power on RC when GPIO states are changed */
5444         regmap_update_bits(rt5677->regmap, RT5677_GEN_CTRL1, 0xff, 0xff);
5445
5446         /* Select and enable jack detection sources per platform data */
5447         if (rt5677->pdata.jd1_gpio) {
5448                 jd_mask |= RT5677_SEL_GPIO_JD1_MASK;
5449                 jd_val  |= rt5677->pdata.jd1_gpio << RT5677_SEL_GPIO_JD1_SFT;
5450         }
5451         if (rt5677->pdata.jd2_gpio) {
5452                 jd_mask |= RT5677_SEL_GPIO_JD2_MASK;
5453                 jd_val  |= rt5677->pdata.jd2_gpio << RT5677_SEL_GPIO_JD2_SFT;
5454         }
5455         if (rt5677->pdata.jd3_gpio) {
5456                 jd_mask |= RT5677_SEL_GPIO_JD3_MASK;
5457                 jd_val  |= rt5677->pdata.jd3_gpio << RT5677_SEL_GPIO_JD3_SFT;
5458         }
5459         regmap_update_bits(rt5677->regmap, RT5677_JD_CTRL1, jd_mask, jd_val);
5460
5461         /* Set GPIO1 pin to be IRQ output */
5462         regmap_update_bits(rt5677->regmap, RT5677_GPIO_CTRL1,
5463                         RT5677_GPIO1_PIN_MASK, RT5677_GPIO1_PIN_IRQ);
5464
5465         /* Ready to listen for interrupts */
5466         rt5677->domain = irq_domain_add_linear(i2c->dev.of_node,
5467                         RT5677_IRQ_NUM, &rt5677_domain_ops, rt5677);
5468         if (!rt5677->domain) {
5469                 dev_err(&i2c->dev, "Failed to create IRQ domain\n");
5470                 return -ENOMEM;
5471         }
5472
5473         ret = devm_request_threaded_irq(&i2c->dev, i2c->irq, NULL, rt5677_irq,
5474                         IRQF_TRIGGER_RISING | IRQF_ONESHOT,
5475                         "rt5677", rt5677);
5476         if (ret)
5477                 dev_err(&i2c->dev, "Failed to request IRQ: %d\n", ret);
5478
5479         return ret;
5480 }
5481
5482 static int rt5677_i2c_probe(struct i2c_client *i2c)
5483 {
5484         struct rt5677_priv *rt5677;
5485         int ret;
5486         unsigned int val;
5487
5488         rt5677 = devm_kzalloc(&i2c->dev, sizeof(struct rt5677_priv),
5489                                 GFP_KERNEL);
5490         if (rt5677 == NULL)
5491                 return -ENOMEM;
5492
5493         rt5677->dev = &i2c->dev;
5494         rt5677->set_dsp_vad = rt5677_set_dsp_vad;
5495         INIT_DELAYED_WORK(&rt5677->dsp_work, rt5677_dsp_work);
5496         i2c_set_clientdata(i2c, rt5677);
5497
5498         if (i2c->dev.of_node) {
5499                 const struct of_device_id *match_id;
5500
5501                 match_id = of_match_device(rt5677_of_match, &i2c->dev);
5502                 if (match_id)
5503                         rt5677->type = (enum rt5677_type)match_id->data;
5504         } else if (ACPI_HANDLE(&i2c->dev)) {
5505                 const struct acpi_device_id *acpi_id;
5506
5507                 acpi_id = acpi_match_device(rt5677_acpi_match, &i2c->dev);
5508                 if (acpi_id)
5509                         rt5677->type = (enum rt5677_type)acpi_id->driver_data;
5510         } else {
5511                 return -EINVAL;
5512         }
5513
5514         rt5677_read_device_properties(rt5677, &i2c->dev);
5515
5516         /* pow-ldo2 and reset are optional. The codec pins may be statically
5517          * connected on the board without gpios. If the gpio device property
5518          * isn't specified, devm_gpiod_get_optional returns NULL.
5519          */
5520         rt5677->pow_ldo2 = devm_gpiod_get_optional(&i2c->dev,
5521                         "realtek,pow-ldo2", GPIOD_OUT_HIGH);
5522         if (IS_ERR(rt5677->pow_ldo2)) {
5523                 ret = PTR_ERR(rt5677->pow_ldo2);
5524                 dev_err(&i2c->dev, "Failed to request POW_LDO2: %d\n", ret);
5525                 return ret;
5526         }
5527         rt5677->reset_pin = devm_gpiod_get_optional(&i2c->dev,
5528                         "realtek,reset", GPIOD_OUT_LOW);
5529         if (IS_ERR(rt5677->reset_pin)) {
5530                 ret = PTR_ERR(rt5677->reset_pin);
5531                 dev_err(&i2c->dev, "Failed to request RESET: %d\n", ret);
5532                 return ret;
5533         }
5534
5535         if (rt5677->pow_ldo2 || rt5677->reset_pin) {
5536                 /* Wait a while until I2C bus becomes available. The datasheet
5537                  * does not specify the exact we should wait but startup
5538                  * sequence mentiones at least a few milliseconds.
5539                  */
5540                 msleep(10);
5541         }
5542
5543         rt5677->regmap_physical = devm_regmap_init_i2c(i2c,
5544                                         &rt5677_regmap_physical);
5545         if (IS_ERR(rt5677->regmap_physical)) {
5546                 ret = PTR_ERR(rt5677->regmap_physical);
5547                 dev_err(&i2c->dev, "Failed to allocate register map: %d\n",
5548                         ret);
5549                 return ret;
5550         }
5551
5552         rt5677->regmap = devm_regmap_init(&i2c->dev, NULL, i2c, &rt5677_regmap);
5553         if (IS_ERR(rt5677->regmap)) {
5554                 ret = PTR_ERR(rt5677->regmap);
5555                 dev_err(&i2c->dev, "Failed to allocate register map: %d\n",
5556                         ret);
5557                 return ret;
5558         }
5559
5560         regmap_read(rt5677->regmap, RT5677_VENDOR_ID2, &val);
5561         if (val != RT5677_DEVICE_ID) {
5562                 dev_err(&i2c->dev,
5563                         "Device with ID register %#x is not rt5677\n", val);
5564                 return -ENODEV;
5565         }
5566
5567         regmap_write(rt5677->regmap, RT5677_RESET, 0x10ec);
5568
5569         ret = regmap_register_patch(rt5677->regmap, init_list,
5570                                     ARRAY_SIZE(init_list));
5571         if (ret != 0)
5572                 dev_warn(&i2c->dev, "Failed to apply regmap patch: %d\n", ret);
5573
5574         if (rt5677->pdata.in1_diff)
5575                 regmap_update_bits(rt5677->regmap, RT5677_IN1,
5576                                         RT5677_IN_DF1, RT5677_IN_DF1);
5577
5578         if (rt5677->pdata.in2_diff)
5579                 regmap_update_bits(rt5677->regmap, RT5677_IN1,
5580                                         RT5677_IN_DF2, RT5677_IN_DF2);
5581
5582         if (rt5677->pdata.lout1_diff)
5583                 regmap_update_bits(rt5677->regmap, RT5677_LOUT1,
5584                                         RT5677_LOUT1_L_DF, RT5677_LOUT1_L_DF);
5585
5586         if (rt5677->pdata.lout2_diff)
5587                 regmap_update_bits(rt5677->regmap, RT5677_LOUT1,
5588                                         RT5677_LOUT2_L_DF, RT5677_LOUT2_L_DF);
5589
5590         if (rt5677->pdata.lout3_diff)
5591                 regmap_update_bits(rt5677->regmap, RT5677_LOUT1,
5592                                         RT5677_LOUT3_L_DF, RT5677_LOUT3_L_DF);
5593
5594         if (rt5677->pdata.dmic2_clk_pin == RT5677_DMIC_CLK2) {
5595                 regmap_update_bits(rt5677->regmap, RT5677_GEN_CTRL2,
5596                                         RT5677_GPIO5_FUNC_MASK,
5597                                         RT5677_GPIO5_FUNC_DMIC);
5598                 regmap_update_bits(rt5677->regmap, RT5677_GPIO_CTRL2,
5599                                         RT5677_GPIO5_DIR_MASK,
5600                                         RT5677_GPIO5_DIR_OUT);
5601         }
5602
5603         if (rt5677->pdata.micbias1_vdd_3v3)
5604                 regmap_update_bits(rt5677->regmap, RT5677_MICBIAS,
5605                         RT5677_MICBIAS1_CTRL_VDD_MASK,
5606                         RT5677_MICBIAS1_CTRL_VDD_3_3V);
5607
5608         rt5677_init_gpio(i2c);
5609         ret = rt5677_init_irq(i2c);
5610         if (ret)
5611                 dev_err(&i2c->dev, "Failed to initialize irq: %d\n", ret);
5612
5613         return devm_snd_soc_register_component(&i2c->dev,
5614                                       &soc_component_dev_rt5677,
5615                                       rt5677_dai, ARRAY_SIZE(rt5677_dai));
5616 }
5617
5618 static int rt5677_i2c_remove(struct i2c_client *i2c)
5619 {
5620         rt5677_free_gpio(i2c);
5621
5622         return 0;
5623 }
5624
5625 static struct i2c_driver rt5677_i2c_driver = {
5626         .driver = {
5627                 .name = RT5677_DRV_NAME,
5628                 .of_match_table = rt5677_of_match,
5629                 .acpi_match_table = ACPI_PTR(rt5677_acpi_match),
5630         },
5631         .probe_new = rt5677_i2c_probe,
5632         .remove   = rt5677_i2c_remove,
5633 };
5634 module_i2c_driver(rt5677_i2c_driver);
5635
5636 MODULE_DESCRIPTION("ASoC RT5677 driver");
5637 MODULE_AUTHOR("Oder Chiou <oder_chiou@realtek.com>");
5638 MODULE_LICENSE("GPL v2");