sound/soc/ti/davinci-mcasp.c

   1 /*
   2  * ALSA SoC McASP Audio Layer for TI DAVINCI processor
   3  *
   4  * Multi-channel Audio Serial Port Driver
   5  *
   6  * Author: Nirmal Pandey <n-pandey@ti.com>,
   7  *         Suresh Rajashekara <suresh.r@ti.com>
   8  *         Steve Chen <schen@.mvista.com>
   9  *
  10  * Copyright:   (C) 2009 MontaVista Software, Inc., <source@mvista.com>
  11  * Copyright:   (C) 2009  Texas Instruments, India
  12  *
  13  * This program is free software; you can redistribute it and/or modify
  14  * it under the terms of the GNU General Public License version 2 as
  15  * published by the Free Software Foundation.
  16  */
  17
  18 #include <linux/init.h>
  19 #include <linux/module.h>
  20 #include <linux/device.h>
  21 #include <linux/slab.h>
  22 #include <linux/delay.h>
  23 #include <linux/io.h>
  24 #include <linux/clk.h>
  25 #include <linux/pm_runtime.h>
  26 #include <linux/of.h>
  27 #include <linux/of_platform.h>
  28 #include <linux/of_device.h>
  29 #include <linux/platform_data/davinci_asp.h>
  30 #include <linux/math64.h>
  31 #include <linux/bitmap.h>
  32 #include <linux/gpio/driver.h>
  33
  34 #include <sound/asoundef.h>
  35 #include <sound/core.h>
  36 #include <sound/pcm.h>
  37 #include <sound/pcm_params.h>
  38 #include <sound/initval.h>
  39 #include <sound/soc.h>
  40 #include <sound/dmaengine_pcm.h>
  41
  42 #include "edma-pcm.h"
  43 #include "sdma-pcm.h"
  44 #include "davinci-mcasp.h"
  45
  46 #define MCASP_MAX_AFIFO_DEPTH   64
  47
  48 #ifdef CONFIG_PM
  49 static u32 context_regs[] = {
  50         DAVINCI_MCASP_TXFMCTL_REG,
  51         DAVINCI_MCASP_RXFMCTL_REG,
  52         DAVINCI_MCASP_TXFMT_REG,
  53         DAVINCI_MCASP_RXFMT_REG,
  54         DAVINCI_MCASP_ACLKXCTL_REG,
  55         DAVINCI_MCASP_ACLKRCTL_REG,
  56         DAVINCI_MCASP_AHCLKXCTL_REG,
  57         DAVINCI_MCASP_AHCLKRCTL_REG,
  58         DAVINCI_MCASP_PDIR_REG,
  59         DAVINCI_MCASP_PFUNC_REG,
  60         DAVINCI_MCASP_RXMASK_REG,
  61         DAVINCI_MCASP_TXMASK_REG,
  62         DAVINCI_MCASP_RXTDM_REG,
  63         DAVINCI_MCASP_TXTDM_REG,
  64 };
  65
  66 struct davinci_mcasp_context {
  67         u32     config_regs[ARRAY_SIZE(context_regs)];
  68         u32     afifo_regs[2]; /* for read/write fifo control registers */
  69         u32     *xrsr_regs; /* for serializer configuration */
  70         bool    pm_state;
  71 };
  72 #endif
  73
  74 struct davinci_mcasp_ruledata {
  75         struct davinci_mcasp *mcasp;
  76         int serializers;
  77 };
  78
  79 struct davinci_mcasp {
  80         struct snd_dmaengine_dai_dma_data dma_data[2];
  81         void __iomem *base;
  82         u32 fifo_base;
  83         struct device *dev;
  84         struct snd_pcm_substream *substreams[2];
  85         unsigned int dai_fmt;
  86
  87         /* McASP specific data */
  88         int     tdm_slots;
  89         u32     tdm_mask[2];
  90         int     slot_width;
  91         u8      op_mode;
  92         u8      dismod;
  93         u8      num_serializer;
  94         u8      *serial_dir;
  95         u8      version;
  96         u8      bclk_div;
  97         int     streams;
  98         u32     irq_request[2];
  99         int     dma_request[2];
 100
 101         int     sysclk_freq;
 102         bool    bclk_master;
 103         u32     auxclk_fs_ratio;
 104
 105         unsigned long pdir; /* Pin direction bitfield */
 106
 107         /* McASP FIFO related */
 108         u8      txnumevt;
 109         u8      rxnumevt;
 110
 111         bool    dat_port;
 112
 113         /* Used for comstraint setting on the second stream */
 114         u32     channels;
 115
 116 #ifdef CONFIG_GPIOLIB
 117         struct gpio_chip gpio_chip;
 118 #endif
 119
 120 #ifdef CONFIG_PM
 121         struct davinci_mcasp_context context;
 122 #endif
 123
 124         struct davinci_mcasp_ruledata ruledata[2];
 125         struct snd_pcm_hw_constraint_list chconstr[2];
 126 };
 127
 128 static inline void mcasp_set_bits(struct davinci_mcasp *mcasp, u32 offset,
 129                                   u32 val)
 130 {
 131         void __iomem *reg = mcasp->base + offset;
 132         __raw_writel(__raw_readl(reg) | val, reg);
 133 }
 134
 135 static inline void mcasp_clr_bits(struct davinci_mcasp *mcasp, u32 offset,
 136                                   u32 val)
 137 {
 138         void __iomem *reg = mcasp->base + offset;
 139         __raw_writel((__raw_readl(reg) & ~(val)), reg);
 140 }
 141
 142 static inline void mcasp_mod_bits(struct davinci_mcasp *mcasp, u32 offset,
 143                                   u32 val, u32 mask)
 144 {
 145         void __iomem *reg = mcasp->base + offset;
 146         __raw_writel((__raw_readl(reg) & ~mask) | val, reg);
 147 }
 148
 149 static inline void mcasp_set_reg(struct davinci_mcasp *mcasp, u32 offset,
 150                                  u32 val)
 151 {
 152         __raw_writel(val, mcasp->base + offset);
 153 }
 154
 155 static inline u32 mcasp_get_reg(struct davinci_mcasp *mcasp, u32 offset)
 156 {
 157         return (u32)__raw_readl(mcasp->base + offset);
 158 }
 159
 160 static void mcasp_set_ctl_reg(struct davinci_mcasp *mcasp, u32 ctl_reg, u32 val)
 161 {
 162         int i = 0;
 163
 164         mcasp_set_bits(mcasp, ctl_reg, val);
 165
 166         /* programming GBLCTL needs to read back from GBLCTL and verfiy */
 167         /* loop count is to avoid the lock-up */
 168         for (i = 0; i < 1000; i++) {
 169                 if ((mcasp_get_reg(mcasp, ctl_reg) & val) == val)
 170                         break;
 171         }
 172
 173         if (i == 1000 && ((mcasp_get_reg(mcasp, ctl_reg) & val) != val))
 174                 printk(KERN_ERR "GBLCTL write error\n");
 175 }
 176
 177 static bool mcasp_is_synchronous(struct davinci_mcasp *mcasp)
 178 {
 179         u32 rxfmctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_RXFMCTL_REG);
 180         u32 aclkxctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_ACLKXCTL_REG);
 181
 182         return !(aclkxctl & TX_ASYNC) && rxfmctl & AFSRE;
 183 }
 184
 185 static inline void mcasp_set_clk_pdir(struct davinci_mcasp *mcasp, bool enable)
 186 {
 187         u32 bit = PIN_BIT_AMUTE;
 188
 189         for_each_set_bit_from(bit, &mcasp->pdir, PIN_BIT_AFSR + 1) {
 190                 if (enable)
 191                         mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, BIT(bit));
 192                 else
 193                         mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, BIT(bit));
 194         }
 195 }
 196
 197 static inline void mcasp_set_axr_pdir(struct davinci_mcasp *mcasp, bool enable)
 198 {
 199         u32 bit;
 200
 201         for_each_set_bit(bit, &mcasp->pdir, PIN_BIT_AFSR) {
 202                 if (enable)
 203                         mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, BIT(bit));
 204                 else
 205                         mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, BIT(bit));
 206         }
 207 }
 208
 209 static void mcasp_start_rx(struct davinci_mcasp *mcasp)
 210 {
 211         if (mcasp->rxnumevt) {  /* enable FIFO */
 212                 u32 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 213
 214                 mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 215                 mcasp_set_bits(mcasp, reg, FIFO_ENABLE);
 216         }
 217
 218         /* Start clocks */
 219         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXHCLKRST);
 220         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXCLKRST);
 221         /*
 222          * When ASYNC == 0 the transmit and receive sections operate
 223          * synchronously from the transmit clock and frame sync. We need to make
 224          * sure that the TX signlas are enabled when starting reception.
 225          */
 226         if (mcasp_is_synchronous(mcasp)) {
 227                 mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXHCLKRST);
 228                 mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXCLKRST);
 229         }
 230
 231         /* Activate serializer(s) */
 232         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 233         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXSERCLR);
 234         /* Release RX state machine */
 235         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXSMRST);
 236         /* Release Frame Sync generator */
 237         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXFSRST);
 238         if (mcasp_is_synchronous(mcasp))
 239                 mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXFSRST);
 240
 241         /* enable receive IRQs */
 242         mcasp_set_bits(mcasp, DAVINCI_MCASP_EVTCTLR_REG,
 243                        mcasp->irq_request[SNDRV_PCM_STREAM_CAPTURE]);
 244 }
 245
 246 static void mcasp_start_tx(struct davinci_mcasp *mcasp)
 247 {
 248         u32 cnt;
 249
 250         if (mcasp->txnumevt) {  /* enable FIFO */
 251                 u32 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 252
 253                 mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 254                 mcasp_set_bits(mcasp, reg, FIFO_ENABLE);
 255         }
 256
 257         /* Start clocks */
 258         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXHCLKRST);
 259         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXCLKRST);
 260         mcasp_set_clk_pdir(mcasp, true);
 261
 262         /* Activate serializer(s) */
 263         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 264         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXSERCLR);
 265
 266         /* wait for XDATA to be cleared */
 267         cnt = 0;
 268         while ((mcasp_get_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG) & XRDATA) &&
 269                (cnt < 100000))
 270                 cnt++;
 271
 272         mcasp_set_axr_pdir(mcasp, true);
 273
 274         /* Release TX state machine */
 275         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXSMRST);
 276         /* Release Frame Sync generator */
 277         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXFSRST);
 278
 279         /* enable transmit IRQs */
 280         mcasp_set_bits(mcasp, DAVINCI_MCASP_EVTCTLX_REG,
 281                        mcasp->irq_request[SNDRV_PCM_STREAM_PLAYBACK]);
 282 }
 283
 284 static void davinci_mcasp_start(struct davinci_mcasp *mcasp, int stream)
 285 {
 286         mcasp->streams++;
 287
 288         if (stream == SNDRV_PCM_STREAM_PLAYBACK)
 289                 mcasp_start_tx(mcasp);
 290         else
 291                 mcasp_start_rx(mcasp);
 292 }
 293
 294 static void mcasp_stop_rx(struct davinci_mcasp *mcasp)
 295 {
 296         /* disable IRQ sources */
 297         mcasp_clr_bits(mcasp, DAVINCI_MCASP_EVTCTLR_REG,
 298                        mcasp->irq_request[SNDRV_PCM_STREAM_CAPTURE]);
 299
 300         /*
 301          * In synchronous mode stop the TX clocks if no other stream is
 302          * running
 303          */
 304         if (mcasp_is_synchronous(mcasp) && !mcasp->streams) {
 305                 mcasp_set_clk_pdir(mcasp, false);
 306                 mcasp_set_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, 0);
 307         }
 308
 309         mcasp_set_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, 0);
 310         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 311
 312         if (mcasp->rxnumevt) {  /* disable FIFO */
 313                 u32 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 314
 315                 mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 316         }
 317 }
 318
 319 static void mcasp_stop_tx(struct davinci_mcasp *mcasp)
 320 {
 321         u32 val = 0;
 322
 323         /* disable IRQ sources */
 324         mcasp_clr_bits(mcasp, DAVINCI_MCASP_EVTCTLX_REG,
 325                        mcasp->irq_request[SNDRV_PCM_STREAM_PLAYBACK]);
 326
 327         /*
 328          * In synchronous mode keep TX clocks running if the capture stream is
 329          * still running.
 330          */
 331         if (mcasp_is_synchronous(mcasp) && mcasp->streams)
 332                 val =  TXHCLKRST | TXCLKRST | TXFSRST;
 333         else
 334                 mcasp_set_clk_pdir(mcasp, false);
 335
 336
 337         mcasp_set_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, val);
 338         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 339
 340         if (mcasp->txnumevt) {  /* disable FIFO */
 341                 u32 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 342
 343                 mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 344         }
 345
 346         mcasp_set_axr_pdir(mcasp, false);
 347 }
 348
 349 static void davinci_mcasp_stop(struct davinci_mcasp *mcasp, int stream)
 350 {
 351         mcasp->streams--;
 352
 353         if (stream == SNDRV_PCM_STREAM_PLAYBACK)
 354                 mcasp_stop_tx(mcasp);
 355         else
 356                 mcasp_stop_rx(mcasp);
 357 }
 358
 359 static irqreturn_t davinci_mcasp_tx_irq_handler(int irq, void *data)
 360 {
 361         struct davinci_mcasp *mcasp = (struct davinci_mcasp *)data;
 362         struct snd_pcm_substream *substream;
 363         u32 irq_mask = mcasp->irq_request[SNDRV_PCM_STREAM_PLAYBACK];
 364         u32 handled_mask = 0;
 365         u32 stat;
 366
 367         stat = mcasp_get_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG);
 368         if (stat & XUNDRN & irq_mask) {
 369                 dev_warn(mcasp->dev, "Transmit buffer underflow\n");
 370                 handled_mask |= XUNDRN;
 371
 372                 substream = mcasp->substreams[SNDRV_PCM_STREAM_PLAYBACK];
 373                 if (substream)
 374                         snd_pcm_stop_xrun(substream);
 375         }
 376
 377         if (!handled_mask)
 378                 dev_warn(mcasp->dev, "unhandled tx event. txstat: 0x%08x\n",
 379                          stat);
 380
 381         if (stat & XRERR)
 382                 handled_mask |= XRERR;
 383
 384         /* Ack the handled event only */
 385         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG, handled_mask);
 386
 387         return IRQ_RETVAL(handled_mask);
 388 }
 389
 390 static irqreturn_t davinci_mcasp_rx_irq_handler(int irq, void *data)
 391 {
 392         struct davinci_mcasp *mcasp = (struct davinci_mcasp *)data;
 393         struct snd_pcm_substream *substream;
 394         u32 irq_mask = mcasp->irq_request[SNDRV_PCM_STREAM_CAPTURE];
 395         u32 handled_mask = 0;
 396         u32 stat;
 397
 398         stat = mcasp_get_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG);
 399         if (stat & ROVRN & irq_mask) {
 400                 dev_warn(mcasp->dev, "Receive buffer overflow\n");
 401                 handled_mask |= ROVRN;
 402
 403                 substream = mcasp->substreams[SNDRV_PCM_STREAM_CAPTURE];
 404                 if (substream)
 405                         snd_pcm_stop_xrun(substream);
 406         }
 407
 408         if (!handled_mask)
 409                 dev_warn(mcasp->dev, "unhandled rx event. rxstat: 0x%08x\n",
 410                          stat);
 411
 412         if (stat & XRERR)
 413                 handled_mask |= XRERR;
 414
 415         /* Ack the handled event only */
 416         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG, handled_mask);
 417
 418         return IRQ_RETVAL(handled_mask);
 419 }
 420
 421 static irqreturn_t davinci_mcasp_common_irq_handler(int irq, void *data)
 422 {
 423         struct davinci_mcasp *mcasp = (struct davinci_mcasp *)data;
 424         irqreturn_t ret = IRQ_NONE;
 425
 426         if (mcasp->substreams[SNDRV_PCM_STREAM_PLAYBACK])
 427                 ret = davinci_mcasp_tx_irq_handler(irq, data);
 428
 429         if (mcasp->substreams[SNDRV_PCM_STREAM_CAPTURE])
 430                 ret |= davinci_mcasp_rx_irq_handler(irq, data);
 431
 432         return ret;
 433 }
 434
 435 static int davinci_mcasp_set_dai_fmt(struct snd_soc_dai *cpu_dai,
 436                                          unsigned int fmt)
 437 {
 438         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
 439         int ret = 0;
 440         u32 data_delay;
 441         bool fs_pol_rising;
 442         bool inv_fs = false;
 443
 444         if (!fmt)
 445                 return 0;
 446
 447         pm_runtime_get_sync(mcasp->dev);
 448         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
 449         case SND_SOC_DAIFMT_DSP_A:
 450                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 451                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 452                 /* 1st data bit occur one ACLK cycle after the frame sync */
 453                 data_delay = 1;
 454                 break;
 455         case SND_SOC_DAIFMT_DSP_B:
 456         case SND_SOC_DAIFMT_AC97:
 457                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 458                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 459                 /* No delay after FS */
 460                 data_delay = 0;
 461                 break;
 462         case SND_SOC_DAIFMT_I2S:
 463                 /* configure a full-word SYNC pulse (LRCLK) */
 464                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 465                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 466                 /* 1st data bit occur one ACLK cycle after the frame sync */
 467                 data_delay = 1;
 468                 /* FS need to be inverted */
 469                 inv_fs = true;
 470                 break;
 471         case SND_SOC_DAIFMT_LEFT_J:
 472                 /* configure a full-word SYNC pulse (LRCLK) */
 473                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 474                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 475                 /* No delay after FS */
 476                 data_delay = 0;
 477                 break;
 478         default:
 479                 ret = -EINVAL;
 480                 goto out;
 481         }
 482
 483         mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, FSXDLY(data_delay),
 484                        FSXDLY(3));
 485         mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, FSRDLY(data_delay),
 486                        FSRDLY(3));
 487
 488         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
 489         case SND_SOC_DAIFMT_CBS_CFS:
 490                 /* codec is clock and frame slave */
 491                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 492                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 493
 494                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 495                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 496
 497                 /* BCLK */
 498                 set_bit(PIN_BIT_ACLKX, &mcasp->pdir);
 499                 set_bit(PIN_BIT_ACLKR, &mcasp->pdir);
 500                 /* Frame Sync */
 501                 set_bit(PIN_BIT_AFSX, &mcasp->pdir);
 502                 set_bit(PIN_BIT_AFSR, &mcasp->pdir);
 503
 504                 mcasp->bclk_master = 1;
 505                 break;
 506         case SND_SOC_DAIFMT_CBS_CFM:
 507                 /* codec is clock slave and frame master */
 508                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 509                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 510
 511                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 512                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 513
 514                 /* BCLK */
 515                 set_bit(PIN_BIT_ACLKX, &mcasp->pdir);
 516                 set_bit(PIN_BIT_ACLKR, &mcasp->pdir);
 517                 /* Frame Sync */
 518                 clear_bit(PIN_BIT_AFSX, &mcasp->pdir);
 519                 clear_bit(PIN_BIT_AFSR, &mcasp->pdir);
 520
 521                 mcasp->bclk_master = 1;
 522                 break;
 523         case SND_SOC_DAIFMT_CBM_CFS:
 524                 /* codec is clock master and frame slave */
 525                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 526                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 527
 528                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 529                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 530
 531                 /* BCLK */
 532                 clear_bit(PIN_BIT_ACLKX, &mcasp->pdir);
 533                 clear_bit(PIN_BIT_ACLKR, &mcasp->pdir);
 534                 /* Frame Sync */
 535                 set_bit(PIN_BIT_AFSX, &mcasp->pdir);
 536                 set_bit(PIN_BIT_AFSR, &mcasp->pdir);
 537
 538                 mcasp->bclk_master = 0;
 539                 break;
 540         case SND_SOC_DAIFMT_CBM_CFM:
 541                 /* codec is clock and frame master */
 542                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 543                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 544
 545                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 546                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 547
 548                 /* BCLK */
 549                 clear_bit(PIN_BIT_ACLKX, &mcasp->pdir);
 550                 clear_bit(PIN_BIT_ACLKR, &mcasp->pdir);
 551                 /* Frame Sync */
 552                 clear_bit(PIN_BIT_AFSX, &mcasp->pdir);
 553                 clear_bit(PIN_BIT_AFSR, &mcasp->pdir);
 554
 555                 mcasp->bclk_master = 0;
 556                 break;
 557         default:
 558                 ret = -EINVAL;
 559                 goto out;
 560         }
 561
 562         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
 563         case SND_SOC_DAIFMT_IB_NF:
 564                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 565                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 566                 fs_pol_rising = true;
 567                 break;
 568         case SND_SOC_DAIFMT_NB_IF:
 569                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 570                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 571                 fs_pol_rising = false;
 572                 break;
 573         case SND_SOC_DAIFMT_IB_IF:
 574                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 575                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 576                 fs_pol_rising = false;
 577                 break;
 578         case SND_SOC_DAIFMT_NB_NF:
 579                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 580                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 581                 fs_pol_rising = true;
 582                 break;
 583         default:
 584                 ret = -EINVAL;
 585                 goto out;
 586         }
 587
 588         if (inv_fs)
 589                 fs_pol_rising = !fs_pol_rising;
 590
 591         if (fs_pol_rising) {
 592                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 593                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 594         } else {
 595                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 596                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 597         }
 598
 599         mcasp->dai_fmt = fmt;
 600 out:
 601         pm_runtime_put(mcasp->dev);
 602         return ret;
 603 }
 604
 605 static int __davinci_mcasp_set_clkdiv(struct davinci_mcasp *mcasp, int div_id,
 606                                       int div, bool explicit)
 607 {
 608         pm_runtime_get_sync(mcasp->dev);
 609         switch (div_id) {
 610         case MCASP_CLKDIV_AUXCLK:                       /* MCLK divider */
 611                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG,
 612                                AHCLKXDIV(div - 1), AHCLKXDIV_MASK);
 613                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_AHCLKRCTL_REG,
 614                                AHCLKRDIV(div - 1), AHCLKRDIV_MASK);
 615                 break;
 616
 617         case MCASP_CLKDIV_BCLK:                 /* BCLK divider */
 618                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG,
 619                                ACLKXDIV(div - 1), ACLKXDIV_MASK);
 620                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG,
 621                                ACLKRDIV(div - 1), ACLKRDIV_MASK);
 622                 if (explicit)
 623                         mcasp->bclk_div = div;
 624                 break;
 625
 626         case MCASP_CLKDIV_BCLK_FS_RATIO:
 627                 /*
 628                  * BCLK/LRCLK ratio descries how many bit-clock cycles
 629                  * fit into one frame. The clock ratio is given for a
 630                  * full period of data (for I2S format both left and
 631                  * right channels), so it has to be divided by number
 632                  * of tdm-slots (for I2S - divided by 2).
 633                  * Instead of storing this ratio, we calculate a new
 634                  * tdm_slot width by dividing the the ratio by the
 635                  * number of configured tdm slots.
 636                  */
 637                 mcasp->slot_width = div / mcasp->tdm_slots;
 638                 if (div % mcasp->tdm_slots)
 639                         dev_warn(mcasp->dev,
 640                                  "%s(): BCLK/LRCLK %d is not divisible by %d tdm slots",
 641                                  __func__, div, mcasp->tdm_slots);
 642                 break;
 643
 644         default:
 645                 return -EINVAL;
 646         }
 647
 648         pm_runtime_put(mcasp->dev);
 649         return 0;
 650 }
 651
 652 static int davinci_mcasp_set_clkdiv(struct snd_soc_dai *dai, int div_id,
 653                                     int div)
 654 {
 655         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 656
 657         return __davinci_mcasp_set_clkdiv(mcasp, div_id, div, 1);
 658 }
 659
 660 static int davinci_mcasp_set_sysclk(struct snd_soc_dai *dai, int clk_id,
 661                                     unsigned int freq, int dir)
 662 {
 663         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 664
 665         pm_runtime_get_sync(mcasp->dev);
 666         if (dir == SND_SOC_CLOCK_OUT) {
 667                 mcasp_set_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXE);
 668                 mcasp_set_bits(mcasp, DAVINCI_MCASP_AHCLKRCTL_REG, AHCLKRE);
 669                 set_bit(PIN_BIT_AHCLKX, &mcasp->pdir);
 670         } else {
 671                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXE);
 672                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_AHCLKRCTL_REG, AHCLKRE);
 673                 clear_bit(PIN_BIT_AHCLKX, &mcasp->pdir);
 674         }
 675
 676         mcasp->sysclk_freq = freq;
 677
 678         pm_runtime_put(mcasp->dev);
 679         return 0;
 680 }
 681
 682 /* All serializers must have equal number of channels */
 683 static int davinci_mcasp_ch_constraint(struct davinci_mcasp *mcasp, int stream,
 684                                        int serializers)
 685 {
 686         struct snd_pcm_hw_constraint_list *cl = &mcasp->chconstr[stream];
 687         unsigned int *list = (unsigned int *) cl->list;
 688         int slots = mcasp->tdm_slots;
 689         int i, count = 0;
 690
 691         if (mcasp->tdm_mask[stream])
 692                 slots = hweight32(mcasp->tdm_mask[stream]);
 693
 694         for (i = 1; i <= slots; i++)
 695                 list[count++] = i;
 696
 697         for (i = 2; i <= serializers; i++)
 698                 list[count++] = i*slots;
 699
 700         cl->count = count;
 701
 702         return 0;
 703 }
 704
 705 static int davinci_mcasp_set_ch_constraints(struct davinci_mcasp *mcasp)
 706 {
 707         int rx_serializers = 0, tx_serializers = 0, ret, i;
 708
 709         for (i = 0; i < mcasp->num_serializer; i++)
 710                 if (mcasp->serial_dir[i] == TX_MODE)
 711                         tx_serializers++;
 712                 else if (mcasp->serial_dir[i] == RX_MODE)
 713                         rx_serializers++;
 714
 715         ret = davinci_mcasp_ch_constraint(mcasp, SNDRV_PCM_STREAM_PLAYBACK,
 716                                           tx_serializers);
 717         if (ret)
 718                 return ret;
 719
 720         ret = davinci_mcasp_ch_constraint(mcasp, SNDRV_PCM_STREAM_CAPTURE,
 721                                           rx_serializers);
 722
 723         return ret;
 724 }
 725
 726
 727 static int davinci_mcasp_set_tdm_slot(struct snd_soc_dai *dai,
 728                                       unsigned int tx_mask,
 729                                       unsigned int rx_mask,
 730                                       int slots, int slot_width)
 731 {
 732         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 733
 734         dev_dbg(mcasp->dev,
 735                  "%s() tx_mask 0x%08x rx_mask 0x%08x slots %d width %d\n",
 736                  __func__, tx_mask, rx_mask, slots, slot_width);
 737
 738         if (tx_mask >= (1<<slots) || rx_mask >= (1<<slots)) {
 739                 dev_err(mcasp->dev,
 740                         "Bad tdm mask tx: 0x%08x rx: 0x%08x slots %d\n",
 741                         tx_mask, rx_mask, slots);
 742                 return -EINVAL;
 743         }
 744
 745         if (slot_width &&
 746             (slot_width < 8 || slot_width > 32 || slot_width % 4 != 0)) {
 747                 dev_err(mcasp->dev, "%s: Unsupported slot_width %d\n",
 748                         __func__, slot_width);
 749                 return -EINVAL;
 750         }
 751
 752         mcasp->tdm_slots = slots;
 753         mcasp->tdm_mask[SNDRV_PCM_STREAM_PLAYBACK] = tx_mask;
 754         mcasp->tdm_mask[SNDRV_PCM_STREAM_CAPTURE] = rx_mask;
 755         mcasp->slot_width = slot_width;
 756
 757         return davinci_mcasp_set_ch_constraints(mcasp);
 758 }
 759
 760 static int davinci_config_channel_size(struct davinci_mcasp *mcasp,
 761                                        int sample_width)
 762 {
 763         u32 fmt;
 764         u32 tx_rotate = (sample_width / 4) & 0x7;
 765         u32 mask = (1ULL << sample_width) - 1;
 766         u32 slot_width = sample_width;
 767
 768         /*
 769          * For captured data we should not rotate, inversion and masking is
 770          * enoguh to get the data to the right position:
 771          * Format         data from bus         after reverse (XRBUF)
 772          * S16_LE:      |LSB|MSB|xxx|xxx|       |xxx|xxx|MSB|LSB|
 773          * S24_3LE:     |LSB|DAT|MSB|xxx|       |xxx|MSB|DAT|LSB|
 774          * S24_LE:      |LSB|DAT|MSB|xxx|       |xxx|MSB|DAT|LSB|
 775          * S32_LE:      |LSB|DAT|DAT|MSB|       |MSB|DAT|DAT|LSB|
 776          */
 777         u32 rx_rotate = 0;
 778
 779         /*
 780          * Setting the tdm slot width either with set_clkdiv() or
 781          * set_tdm_slot() allows us to for example send 32 bits per
 782          * channel to the codec, while only 16 of them carry audio
 783          * payload.
 784          */
 785         if (mcasp->slot_width) {
 786                 /*
 787                  * When we have more bclk then it is needed for the
 788                  * data, we need to use the rotation to move the
 789                  * received samples to have correct alignment.
 790                  */
 791                 slot_width = mcasp->slot_width;
 792                 rx_rotate = (slot_width - sample_width) / 4;
 793         }
 794
 795         /* mapping of the XSSZ bit-field as described in the datasheet */
 796         fmt = (slot_width >> 1) - 1;
 797
 798         if (mcasp->op_mode != DAVINCI_MCASP_DIT_MODE) {
 799                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, RXSSZ(fmt),
 800                                RXSSZ(0x0F));
 801                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, TXSSZ(fmt),
 802                                TXSSZ(0x0F));
 803                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, TXROT(tx_rotate),
 804                                TXROT(7));
 805                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, RXROT(rx_rotate),
 806                                RXROT(7));
 807                 mcasp_set_reg(mcasp, DAVINCI_MCASP_RXMASK_REG, mask);
 808         }
 809
 810         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXMASK_REG, mask);
 811
 812         return 0;
 813 }
 814
 815 static int mcasp_common_hw_param(struct davinci_mcasp *mcasp, int stream,
 816                                  int period_words, int channels)
 817 {
 818         struct snd_dmaengine_dai_dma_data *dma_data = &mcasp->dma_data[stream];
 819         int i;
 820         u8 tx_ser = 0;
 821         u8 rx_ser = 0;
 822         u8 slots = mcasp->tdm_slots;
 823         u8 max_active_serializers = (channels + slots - 1) / slots;
 824         int active_serializers, numevt;
 825         u32 reg;
 826         /* Default configuration */
 827         if (mcasp->version < MCASP_VERSION_3)
 828                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PWREMUMGT_REG, MCASP_SOFT);
 829
 830         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 831                 mcasp_set_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 832                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_XEVTCTL_REG, TXDATADMADIS);
 833         } else {
 834                 mcasp_set_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 835                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_REVTCTL_REG, RXDATADMADIS);
 836         }
 837
 838         for (i = 0; i < mcasp->num_serializer; i++) {
 839                 mcasp_set_bits(mcasp, DAVINCI_MCASP_XRSRCTL_REG(i),
 840                                mcasp->serial_dir[i]);
 841                 if (mcasp->serial_dir[i] == TX_MODE &&
 842                                         tx_ser < max_active_serializers) {
 843                         mcasp_mod_bits(mcasp, DAVINCI_MCASP_XRSRCTL_REG(i),
 844                                        mcasp->dismod, DISMOD_MASK);
 845                         set_bit(PIN_BIT_AXR(i), &mcasp->pdir);
 846                         tx_ser++;
 847                 } else if (mcasp->serial_dir[i] == RX_MODE &&
 848                                         rx_ser < max_active_serializers) {
 849                         clear_bit(PIN_BIT_AXR(i), &mcasp->pdir);
 850                         rx_ser++;
 851                 } else {
 852                         /* Inactive or unused pin, set it to inactive */
 853                         mcasp_mod_bits(mcasp, DAVINCI_MCASP_XRSRCTL_REG(i),
 854                                        SRMOD_INACTIVE, SRMOD_MASK);
 855                         /* If unused, set DISMOD for the pin */
 856                         if (mcasp->serial_dir[i] != INACTIVE_MODE)
 857                                 mcasp_mod_bits(mcasp,
 858                                                DAVINCI_MCASP_XRSRCTL_REG(i),
 859                                                mcasp->dismod, DISMOD_MASK);
 860                         clear_bit(PIN_BIT_AXR(i), &mcasp->pdir);
 861                 }
 862         }
 863
 864         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 865                 active_serializers = tx_ser;
 866                 numevt = mcasp->txnumevt;
 867                 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 868         } else {
 869                 active_serializers = rx_ser;
 870                 numevt = mcasp->rxnumevt;
 871                 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 872         }
 873
 874         if (active_serializers < max_active_serializers) {
 875                 dev_warn(mcasp->dev, "stream has more channels (%d) than are "
 876                          "enabled in mcasp (%d)\n", channels,
 877                          active_serializers * slots);
 878                 return -EINVAL;
 879         }
 880
 881         /* AFIFO is not in use */
 882         if (!numevt) {
 883                 /* Configure the burst size for platform drivers */
 884                 if (active_serializers > 1) {
 885                         /*
 886                          * If more than one serializers are in use we have one
 887                          * DMA request to provide data for all serializers.
 888                          * For example if three serializers are enabled the DMA
 889                          * need to transfer three words per DMA request.
 890                          */
 891                         dma_data->maxburst = active_serializers;
 892                 } else {
 893                         dma_data->maxburst = 0;
 894                 }
 895                 return 0;
 896         }
 897
 898         if (period_words % active_serializers) {
 899                 dev_err(mcasp->dev, "Invalid combination of period words and "
 900                         "active serializers: %d, %d\n", period_words,
 901                         active_serializers);
 902                 return -EINVAL;
 903         }
 904
 905         /*
 906          * Calculate the optimal AFIFO depth for platform side:
 907          * The number of words for numevt need to be in steps of active
 908          * serializers.
 909          */
 910         numevt = (numevt / active_serializers) * active_serializers;
 911
 912         while (period_words % numevt && numevt > 0)
 913                 numevt -= active_serializers;
 914         if (numevt <= 0)
 915                 numevt = active_serializers;
 916
 917         mcasp_mod_bits(mcasp, reg, active_serializers, NUMDMA_MASK);
 918         mcasp_mod_bits(mcasp, reg, NUMEVT(numevt), NUMEVT_MASK);
 919
 920         /* Configure the burst size for platform drivers */
 921         if (numevt == 1)
 922                 numevt = 0;
 923         dma_data->maxburst = numevt;
 924
 925         return 0;
 926 }
 927
 928 static int mcasp_i2s_hw_param(struct davinci_mcasp *mcasp, int stream,
 929                               int channels)
 930 {
 931         int i, active_slots;
 932         int total_slots;
 933         int active_serializers;
 934         u32 mask = 0;
 935         u32 busel = 0;
 936
 937         total_slots = mcasp->tdm_slots;
 938
 939         /*
 940          * If more than one serializer is needed, then use them with
 941          * all the specified tdm_slots. Otherwise, one serializer can
 942          * cope with the transaction using just as many slots as there
 943          * are channels in the stream.
 944          */
 945         if (mcasp->tdm_mask[stream]) {
 946                 active_slots = hweight32(mcasp->tdm_mask[stream]);
 947                 active_serializers = (channels + active_slots - 1) /
 948                         active_slots;
 949                 if (active_serializers == 1) {
 950                         active_slots = channels;
 951                         for (i = 0; i < total_slots; i++) {
 952                                 if ((1 << i) & mcasp->tdm_mask[stream]) {
 953                                         mask |= (1 << i);
 954                                         if (--active_slots <= 0)
 955                                                 break;
 956                                 }
 957                         }
 958                 }
 959         } else {
 960                 active_serializers = (channels + total_slots - 1) / total_slots;
 961                 if (active_serializers == 1)
 962                         active_slots = channels;
 963                 else
 964                         active_slots = total_slots;
 965
 966                 for (i = 0; i < active_slots; i++)
 967                         mask |= (1 << i);
 968         }
 969
 970         mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, TX_ASYNC);
 971
 972         if (!mcasp->dat_port)
 973                 busel = TXSEL;
 974
 975         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 976                 mcasp_set_reg(mcasp, DAVINCI_MCASP_TXTDM_REG, mask);
 977                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, busel | TXORD);
 978                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG,
 979                                FSXMOD(total_slots), FSXMOD(0x1FF));
 980         } else if (stream == SNDRV_PCM_STREAM_CAPTURE) {
 981                 mcasp_set_reg(mcasp, DAVINCI_MCASP_RXTDM_REG, mask);
 982                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, busel | RXORD);
 983                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG,
 984                                FSRMOD(total_slots), FSRMOD(0x1FF));
 985                 /*
 986                  * If McASP is set to be TX/RX synchronous and the playback is
 987                  * not running already we need to configure the TX slots in
 988                  * order to have correct FSX on the bus
 989                  */
 990                 if (mcasp_is_synchronous(mcasp) && !mcasp->channels)
 991                         mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG,
 992                                        FSXMOD(total_slots), FSXMOD(0x1FF));
 993         }
 994
 995         return 0;
 996 }
 997
 998 /* S/PDIF */
 999 static int mcasp_dit_hw_param(struct davinci_mcasp *mcasp,
1000                               unsigned int rate)
1001 {
1002         u32 cs_value = 0;
1003         u8 *cs_bytes = (u8*) &cs_value;
1004
1005         /* Set the TX format : 24 bit right rotation, 32 bit slot, Pad 0
1006            and LSB first */
1007         mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, TXROT(6) | TXSSZ(15));
1008
1009         /* Set TX frame synch : DIT Mode, 1 bit width, internal, rising edge */
1010         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE | FSXMOD(0x180));
1011
1012         /* Set the TX tdm : for all the slots */
1013         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXTDM_REG, 0xFFFFFFFF);
1014
1015         /* Set the TX clock controls : div = 1 and internal */
1016         mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE | TX_ASYNC);
1017
1018         mcasp_clr_bits(mcasp, DAVINCI_MCASP_XEVTCTL_REG, TXDATADMADIS);
1019
1020         /* Only 44100 and 48000 are valid, both have the same setting */
1021         mcasp_set_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXDIV(3));
1022
1023         /* Enable the DIT */
1024         mcasp_set_bits(mcasp, DAVINCI_MCASP_TXDITCTL_REG, DITEN);
1025
1026         /* Set S/PDIF channel status bits */
1027         cs_bytes[0] = IEC958_AES0_CON_NOT_COPYRIGHT;
1028         cs_bytes[1] = IEC958_AES1_CON_PCM_CODER;
1029
1030         switch (rate) {
1031         case 22050:
1032                 cs_bytes[3] |= IEC958_AES3_CON_FS_22050;
1033                 break;
1034         case 24000:
1035                 cs_bytes[3] |= IEC958_AES3_CON_FS_24000;
1036                 break;
1037         case 32000:
1038                 cs_bytes[3] |= IEC958_AES3_CON_FS_32000;
1039                 break;
1040         case 44100:
1041                 cs_bytes[3] |= IEC958_AES3_CON_FS_44100;
1042                 break;
1043         case 48000:
1044                 cs_bytes[3] |= IEC958_AES3_CON_FS_48000;
1045                 break;
1046         case 88200:
1047                 cs_bytes[3] |= IEC958_AES3_CON_FS_88200;
1048                 break;
1049         case 96000:
1050                 cs_bytes[3] |= IEC958_AES3_CON_FS_96000;
1051                 break;
1052         case 176400:
1053                 cs_bytes[3] |= IEC958_AES3_CON_FS_176400;
1054                 break;
1055         case 192000:
1056                 cs_bytes[3] |= IEC958_AES3_CON_FS_192000;
1057                 break;
1058         default:
1059                 printk(KERN_WARNING "unsupported sampling rate: %d\n", rate);
1060                 return -EINVAL;
1061         }
1062
1063         mcasp_set_reg(mcasp, DAVINCI_MCASP_DITCSRA_REG, cs_value);
1064         mcasp_set_reg(mcasp, DAVINCI_MCASP_DITCSRB_REG, cs_value);
1065
1066         return 0;
1067 }
1068
1069 static int davinci_mcasp_calc_clk_div(struct davinci_mcasp *mcasp,
1070                                       unsigned int sysclk_freq,
1071                                       unsigned int bclk_freq, bool set)
1072 {
1073         u32 reg = mcasp_get_reg(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG);
1074         int div = sysclk_freq / bclk_freq;
1075         int rem = sysclk_freq % bclk_freq;
1076         int error_ppm;
1077         int aux_div = 1;
1078
1079         if (div > (ACLKXDIV_MASK + 1)) {
1080                 if (reg & AHCLKXE) {
1081                         aux_div = div / (ACLKXDIV_MASK + 1);
1082                         if (div % (ACLKXDIV_MASK + 1))
1083                                 aux_div++;
1084
1085                         sysclk_freq /= aux_div;
1086                         div = sysclk_freq / bclk_freq;
1087                         rem = sysclk_freq % bclk_freq;
1088                 } else if (set) {
1089                         dev_warn(mcasp->dev, "Too fast reference clock (%u)\n",
1090                                  sysclk_freq);
1091                 }
1092         }
1093
1094         if (rem != 0) {
1095                 if (div == 0 ||
1096                     ((sysclk_freq / div) - bclk_freq) >
1097                     (bclk_freq - (sysclk_freq / (div+1)))) {
1098                         div++;
1099                         rem = rem - bclk_freq;
1100                 }
1101         }
1102         error_ppm = (div*1000000 + (int)div64_long(1000000LL*rem,
1103                      (int)bclk_freq)) / div - 1000000;
1104
1105         if (set) {
1106                 if (error_ppm)
1107                         dev_info(mcasp->dev, "Sample-rate is off by %d PPM\n",
1108                                  error_ppm);
1109
1110                 __davinci_mcasp_set_clkdiv(mcasp, MCASP_CLKDIV_BCLK, div, 0);
1111                 if (reg & AHCLKXE)
1112                         __davinci_mcasp_set_clkdiv(mcasp, MCASP_CLKDIV_AUXCLK,
1113                                                    aux_div, 0);
1114         }
1115
1116         return error_ppm;
1117 }
1118
1119 static inline u32 davinci_mcasp_tx_delay(struct davinci_mcasp *mcasp)
1120 {
1121         if (!mcasp->txnumevt)
1122                 return 0;
1123
1124         return mcasp_get_reg(mcasp, mcasp->fifo_base + MCASP_WFIFOSTS_OFFSET);
1125 }
1126
1127 static inline u32 davinci_mcasp_rx_delay(struct davinci_mcasp *mcasp)
1128 {
1129         if (!mcasp->rxnumevt)
1130                 return 0;
1131
1132         return mcasp_get_reg(mcasp, mcasp->fifo_base + MCASP_RFIFOSTS_OFFSET);
1133 }
1134
1135 static snd_pcm_sframes_t davinci_mcasp_delay(
1136                         struct snd_pcm_substream *substream,
1137                         struct snd_soc_dai *cpu_dai)
1138 {
1139         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
1140         u32 fifo_use;
1141
1142         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
1143                 fifo_use = davinci_mcasp_tx_delay(mcasp);
1144         else
1145                 fifo_use = davinci_mcasp_rx_delay(mcasp);
1146
1147         /*
1148          * Divide the used locations with the channel count to get the
1149          * FIFO usage in samples (don't care about partial samples in the
1150          * buffer).
1151          */
1152         return fifo_use / substream->runtime->channels;
1153 }
1154
1155 static int davinci_mcasp_hw_params(struct snd_pcm_substream *substream,
1156                                         struct snd_pcm_hw_params *params,
1157                                         struct snd_soc_dai *cpu_dai)
1158 {
1159         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
1160         int word_length;
1161         int channels = params_channels(params);
1162         int period_size = params_period_size(params);
1163         int ret;
1164
1165         ret = davinci_mcasp_set_dai_fmt(cpu_dai, mcasp->dai_fmt);
1166         if (ret)
1167                 return ret;
1168
1169         /*
1170          * If mcasp is BCLK master, and a BCLK divider was not provided by
1171          * the machine driver, we need to calculate the ratio.
1172          */
1173         if (mcasp->bclk_master && mcasp->bclk_div == 0 && mcasp->sysclk_freq) {
1174                 int slots = mcasp->tdm_slots;
1175                 int rate = params_rate(params);
1176                 int sbits = params_width(params);
1177
1178                 if (mcasp->slot_width)
1179                         sbits = mcasp->slot_width;
1180
1181                 davinci_mcasp_calc_clk_div(mcasp, mcasp->sysclk_freq,
1182                                            rate * sbits * slots, true);
1183         }
1184
1185         ret = mcasp_common_hw_param(mcasp, substream->stream,
1186                                     period_size * channels, channels);
1187         if (ret)
1188                 return ret;
1189
1190         if (mcasp->op_mode == DAVINCI_MCASP_DIT_MODE)
1191                 ret = mcasp_dit_hw_param(mcasp, params_rate(params));
1192         else
1193                 ret = mcasp_i2s_hw_param(mcasp, substream->stream,
1194                                          channels);
1195
1196         if (ret)
1197                 return ret;
1198
1199         switch (params_format(params)) {
1200         case SNDRV_PCM_FORMAT_U8:
1201         case SNDRV_PCM_FORMAT_S8:
1202                 word_length = 8;
1203                 break;
1204
1205         case SNDRV_PCM_FORMAT_U16_LE:
1206         case SNDRV_PCM_FORMAT_S16_LE:
1207                 word_length = 16;
1208                 break;
1209
1210         case SNDRV_PCM_FORMAT_U24_3LE:
1211         case SNDRV_PCM_FORMAT_S24_3LE:
1212                 word_length = 24;
1213                 break;
1214
1215         case SNDRV_PCM_FORMAT_U24_LE:
1216         case SNDRV_PCM_FORMAT_S24_LE:
1217                 word_length = 24;
1218                 break;
1219
1220         case SNDRV_PCM_FORMAT_U32_LE:
1221         case SNDRV_PCM_FORMAT_S32_LE:
1222                 word_length = 32;
1223                 break;
1224
1225         default:
1226                 printk(KERN_WARNING "davinci-mcasp: unsupported PCM format");
1227                 return -EINVAL;
1228         }
1229
1230         davinci_config_channel_size(mcasp, word_length);
1231
1232         if (mcasp->op_mode == DAVINCI_MCASP_IIS_MODE)
1233                 mcasp->channels = channels;
1234
1235         return 0;
1236 }
1237
1238 static int davinci_mcasp_trigger(struct snd_pcm_substream *substream,
1239                                      int cmd, struct snd_soc_dai *cpu_dai)
1240 {
1241         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
1242         int ret = 0;
1243
1244         switch (cmd) {
1245         case SNDRV_PCM_TRIGGER_RESUME:
1246         case SNDRV_PCM_TRIGGER_START:
1247         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
1248                 davinci_mcasp_start(mcasp, substream->stream);
1249                 break;
1250         case SNDRV_PCM_TRIGGER_SUSPEND:
1251         case SNDRV_PCM_TRIGGER_STOP:
1252         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
1253                 davinci_mcasp_stop(mcasp, substream->stream);
1254                 break;
1255
1256         default:
1257                 ret = -EINVAL;
1258         }
1259
1260         return ret;
1261 }
1262
1263 static const unsigned int davinci_mcasp_dai_rates[] = {
1264         8000, 11025, 16000, 22050, 32000, 44100, 48000, 64000,
1265         88200, 96000, 176400, 192000,
1266 };
1267
1268 #define DAVINCI_MAX_RATE_ERROR_PPM 1000
1269
1270 static int davinci_mcasp_hw_rule_rate(struct snd_pcm_hw_params *params,
1271                                       struct snd_pcm_hw_rule *rule)
1272 {
1273         struct davinci_mcasp_ruledata *rd = rule->private;
1274         struct snd_interval *ri =
1275                 hw_param_interval(params, SNDRV_PCM_HW_PARAM_RATE);
1276         int sbits = params_width(params);
1277         int slots = rd->mcasp->tdm_slots;
1278         struct snd_interval range;
1279         int i;
1280
1281         if (rd->mcasp->slot_width)
1282                 sbits = rd->mcasp->slot_width;
1283
1284         snd_interval_any(&range);
1285         range.empty = 1;
1286
1287         for (i = 0; i < ARRAY_SIZE(davinci_mcasp_dai_rates); i++) {
1288                 if (snd_interval_test(ri, davinci_mcasp_dai_rates[i])) {
1289                         uint bclk_freq = sbits * slots *
1290                                          davinci_mcasp_dai_rates[i];
1291                         unsigned int sysclk_freq;
1292                         int ppm;
1293
1294                         if (rd->mcasp->auxclk_fs_ratio)
1295                                 sysclk_freq =  davinci_mcasp_dai_rates[i] *
1296                                                rd->mcasp->auxclk_fs_ratio;
1297                         else
1298                                 sysclk_freq = rd->mcasp->sysclk_freq;
1299
1300                         ppm = davinci_mcasp_calc_clk_div(rd->mcasp, sysclk_freq,
1301                                                          bclk_freq, false);
1302                         if (abs(ppm) < DAVINCI_MAX_RATE_ERROR_PPM) {
1303                                 if (range.empty) {
1304                                         range.min = davinci_mcasp_dai_rates[i];
1305                                         range.empty = 0;
1306                                 }
1307                                 range.max = davinci_mcasp_dai_rates[i];
1308                         }
1309                 }
1310         }
1311
1312         dev_dbg(rd->mcasp->dev,
1313                 "Frequencies %d-%d -> %d-%d for %d sbits and %d tdm slots\n",
1314                 ri->min, ri->max, range.min, range.max, sbits, slots);
1315
1316         return snd_interval_refine(hw_param_interval(params, rule->var),
1317                                    &range);
1318 }
1319
1320 static int davinci_mcasp_hw_rule_format(struct snd_pcm_hw_params *params,
1321                                         struct snd_pcm_hw_rule *rule)
1322 {
1323         struct davinci_mcasp_ruledata *rd = rule->private;
1324         struct snd_mask *fmt = hw_param_mask(params, SNDRV_PCM_HW_PARAM_FORMAT);
1325         struct snd_mask nfmt;
1326         int rate = params_rate(params);
1327         int slots = rd->mcasp->tdm_slots;
1328         int i, count = 0;
1329
1330         snd_mask_none(&nfmt);
1331
1332         for (i = 0; i <= SNDRV_PCM_FORMAT_LAST; i++) {
1333                 if (snd_mask_test(fmt, i)) {
1334                         uint sbits = snd_pcm_format_width(i);
1335                         unsigned int sysclk_freq;
1336                         int ppm;
1337
1338                         if (rd->mcasp->auxclk_fs_ratio)
1339                                 sysclk_freq =  rate *
1340                                                rd->mcasp->auxclk_fs_ratio;
1341                         else
1342                                 sysclk_freq = rd->mcasp->sysclk_freq;
1343
1344                         if (rd->mcasp->slot_width)
1345                                 sbits = rd->mcasp->slot_width;
1346
1347                         ppm = davinci_mcasp_calc_clk_div(rd->mcasp, sysclk_freq,
1348                                                          sbits * slots * rate,
1349                                                          false);
1350                         if (abs(ppm) < DAVINCI_MAX_RATE_ERROR_PPM) {
1351                                 snd_mask_set(&nfmt, i);
1352                                 count++;
1353                         }
1354                 }
1355         }
1356         dev_dbg(rd->mcasp->dev,
1357                 "%d possible sample format for %d Hz and %d tdm slots\n",
1358                 count, rate, slots);
1359
1360         return snd_mask_refine(fmt, &nfmt);
1361 }
1362
1363 static int davinci_mcasp_hw_rule_min_periodsize(
1364                 struct snd_pcm_hw_params *params, struct snd_pcm_hw_rule *rule)
1365 {
1366         struct snd_interval *period_size = hw_param_interval(params,
1367                                                 SNDRV_PCM_HW_PARAM_PERIOD_SIZE);
1368         struct snd_interval frames;
1369
1370         snd_interval_any(&frames);
1371         frames.min = 64;
1372         frames.integer = 1;
1373
1374         return snd_interval_refine(period_size, &frames);
1375 }
1376
1377 static int davinci_mcasp_startup(struct snd_pcm_substream *substream,
1378                                  struct snd_soc_dai *cpu_dai)
1379 {
1380         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
1381         struct davinci_mcasp_ruledata *ruledata =
1382                                         &mcasp->ruledata[substream->stream];
1383         u32 max_channels = 0;
1384         int i, dir;
1385         int tdm_slots = mcasp->tdm_slots;
1386
1387         /* Do not allow more then one stream per direction */
1388         if (mcasp->substreams[substream->stream])
1389                 return -EBUSY;
1390
1391         mcasp->substreams[substream->stream] = substream;
1392
1393         if (mcasp->tdm_mask[substream->stream])
1394                 tdm_slots = hweight32(mcasp->tdm_mask[substream->stream]);
1395
1396         if (mcasp->op_mode == DAVINCI_MCASP_DIT_MODE)
1397                 return 0;
1398
1399         /*
1400          * Limit the maximum allowed channels for the first stream:
1401          * number of serializers for the direction * tdm slots per serializer
1402          */
1403         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
1404                 dir = TX_MODE;
1405         else
1406                 dir = RX_MODE;
1407
1408         for (i = 0; i < mcasp->num_serializer; i++) {
1409                 if (mcasp->serial_dir[i] == dir)
1410                         max_channels++;
1411         }
1412         ruledata->serializers = max_channels;
1413         max_channels *= tdm_slots;
1414         /*
1415          * If the already active stream has less channels than the calculated
1416          * limnit based on the seirializers * tdm_slots, we need to use that as
1417          * a constraint for the second stream.
1418          * Otherwise (first stream or less allowed channels) we use the
1419          * calculated constraint.
1420          */
1421         if (mcasp->channels && mcasp->channels < max_channels)
1422                 max_channels = mcasp->channels;
1423         /*
1424          * But we can always allow channels upto the amount of
1425          * the available tdm_slots.
1426          */
1427         if (max_channels < tdm_slots)
1428                 max_channels = tdm_slots;
1429
1430         snd_pcm_hw_constraint_minmax(substream->runtime,
1431                                      SNDRV_PCM_HW_PARAM_CHANNELS,
1432                                      0, max_channels);
1433
1434         snd_pcm_hw_constraint_list(substream->runtime,
1435                                    0, SNDRV_PCM_HW_PARAM_CHANNELS,
1436                                    &mcasp->chconstr[substream->stream]);
1437
1438         if (mcasp->slot_width)
1439                 snd_pcm_hw_constraint_minmax(substream->runtime,
1440                                              SNDRV_PCM_HW_PARAM_SAMPLE_BITS,
1441                                              8, mcasp->slot_width);
1442
1443         /*
1444          * If we rely on implicit BCLK divider setting we should
1445          * set constraints based on what we can provide.
1446          */
1447         if (mcasp->bclk_master && mcasp->bclk_div == 0 && mcasp->sysclk_freq) {
1448                 int ret;
1449
1450                 ruledata->mcasp = mcasp;
1451
1452                 ret = snd_pcm_hw_rule_add(substream->runtime, 0,
1453                                           SNDRV_PCM_HW_PARAM_RATE,
1454                                           davinci_mcasp_hw_rule_rate,
1455                                           ruledata,
1456                                           SNDRV_PCM_HW_PARAM_FORMAT, -1);
1457                 if (ret)
1458                         return ret;
1459                 ret = snd_pcm_hw_rule_add(substream->runtime, 0,
1460                                           SNDRV_PCM_HW_PARAM_FORMAT,
1461                                           davinci_mcasp_hw_rule_format,
1462                                           ruledata,
1463                                           SNDRV_PCM_HW_PARAM_RATE, -1);
1464                 if (ret)
1465                         return ret;
1466         }
1467
1468         snd_pcm_hw_rule_add(substream->runtime, 0,
1469                             SNDRV_PCM_HW_PARAM_PERIOD_SIZE,
1470                             davinci_mcasp_hw_rule_min_periodsize, NULL,
1471                             SNDRV_PCM_HW_PARAM_PERIOD_SIZE, -1);
1472
1473         return 0;
1474 }
1475
1476 static void davinci_mcasp_shutdown(struct snd_pcm_substream *substream,
1477                                    struct snd_soc_dai *cpu_dai)
1478 {
1479         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
1480
1481         mcasp->substreams[substream->stream] = NULL;
1482
1483         if (mcasp->op_mode == DAVINCI_MCASP_DIT_MODE)
1484                 return;
1485
1486         if (!cpu_dai->active)
1487                 mcasp->channels = 0;
1488 }
1489
1490 static const struct snd_soc_dai_ops davinci_mcasp_dai_ops = {
1491         .startup        = davinci_mcasp_startup,
1492         .shutdown       = davinci_mcasp_shutdown,
1493         .trigger        = davinci_mcasp_trigger,
1494         .delay          = davinci_mcasp_delay,
1495         .hw_params      = davinci_mcasp_hw_params,
1496         .set_fmt        = davinci_mcasp_set_dai_fmt,
1497         .set_clkdiv     = davinci_mcasp_set_clkdiv,
1498         .set_sysclk     = davinci_mcasp_set_sysclk,
1499         .set_tdm_slot   = davinci_mcasp_set_tdm_slot,
1500 };
1501
1502 static int davinci_mcasp_dai_probe(struct snd_soc_dai *dai)
1503 {
1504         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
1505
1506         dai->playback_dma_data = &mcasp->dma_data[SNDRV_PCM_STREAM_PLAYBACK];
1507         dai->capture_dma_data = &mcasp->dma_data[SNDRV_PCM_STREAM_CAPTURE];
1508
1509         return 0;
1510 }
1511
1512 #define DAVINCI_MCASP_RATES     SNDRV_PCM_RATE_8000_192000
1513
1514 #define DAVINCI_MCASP_PCM_FMTS (SNDRV_PCM_FMTBIT_S8 | \
1515                                 SNDRV_PCM_FMTBIT_U8 | \
1516                                 SNDRV_PCM_FMTBIT_S16_LE | \
1517                                 SNDRV_PCM_FMTBIT_U16_LE | \
1518                                 SNDRV_PCM_FMTBIT_S24_LE | \
1519                                 SNDRV_PCM_FMTBIT_U24_LE | \
1520                                 SNDRV_PCM_FMTBIT_S24_3LE | \
1521                                 SNDRV_PCM_FMTBIT_U24_3LE | \
1522                                 SNDRV_PCM_FMTBIT_S32_LE | \
1523                                 SNDRV_PCM_FMTBIT_U32_LE)
1524
1525 static struct snd_soc_dai_driver davinci_mcasp_dai[] = {
1526         {
1527                 .name           = "davinci-mcasp.0",
1528                 .probe          = davinci_mcasp_dai_probe,
1529                 .playback       = {
1530                         .channels_min   = 1,
1531                         .channels_max   = 32 * 16,
1532                         .rates          = DAVINCI_MCASP_RATES,
1533                         .formats        = DAVINCI_MCASP_PCM_FMTS,
1534                 },
1535                 .capture        = {
1536                         .channels_min   = 1,
1537                         .channels_max   = 32 * 16,
1538                         .rates          = DAVINCI_MCASP_RATES,
1539                         .formats        = DAVINCI_MCASP_PCM_FMTS,
1540                 },
1541                 .ops            = &davinci_mcasp_dai_ops,
1542
1543                 .symmetric_samplebits   = 1,
1544                 .symmetric_rates        = 1,
1545         },
1546         {
1547                 .name           = "davinci-mcasp.1",
1548                 .probe          = davinci_mcasp_dai_probe,
1549                 .playback       = {
1550                         .channels_min   = 1,
1551                         .channels_max   = 384,
1552                         .rates          = DAVINCI_MCASP_RATES,
1553                         .formats        = DAVINCI_MCASP_PCM_FMTS,
1554                 },
1555                 .ops            = &davinci_mcasp_dai_ops,
1556         },
1557
1558 };
1559
1560 static const struct snd_soc_component_driver davinci_mcasp_component = {
1561         .name           = "davinci-mcasp",
1562 };
1563
1564 /* Some HW specific values and defaults. The rest is filled in from DT. */
1565 static struct davinci_mcasp_pdata dm646x_mcasp_pdata = {
1566         .tx_dma_offset = 0x400,
1567         .rx_dma_offset = 0x400,
1568         .version = MCASP_VERSION_1,
1569 };
1570
1571 static struct davinci_mcasp_pdata da830_mcasp_pdata = {
1572         .tx_dma_offset = 0x2000,
1573         .rx_dma_offset = 0x2000,
1574         .version = MCASP_VERSION_2,
1575 };
1576
1577 static struct davinci_mcasp_pdata am33xx_mcasp_pdata = {
1578         .tx_dma_offset = 0,
1579         .rx_dma_offset = 0,
1580         .version = MCASP_VERSION_3,
1581 };
1582
1583 static struct davinci_mcasp_pdata dra7_mcasp_pdata = {
1584         /* The CFG port offset will be calculated if it is needed */
1585         .tx_dma_offset = 0,
1586         .rx_dma_offset = 0,
1587         .version = MCASP_VERSION_4,
1588 };
1589
1590 static const struct of_device_id mcasp_dt_ids[] = {
1591         {
1592                 .compatible = "ti,dm646x-mcasp-audio",
1593                 .data = &dm646x_mcasp_pdata,
1594         },
1595         {
1596                 .compatible = "ti,da830-mcasp-audio",
1597                 .data = &da830_mcasp_pdata,
1598         },
1599         {
1600                 .compatible = "ti,am33xx-mcasp-audio",
1601                 .data = &am33xx_mcasp_pdata,
1602         },
1603         {
1604                 .compatible = "ti,dra7-mcasp-audio",
1605                 .data = &dra7_mcasp_pdata,
1606         },
1607         { /* sentinel */ }
1608 };
1609 MODULE_DEVICE_TABLE(of, mcasp_dt_ids);
1610
1611 static int mcasp_reparent_fck(struct platform_device *pdev)
1612 {
1613         struct device_node *node = pdev->dev.of_node;
1614         struct clk *gfclk, *parent_clk;
1615         const char *parent_name;
1616         int ret;
1617
1618         if (!node)
1619                 return 0;
1620
1621         parent_name = of_get_property(node, "fck_parent", NULL);
1622         if (!parent_name)
1623                 return 0;
1624
1625         dev_warn(&pdev->dev, "Update the bindings to use assigned-clocks!\n");
1626
1627         gfclk = clk_get(&pdev->dev, "fck");
1628         if (IS_ERR(gfclk)) {
1629                 dev_err(&pdev->dev, "failed to get fck\n");
1630                 return PTR_ERR(gfclk);
1631         }
1632
1633         parent_clk = clk_get(NULL, parent_name);
1634         if (IS_ERR(parent_clk)) {
1635                 dev_err(&pdev->dev, "failed to get parent clock\n");
1636                 ret = PTR_ERR(parent_clk);
1637                 goto err1;
1638         }
1639
1640         ret = clk_set_parent(gfclk, parent_clk);
1641         if (ret) {
1642                 dev_err(&pdev->dev, "failed to reparent fck\n");
1643                 goto err2;
1644         }
1645
1646 err2:
1647         clk_put(parent_clk);
1648 err1:
1649         clk_put(gfclk);
1650         return ret;
1651 }
1652
1653 static struct davinci_mcasp_pdata *davinci_mcasp_set_pdata_from_of(
1654                                                 struct platform_device *pdev)
1655 {
1656         struct device_node *np = pdev->dev.of_node;
1657         struct davinci_mcasp_pdata *pdata = NULL;
1658         const struct of_device_id *match =
1659                         of_match_device(mcasp_dt_ids, &pdev->dev);
1660         struct of_phandle_args dma_spec;
1661
1662         const u32 *of_serial_dir32;
1663         u32 val;
1664         int i, ret = 0;
1665
1666         if (pdev->dev.platform_data) {
1667                 pdata = pdev->dev.platform_data;
1668                 pdata->dismod = DISMOD_LOW;
1669                 return pdata;
1670         } else if (match) {
1671                 pdata = devm_kmemdup(&pdev->dev, match->data, sizeof(*pdata),
1672                                      GFP_KERNEL);
1673                 if (!pdata) {
1674                         ret = -ENOMEM;
1675                         return pdata;
1676                 }
1677         } else {
1678                 /* control shouldn't reach here. something is wrong */
1679                 ret = -EINVAL;
1680                 goto nodata;
1681         }
1682
1683         ret = of_property_read_u32(np, "op-mode", &val);
1684         if (ret >= 0)
1685                 pdata->op_mode = val;
1686
1687         ret = of_property_read_u32(np, "tdm-slots", &val);
1688         if (ret >= 0) {
1689                 if (val < 2 || val > 32) {
1690                         dev_err(&pdev->dev,
1691                                 "tdm-slots must be in rage [2-32]\n");
1692                         ret = -EINVAL;
1693                         goto nodata;
1694                 }
1695
1696                 pdata->tdm_slots = val;
1697         }
1698
1699         of_serial_dir32 = of_get_property(np, "serial-dir", &val);
1700         val /= sizeof(u32);
1701         if (of_serial_dir32) {
1702                 u8 *of_serial_dir = devm_kzalloc(&pdev->dev,
1703                                                  (sizeof(*of_serial_dir) * val),
1704                                                  GFP_KERNEL);
1705                 if (!of_serial_dir) {
1706                         ret = -ENOMEM;
1707                         goto nodata;
1708                 }
1709
1710                 for (i = 0; i < val; i++)
1711                         of_serial_dir[i] = be32_to_cpup(&of_serial_dir32[i]);
1712
1713                 pdata->num_serializer = val;
1714                 pdata->serial_dir = of_serial_dir;
1715         }
1716
1717         ret = of_property_match_string(np, "dma-names", "tx");
1718         if (ret < 0)
1719                 goto nodata;
1720
1721         ret = of_parse_phandle_with_args(np, "dmas", "#dma-cells", ret,
1722                                          &dma_spec);
1723         if (ret < 0)
1724                 goto nodata;
1725
1726         pdata->tx_dma_channel = dma_spec.args[0];
1727
1728         /* RX is not valid in DIT mode */
1729         if (pdata->op_mode != DAVINCI_MCASP_DIT_MODE) {
1730                 ret = of_property_match_string(np, "dma-names", "rx");
1731                 if (ret < 0)
1732                         goto nodata;
1733
1734                 ret = of_parse_phandle_with_args(np, "dmas", "#dma-cells", ret,
1735                                                  &dma_spec);
1736                 if (ret < 0)
1737                         goto nodata;
1738
1739                 pdata->rx_dma_channel = dma_spec.args[0];
1740         }
1741
1742         ret = of_property_read_u32(np, "tx-num-evt", &val);
1743         if (ret >= 0)
1744                 pdata->txnumevt = val;
1745
1746         ret = of_property_read_u32(np, "rx-num-evt", &val);
1747         if (ret >= 0)
1748                 pdata->rxnumevt = val;
1749
1750         ret = of_property_read_u32(np, "sram-size-playback", &val);
1751         if (ret >= 0)
1752                 pdata->sram_size_playback = val;
1753
1754         ret = of_property_read_u32(np, "sram-size-capture", &val);
1755         if (ret >= 0)
1756                 pdata->sram_size_capture = val;
1757
1758         ret = of_property_read_u32(np, "dismod", &val);
1759         if (ret >= 0) {
1760                 if (val == 0 || val == 2 || val == 3) {
1761                         pdata->dismod = DISMOD_VAL(val);
1762                 } else {
1763                         dev_warn(&pdev->dev, "Invalid dismod value: %u\n", val);
1764                         pdata->dismod = DISMOD_LOW;
1765                 }
1766         } else {
1767                 pdata->dismod = DISMOD_LOW;
1768         }
1769
1770         return  pdata;
1771
1772 nodata:
1773         if (ret < 0) {
1774                 dev_err(&pdev->dev, "Error populating platform data, err %d\n",
1775                         ret);
1776                 pdata = NULL;
1777         }
1778         return  pdata;
1779 }
1780
1781 enum {
1782         PCM_EDMA,
1783         PCM_SDMA,
1784 };
1785 static const char *sdma_prefix = "ti,omap";
1786
1787 static int davinci_mcasp_get_dma_type(struct davinci_mcasp *mcasp)
1788 {
1789         struct dma_chan *chan;
1790         const char *tmp;
1791         int ret = PCM_EDMA;
1792
1793         if (!mcasp->dev->of_node)
1794                 return PCM_EDMA;
1795
1796         tmp = mcasp->dma_data[SNDRV_PCM_STREAM_PLAYBACK].filter_data;
1797         chan = dma_request_slave_channel_reason(mcasp->dev, tmp);
1798         if (IS_ERR(chan)) {
1799                 if (PTR_ERR(chan) != -EPROBE_DEFER)
1800                         dev_err(mcasp->dev,
1801                                 "Can't verify DMA configuration (%ld)\n",
1802                                 PTR_ERR(chan));
1803                 return PTR_ERR(chan);
1804         }
1805         if (WARN_ON(!chan->device || !chan->device->dev))
1806                 return -EINVAL;
1807
1808         if (chan->device->dev->of_node)
1809                 ret = of_property_read_string(chan->device->dev->of_node,
1810                                               "compatible", &tmp);
1811         else
1812                 dev_dbg(mcasp->dev, "DMA controller has no of-node\n");
1813
1814         dma_release_channel(chan);
1815         if (ret)
1816                 return ret;
1817
1818         dev_dbg(mcasp->dev, "DMA controller compatible = \"%s\"\n", tmp);
1819         if (!strncmp(tmp, sdma_prefix, strlen(sdma_prefix)))
1820                 return PCM_SDMA;
1821
1822         return PCM_EDMA;
1823 }
1824
1825 static u32 davinci_mcasp_txdma_offset(struct davinci_mcasp_pdata *pdata)
1826 {
1827         int i;
1828         u32 offset = 0;
1829
1830         if (pdata->version != MCASP_VERSION_4)
1831                 return pdata->tx_dma_offset;
1832
1833         for (i = 0; i < pdata->num_serializer; i++) {
1834                 if (pdata->serial_dir[i] == TX_MODE) {
1835                         if (!offset) {
1836                                 offset = DAVINCI_MCASP_TXBUF_REG(i);
1837                         } else {
1838                                 pr_err("%s: Only one serializer allowed!\n",
1839                                        __func__);
1840                                 break;
1841                         }
1842                 }
1843         }
1844
1845         return offset;
1846 }
1847
1848 static u32 davinci_mcasp_rxdma_offset(struct davinci_mcasp_pdata *pdata)
1849 {
1850         int i;
1851         u32 offset = 0;
1852
1853         if (pdata->version != MCASP_VERSION_4)
1854                 return pdata->rx_dma_offset;
1855
1856         for (i = 0; i < pdata->num_serializer; i++) {
1857                 if (pdata->serial_dir[i] == RX_MODE) {
1858                         if (!offset) {
1859                                 offset = DAVINCI_MCASP_RXBUF_REG(i);
1860                         } else {
1861                                 pr_err("%s: Only one serializer allowed!\n",
1862                                        __func__);
1863                                 break;
1864                         }
1865                 }
1866         }
1867
1868         return offset;
1869 }
1870
1871 #ifdef CONFIG_GPIOLIB
1872 static int davinci_mcasp_gpio_request(struct gpio_chip *chip, unsigned offset)
1873 {
1874         struct davinci_mcasp *mcasp = gpiochip_get_data(chip);
1875
1876         if (mcasp->num_serializer && offset < mcasp->num_serializer &&
1877             mcasp->serial_dir[offset] != INACTIVE_MODE) {
1878                 dev_err(mcasp->dev, "AXR%u pin is  used for audio\n", offset);
1879                 return -EBUSY;
1880         }
1881
1882         /* Do not change the PIN yet */
1883
1884         return pm_runtime_get_sync(mcasp->dev);
1885 }
1886
1887 static void davinci_mcasp_gpio_free(struct gpio_chip *chip, unsigned offset)
1888 {
1889         struct davinci_mcasp *mcasp = gpiochip_get_data(chip);
1890
1891         /* Set the direction to input */
1892         mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, BIT(offset));
1893
1894         /* Set the pin as McASP pin */
1895         mcasp_clr_bits(mcasp, DAVINCI_MCASP_PFUNC_REG, BIT(offset));
1896
1897         pm_runtime_put_sync(mcasp->dev);
1898 }
1899
1900 static int davinci_mcasp_gpio_direction_out(struct gpio_chip *chip,
1901                                             unsigned offset, int value)
1902 {
1903         struct davinci_mcasp *mcasp = gpiochip_get_data(chip);
1904         u32 val;
1905
1906         if (value)
1907                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDOUT_REG, BIT(offset));
1908         else
1909                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDOUT_REG, BIT(offset));
1910
1911         val = mcasp_get_reg(mcasp, DAVINCI_MCASP_PFUNC_REG);
1912         if (!(val & BIT(offset))) {
1913                 /* Set the pin as GPIO pin */
1914                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PFUNC_REG, BIT(offset));
1915
1916                 /* Set the direction to output */
1917                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, BIT(offset));
1918         }
1919
1920         return 0;
1921 }
1922
1923 static void davinci_mcasp_gpio_set(struct gpio_chip *chip, unsigned offset,
1924                                   int value)
1925 {
1926         struct davinci_mcasp *mcasp = gpiochip_get_data(chip);
1927
1928         if (value)
1929                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDOUT_REG, BIT(offset));
1930         else
1931                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDOUT_REG, BIT(offset));
1932 }
1933
1934 static int davinci_mcasp_gpio_direction_in(struct gpio_chip *chip,
1935                                            unsigned offset)
1936 {
1937         struct davinci_mcasp *mcasp = gpiochip_get_data(chip);
1938         u32 val;
1939
1940         val = mcasp_get_reg(mcasp, DAVINCI_MCASP_PFUNC_REG);
1941         if (!(val & BIT(offset))) {
1942                 /* Set the direction to input */
1943                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, BIT(offset));
1944
1945                 /* Set the pin as GPIO pin */
1946                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PFUNC_REG, BIT(offset));
1947         }
1948
1949         return 0;
1950 }
1951
1952 static int davinci_mcasp_gpio_get(struct gpio_chip *chip, unsigned offset)
1953 {
1954         struct davinci_mcasp *mcasp = gpiochip_get_data(chip);
1955         u32 val;
1956
1957         val = mcasp_get_reg(mcasp, DAVINCI_MCASP_PDSET_REG);
1958         if (val & BIT(offset))
1959                 return 1;
1960
1961         return 0;
1962 }
1963
1964 static int davinci_mcasp_gpio_get_direction(struct gpio_chip *chip,
1965                                             unsigned offset)
1966 {
1967         struct davinci_mcasp *mcasp = gpiochip_get_data(chip);
1968         u32 val;
1969
1970         val = mcasp_get_reg(mcasp, DAVINCI_MCASP_PDIR_REG);
1971         if (val & BIT(offset))
1972                 return 0;
1973
1974         return 1;
1975 }
1976
1977 static const struct gpio_chip davinci_mcasp_template_chip = {
1978         .owner                  = THIS_MODULE,
1979         .request                = davinci_mcasp_gpio_request,
1980         .free                   = davinci_mcasp_gpio_free,
1981         .direction_output       = davinci_mcasp_gpio_direction_out,
1982         .set                    = davinci_mcasp_gpio_set,
1983         .direction_input        = davinci_mcasp_gpio_direction_in,
1984         .get                    = davinci_mcasp_gpio_get,
1985         .get_direction          = davinci_mcasp_gpio_get_direction,
1986         .base                   = -1,
1987         .ngpio                  = 32,
1988 };
1989
1990 static int davinci_mcasp_init_gpiochip(struct davinci_mcasp *mcasp)
1991 {
1992         if (!of_property_read_bool(mcasp->dev->of_node, "gpio-controller"))
1993                 return 0;
1994
1995         mcasp->gpio_chip = davinci_mcasp_template_chip;
1996         mcasp->gpio_chip.label = dev_name(mcasp->dev);
1997         mcasp->gpio_chip.parent = mcasp->dev;
1998 #ifdef CONFIG_OF_GPIO
1999         mcasp->gpio_chip.of_node = mcasp->dev->of_node;
2000 #endif
2001
2002         return devm_gpiochip_add_data(mcasp->dev, &mcasp->gpio_chip, mcasp);
2003 }
2004
2005 #else /* CONFIG_GPIOLIB */
2006 static inline int davinci_mcasp_init_gpiochip(struct davinci_mcasp *mcasp)
2007 {
2008         return 0;
2009 }
2010 #endif /* CONFIG_GPIOLIB */
2011
2012 static int davinci_mcasp_get_dt_params(struct davinci_mcasp *mcasp)
2013 {
2014         struct device_node *np = mcasp->dev->of_node;
2015         int ret;
2016         u32 val;
2017
2018         if (!np)
2019                 return 0;
2020
2021         ret = of_property_read_u32(np, "auxclk-fs-ratio", &val);
2022         if (ret >= 0)
2023                 mcasp->auxclk_fs_ratio = val;
2024
2025         return 0;
2026 }
2027
2028 static int davinci_mcasp_probe(struct platform_device *pdev)
2029 {
2030         struct snd_dmaengine_dai_dma_data *dma_data;
2031         struct resource *mem, *res, *dat;
2032         struct davinci_mcasp_pdata *pdata;
2033         struct davinci_mcasp *mcasp;
2034         char *irq_name;
2035         int *dma;
2036         int irq;
2037         int ret;
2038
2039         if (!pdev->dev.platform_data && !pdev->dev.of_node) {
2040                 dev_err(&pdev->dev, "No platform data supplied\n");
2041                 return -EINVAL;
2042         }
2043
2044         mcasp = devm_kzalloc(&pdev->dev, sizeof(struct davinci_mcasp),
2045                            GFP_KERNEL);
2046         if (!mcasp)
2047                 return  -ENOMEM;
2048
2049         pdata = davinci_mcasp_set_pdata_from_of(pdev);
2050         if (!pdata) {
2051                 dev_err(&pdev->dev, "no platform data\n");
2052                 return -EINVAL;
2053         }
2054
2055         mem = platform_get_resource_byname(pdev, IORESOURCE_MEM, "mpu");
2056         if (!mem) {
2057                 dev_warn(mcasp->dev,
2058                          "\"mpu\" mem resource not found, using index 0\n");
2059                 mem = platform_get_resource(pdev, IORESOURCE_MEM, 0);
2060                 if (!mem) {
2061                         dev_err(&pdev->dev, "no mem resource?\n");
2062                         return -ENODEV;
2063                 }
2064         }
2065
2066         mcasp->base = devm_ioremap_resource(&pdev->dev, mem);
2067         if (IS_ERR(mcasp->base))
2068                 return PTR_ERR(mcasp->base);
2069
2070         pm_runtime_enable(&pdev->dev);
2071
2072         mcasp->op_mode = pdata->op_mode;
2073         /* sanity check for tdm slots parameter */
2074         if (mcasp->op_mode == DAVINCI_MCASP_IIS_MODE) {
2075                 if (pdata->tdm_slots < 2) {
2076                         dev_err(&pdev->dev, "invalid tdm slots: %d\n",
2077                                 pdata->tdm_slots);
2078                         mcasp->tdm_slots = 2;
2079                 } else if (pdata->tdm_slots > 32) {
2080                         dev_err(&pdev->dev, "invalid tdm slots: %d\n",
2081                                 pdata->tdm_slots);
2082                         mcasp->tdm_slots = 32;
2083                 } else {
2084                         mcasp->tdm_slots = pdata->tdm_slots;
2085                 }
2086         }
2087
2088         mcasp->num_serializer = pdata->num_serializer;
2089 #ifdef CONFIG_PM
2090         mcasp->context.xrsr_regs = devm_kcalloc(&pdev->dev,
2091                                         mcasp->num_serializer, sizeof(u32),
2092                                         GFP_KERNEL);
2093         if (!mcasp->context.xrsr_regs) {
2094                 ret = -ENOMEM;
2095                 goto err;
2096         }
2097 #endif
2098         mcasp->serial_dir = pdata->serial_dir;
2099         mcasp->version = pdata->version;
2100         mcasp->txnumevt = pdata->txnumevt;
2101         mcasp->rxnumevt = pdata->rxnumevt;
2102         mcasp->dismod = pdata->dismod;
2103
2104         mcasp->dev = &pdev->dev;
2105
2106         irq = platform_get_irq_byname(pdev, "common");
2107         if (irq >= 0) {
2108                 irq_name = devm_kasprintf(&pdev->dev, GFP_KERNEL, "%s_common",
2109                                           dev_name(&pdev->dev));
2110                 if (!irq_name) {
2111                         ret = -ENOMEM;
2112                         goto err;
2113                 }
2114                 ret = devm_request_threaded_irq(&pdev->dev, irq, NULL,
2115                                                 davinci_mcasp_common_irq_handler,
2116                                                 IRQF_ONESHOT | IRQF_SHARED,
2117                                                 irq_name, mcasp);
2118                 if (ret) {
2119                         dev_err(&pdev->dev, "common IRQ request failed\n");
2120                         goto err;
2121                 }
2122
2123                 mcasp->irq_request[SNDRV_PCM_STREAM_PLAYBACK] = XUNDRN;
2124                 mcasp->irq_request[SNDRV_PCM_STREAM_CAPTURE] = ROVRN;
2125         }
2126
2127         irq = platform_get_irq_byname(pdev, "rx");
2128         if (irq >= 0) {
2129                 irq_name = devm_kasprintf(&pdev->dev, GFP_KERNEL, "%s_rx",
2130                                           dev_name(&pdev->dev));
2131                 if (!irq_name) {
2132                         ret = -ENOMEM;
2133                         goto err;
2134                 }
2135                 ret = devm_request_threaded_irq(&pdev->dev, irq, NULL,
2136                                                 davinci_mcasp_rx_irq_handler,
2137                                                 IRQF_ONESHOT, irq_name, mcasp);
2138                 if (ret) {
2139                         dev_err(&pdev->dev, "RX IRQ request failed\n");
2140                         goto err;
2141                 }
2142
2143                 mcasp->irq_request[SNDRV_PCM_STREAM_CAPTURE] = ROVRN;
2144         }
2145
2146         irq = platform_get_irq_byname(pdev, "tx");
2147         if (irq >= 0) {
2148                 irq_name = devm_kasprintf(&pdev->dev, GFP_KERNEL, "%s_tx",
2149                                           dev_name(&pdev->dev));
2150                 if (!irq_name) {
2151                         ret = -ENOMEM;
2152                         goto err;
2153                 }
2154                 ret = devm_request_threaded_irq(&pdev->dev, irq, NULL,
2155                                                 davinci_mcasp_tx_irq_handler,
2156                                                 IRQF_ONESHOT, irq_name, mcasp);
2157                 if (ret) {
2158                         dev_err(&pdev->dev, "TX IRQ request failed\n");
2159                         goto err;
2160                 }
2161
2162                 mcasp->irq_request[SNDRV_PCM_STREAM_PLAYBACK] = XUNDRN;
2163         }
2164
2165         dat = platform_get_resource_byname(pdev, IORESOURCE_MEM, "dat");
2166         if (dat)
2167                 mcasp->dat_port = true;
2168
2169         dma_data = &mcasp->dma_data[SNDRV_PCM_STREAM_PLAYBACK];
2170         if (dat)
2171                 dma_data->addr = dat->start;
2172         else
2173                 dma_data->addr = mem->start + davinci_mcasp_txdma_offset(pdata);
2174
2175         dma = &mcasp->dma_request[SNDRV_PCM_STREAM_PLAYBACK];
2176         res = platform_get_resource(pdev, IORESOURCE_DMA, 0);
2177         if (res)
2178                 *dma = res->start;
2179         else
2180                 *dma = pdata->tx_dma_channel;
2181
2182         /* dmaengine filter data for DT and non-DT boot */
2183         if (pdev->dev.of_node)
2184                 dma_data->filter_data = "tx";
2185         else
2186                 dma_data->filter_data = dma;
2187
2188         /* RX is not valid in DIT mode */
2189         if (mcasp->op_mode != DAVINCI_MCASP_DIT_MODE) {
2190                 dma_data = &mcasp->dma_data[SNDRV_PCM_STREAM_CAPTURE];
2191                 if (dat)
2192                         dma_data->addr = dat->start;
2193                 else
2194                         dma_data->addr =
2195                                 mem->start + davinci_mcasp_rxdma_offset(pdata);
2196
2197                 dma = &mcasp->dma_request[SNDRV_PCM_STREAM_CAPTURE];
2198                 res = platform_get_resource(pdev, IORESOURCE_DMA, 1);
2199                 if (res)
2200                         *dma = res->start;
2201                 else
2202                         *dma = pdata->rx_dma_channel;
2203
2204                 /* dmaengine filter data for DT and non-DT boot */
2205                 if (pdev->dev.of_node)
2206                         dma_data->filter_data = "rx";
2207                 else
2208                         dma_data->filter_data = dma;
2209         }
2210
2211         if (mcasp->version < MCASP_VERSION_3) {
2212                 mcasp->fifo_base = DAVINCI_MCASP_V2_AFIFO_BASE;
2213                 /* dma_params->dma_addr is pointing to the data port address */
2214                 mcasp->dat_port = true;
2215         } else {
2216                 mcasp->fifo_base = DAVINCI_MCASP_V3_AFIFO_BASE;
2217         }
2218
2219         /* Allocate memory for long enough list for all possible
2220          * scenarios. Maximum number tdm slots is 32 and there cannot
2221          * be more serializers than given in the configuration.  The
2222          * serializer directions could be taken into account, but it
2223          * would make code much more complex and save only couple of
2224          * bytes.
2225          */
2226         mcasp->chconstr[SNDRV_PCM_STREAM_PLAYBACK].list =
2227                 devm_kcalloc(mcasp->dev,
2228                              32 + mcasp->num_serializer - 1,
2229                              sizeof(unsigned int),
2230                              GFP_KERNEL);
2231
2232         mcasp->chconstr[SNDRV_PCM_STREAM_CAPTURE].list =
2233                 devm_kcalloc(mcasp->dev,
2234                              32 + mcasp->num_serializer - 1,
2235                              sizeof(unsigned int),
2236                              GFP_KERNEL);
2237
2238         if (!mcasp->chconstr[SNDRV_PCM_STREAM_PLAYBACK].list ||
2239             !mcasp->chconstr[SNDRV_PCM_STREAM_CAPTURE].list) {
2240                 ret = -ENOMEM;
2241                 goto err;
2242         }
2243
2244         ret = davinci_mcasp_set_ch_constraints(mcasp);
2245         if (ret)
2246                 goto err;
2247
2248         dev_set_drvdata(&pdev->dev, mcasp);
2249
2250         mcasp_reparent_fck(pdev);
2251
2252         /* All PINS as McASP */
2253         pm_runtime_get_sync(mcasp->dev);
2254         mcasp_set_reg(mcasp, DAVINCI_MCASP_PFUNC_REG, 0x00000000);
2255         pm_runtime_put(mcasp->dev);
2256
2257         ret = davinci_mcasp_init_gpiochip(mcasp);
2258         if (ret)
2259                 goto err;
2260
2261         ret = davinci_mcasp_get_dt_params(mcasp);
2262         if (ret)
2263                 return -EINVAL;
2264
2265         ret = devm_snd_soc_register_component(&pdev->dev,
2266                                         &davinci_mcasp_component,
2267                                         &davinci_mcasp_dai[pdata->op_mode], 1);
2268
2269         if (ret != 0)
2270                 goto err;
2271
2272         ret = davinci_mcasp_get_dma_type(mcasp);
2273         switch (ret) {
2274         case PCM_EDMA:
2275                 ret = edma_pcm_platform_register(&pdev->dev);
2276                 break;
2277         case PCM_SDMA:
2278                 ret = sdma_pcm_platform_register(&pdev->dev, NULL, NULL);
2279                 break;
2280         default:
2281                 dev_err(&pdev->dev, "No DMA controller found (%d)\n", ret);
2282         case -EPROBE_DEFER:
2283                 goto err;
2284                 break;
2285         }
2286
2287         if (ret) {
2288                 dev_err(&pdev->dev, "register PCM failed: %d\n", ret);
2289                 goto err;
2290         }
2291
2292         return 0;
2293
2294 err:
2295         pm_runtime_disable(&pdev->dev);
2296         return ret;
2297 }
2298
2299 static int davinci_mcasp_remove(struct platform_device *pdev)
2300 {
2301         pm_runtime_disable(&pdev->dev);
2302
2303         return 0;
2304 }
2305
2306 #ifdef CONFIG_PM
2307 static int davinci_mcasp_runtime_suspend(struct device *dev)
2308 {
2309         struct davinci_mcasp *mcasp = dev_get_drvdata(dev);
2310         struct davinci_mcasp_context *context = &mcasp->context;
2311         u32 reg;
2312         int i;
2313
2314         for (i = 0; i < ARRAY_SIZE(context_regs); i++)
2315                 context->config_regs[i] = mcasp_get_reg(mcasp, context_regs[i]);
2316
2317         if (mcasp->txnumevt) {
2318                 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
2319                 context->afifo_regs[0] = mcasp_get_reg(mcasp, reg);
2320         }
2321         if (mcasp->rxnumevt) {
2322                 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
2323                 context->afifo_regs[1] = mcasp_get_reg(mcasp, reg);
2324         }
2325
2326         for (i = 0; i < mcasp->num_serializer; i++)
2327                 context->xrsr_regs[i] = mcasp_get_reg(mcasp,
2328                                                 DAVINCI_MCASP_XRSRCTL_REG(i));
2329
2330         return 0;
2331 }
2332
2333 static int davinci_mcasp_runtime_resume(struct device *dev)
2334 {
2335         struct davinci_mcasp *mcasp = dev_get_drvdata(dev);
2336         struct davinci_mcasp_context *context = &mcasp->context;
2337         u32 reg;
2338         int i;
2339
2340         for (i = 0; i < ARRAY_SIZE(context_regs); i++)
2341                 mcasp_set_reg(mcasp, context_regs[i], context->config_regs[i]);
2342
2343         if (mcasp->txnumevt) {
2344                 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
2345                 mcasp_set_reg(mcasp, reg, context->afifo_regs[0]);
2346         }
2347         if (mcasp->rxnumevt) {
2348                 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
2349                 mcasp_set_reg(mcasp, reg, context->afifo_regs[1]);
2350         }
2351
2352         for (i = 0; i < mcasp->num_serializer; i++)
2353                 mcasp_set_reg(mcasp, DAVINCI_MCASP_XRSRCTL_REG(i),
2354                               context->xrsr_regs[i]);
2355
2356         return 0;
2357 }
2358
2359 #endif
2360
2361 static const struct dev_pm_ops davinci_mcasp_pm_ops = {
2362         SET_RUNTIME_PM_OPS(davinci_mcasp_runtime_suspend,
2363                            davinci_mcasp_runtime_resume,
2364                            NULL)
2365 };
2366
2367 static struct platform_driver davinci_mcasp_driver = {
2368         .probe          = davinci_mcasp_probe,
2369         .remove         = davinci_mcasp_remove,
2370         .driver         = {
2371                 .name   = "davinci-mcasp",
2372                 .pm     = &davinci_mcasp_pm_ops,
2373                 .of_match_table = mcasp_dt_ids,
2374         },
2375 };
2376
2377 module_platform_driver(davinci_mcasp_driver);
2378
2379 MODULE_AUTHOR("Steve Chen");
2380 MODULE_DESCRIPTION("TI DAVINCI McASP SoC Interface");
2381 MODULE_LICENSE("GPL");